JP2574712B2 - ゼロクロス・スイッチング素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力のスイッチングに
おける過渡現象による損失を低減させたスイッチング素
子に関するものである。

【０００２】

【従来の技術】従来、スイッチングレギュレータ、ＤＣ
−ＤＣコンバータ、インバータ等の高速度スイッチング
に用いられるパワーＭＯＳ型ＦＥＴ（電界効果型トラン
ジスタ）やサイリスタ等のスイッチング素子は、導通時
には素子を通過する電流は大きいが、素子内における電
圧降下は微小である。また、遮断時には素子に加わる電
圧は大きいが、素子を通過する電流が微小である。この
ため、制御する電力と比較して素子自体での損失電力は
小さく、発熱量が少ないために小型軽量である。

【０００３】このようなスイッチング素子をリアクタン
ス成分を有する素子と組合わせることにより、抵抗器や
パワートランジスタに代えて用いることができ、しかも
電力を熱として捨てることなく制御ができるため、抵抗
器を用いた電流制限器だけでなく、巻線型可変変圧器も
これに置き換えられつつある。更に、スイッチング素子
とリアクタンス素子或いは変圧器とを組合わせたコンバ
ータ等の装置は、スイッチング周波数を大きくすること
により、使用されているリアクタンス素子或いは変圧器
を小型、軽量化できるため、より高いスイッチング周波
数を用いた装置が次々に開発されている。

【０００４】

【発明が解決しようとする課題】しかしながら、スイッ
チング素子の動作には導通時と遮断時の切換時に過渡期
間が存在する。例えば、ＭＯＳ型ＦＥＴが導通から遮断
に移行する際には、図１５に示すように、ドレイン電流
Idが減少を始める時刻t1に、ドレイン・ソース間電圧Vd
s が上昇し始め、ドレイン・ソース間電圧Vds が最高値
に達する時刻t2にドレイン電流Idが零になるため、時刻
t1から時刻t2の間にこのＭＯＳ型ＦＥＴ内で熱となる電
力損失Pswoffが生ずる。この電力損失Pswoffはドレイン
・ソース間電圧Vds とドレイン電流Idの積を時刻t1から
時刻t2まで時間で積分したものと等しい。

【０００５】また、遮断から導通に移行する際には、図
１６に示すようにドレイン電流Idの増加と同時にドレイ
ン・ソース間電圧Vds が減少する。これらが始まる時刻
t3から終わる時刻t4まで、ドレイン電流Idとドレインソ
ース間電圧Vds の積を積分した値が、導通に移行する際
の電力損失Pswon である。従って、スイッチング損失Ps
w はPsw ＝Pswon ＋Pswoffとなり、１周期ごとにPsw の
損失を生ずることになる。このため、スイッチング周波
数が高くなると、スイッチング素子での損失が大きくな
り、発熱等の関係から小型化が困難となる。

【０００６】この損失を減少するため、ＤＣ−ＤＣコン
バータなどでは、トランスの１次巻線に電力を供給する
回路を共振回路とし、共振によってスイッチング素子に
流れる電流が零、又は電圧降下が零となる時にスイッチ
ング素子の状態を切換える方式の所謂共振コンバータが
主流となりつつある。しかし、共振を用いることで、取
り出す電力よりもはるかに大きな電力を回路内でやりと
りする必要が生ずるため、各素子の定格が大きくなると
いう問題や、高度の制御技術が要求される等の問題があ
る。

【０００７】本発明の目的は、上述の欠点を解消し、ス
イッチング時の過渡現象に伴う損失を低減したゼロクロ
ス・スイッチング素子を提供することにある。

【０００８】

【課題を解決するための手段】上述の目的を達成するた
めの本発明に係るゼロクロス・スイッチング素子は、第
１導電形と第２導電形とを接合したＰＮ接合面を有し、
前記第１導電形の不純物の低濃度領域に対して狭い層を
前記第１導電形の低濃度領域に対してステップ状に高い
高濃度領域として前記ＰＮ接合面の片側に形成し、前記
第２導電形の不純物の低濃度領域に対して狭い層を前記
第２導電形の低濃度領域に対してステップ状に高い高濃
度領域として前記ＰＮ接合面の他側に形成したＰＮ接合
ダイオードを、スイッチング素子と共に同一の基板上に
設け、前記ＰＮ接合ダイオードと少なくとも１個の前記
スイッチング素子の一端とを共通に接続し、前記ＰＮ接
合ダイオードの他端を外部に引き出したことを特徴とす
る。

【０００９】

【作用】上述の構成を有するスイッチング素子は、オン
からオフへのスイッチング時に、過渡的な半導通状態に
おける電流を一定電荷量だけＰＮ接合ダイオードの接合
容量に吸収するため、スイッチング素子に加わる電圧の
急峻な上昇が一定時間だけ遅らされ、スイッチング素子
における電力損失が少ない。

【００１０】

【実施例】本発明を図１〜図１４に図示の実施例に基づ
いて詳細に説明する。図１は本発明で使用するＰＮ接合
ダイオード１の構成図を示し、中心部においてＰＮ接合
が形成され、両側に電極が取り付けられた半導体から成
っている。ＰＮ接合の接合面２はほぼ平面となってお
り、接合面２の両側は不純物濃度がほぼ同程度にステッ
プ状に高くされ、厚さが例えば０．１μｍ程度の内層
３、４が形成され、境界面５、６を挟んで、その外側は
不純物濃度がほぼ同程度に低く、厚さが数μｍ程度の中
間層７、８が形成されている。中間層７、８の外側に
は、オーム性接触を実現するために不純物濃度を特に高
くした外層９、１０を挟んで、電極１１、１２が設けら
れている。内層３、中間層７、外層９は何れもＰ型半導
体であり、内層４、中間層８、外層１０はＮ型半導体で
ある。従って、電極１１がアノード１ａ、電極１２がカ
ソード１ｋとなる。

【００１１】このＰＮ接合ダイオード１の縦断面に沿っ
た不純物濃度分布は図２に示すようになっている。ここ
で、X5は内層３と中間層７との境界面５の座標、X2は接
合面２の座標、X6は内層４と中間層８との境界面６の座
標であり、縦軸は不純物濃度を示している。

【００１２】このＰＮ接合ダイオード１に逆方向電圧Vr
を印加すると、電圧Vrが十分小さい時には接合面２を中
心に電圧Vrの平方根に比例した厚さの空乏層が内層３、
４内に生ずるが、空乏層の厚さはまた不純物濃度の平方
根に反比例するので、空乏層が境界面５、６の外側に達
すると印加電圧の増加に対する空乏層の拡がり方は急に
なる。このとき、空乏層中のＮ型領域はドナーイオンが
多いためにプラスに帯電し、Ｐ型領域はアクセプタイオ
ンが多いためにマイナスに帯電しているので、このダイ
オード１はコンデンサと見做すことができる。

【００１３】そして、ＰＮ接合ダイオード１に印加した
逆方向電圧Vrとダイオード１の接合容量Cjの関係は図３
に示す特性図のようになる。即ち、電圧Vrが増加すると
容量Cjは減少し、その減少の割合は一部で不連続に変化
する。空乏層の厚さが内層３、４の厚さに等しくなる電
圧を閾値電圧Vth とすると、電圧Vrの増加につれてVr＜
Vth では容量Cjは少しずつ減少するが、Vr＝Vth におい
て減少の割合が急増し、Vr＞Vth では容量Cjは最初は急
激に減少し、逆方向電圧Vrの増加につれて容量Cjの減少
の割合は零に近付く。

【００１４】ＰＮ接合ダイオード１は逆方向電圧を印加
すると充電され、電荷量が一定値Ｑ_o を超えると、電圧
が急激に立ち上がり、充電される電荷量がほぼ一定値Ｑ
_o に制限されるという電荷制限特性を有する。この電荷
量Ｑ_o は、Ｑ_o ＝ｅＮＸＳから定まる。ただし、Ｓは接
合面の面積、Ｎは内層３、４での不純物濃度つまりＮ領
域でのアクセプタイオン濃度及びＰ領域でのドナーイオ
ン濃度であり、Ｘは内層３、４のそれぞれの厚さであ
る。そして、境界面５、６での不純物濃度の変化はでき
るだけ大きくかつ鋭く変化する方が、電荷制限特性は急
峻になる。

【００１５】なお、上述の例ではＰＮ接合ダイオード１
の電極１１、１２の内側に、不純物濃度の特に高い層
９、１０を設けたが、オーム性接触が得られればこれら
を除いたものとしてもよい。また、薄層３、４又は中間
層７、８は互いに濃度が等しくなくてもよく、薄層３、
４の厚さは必ずしも等しくなくてもよい。ただし、接合
容量Cjの変化を急峻にするには等しくすることが有効で
ある。

【００１６】この電荷制限ダイオード１は充電電荷が所
定の電荷量Ｑ_o に達すると急激に充電電流が減少するた
め、スイッチング特性を伴った遅延動作を実現すること
ができる。

【００１７】図４は本発明に係るゼロクロス・スイッチ
ング素子２０の構成図を示し、同一基板上にＭＯＳ型Ｆ
ＥＴ２０ａと電荷制限ダイオード２０ｂを設け、電荷制
限ダイオード２０ｂのｐ^- 中間層７に相当する部分が、
ＦＥＴ２０ａと電荷制限ダイオード２０ｂの基板２０ｃ
となっている。ＦＥＴ２０ａは基板２０ｃの表面にｎ⁺
ドレイン層１３とｎ⁺ ソース層１８が形成され、その間
の表面上にＳｉＯ₂ 絶縁層１４を介してゲート電極１５
が形成され、ドレイン層１３からドレイン２０ｄが、ソ
ース層１８からソース２０ｓが引き出されている。電荷
制限ダイオード２０ｂは基板２０ｃの表面から順次に、
ｎ^- 中間層８、ｎ⁺ 内層４、ｐ⁺ 内層３が形成され、ｎ
^- 中間層８の表面に設けられた電極１２は接続部絶縁層
１９ａを介して基板２０ｃ表面に設けられた接続部導体
膜１９ｂによってドレイン２０ｄに接続されている。ま
た、ｐ^- 中間層７に設けられた電極１１は基板２０ｃの
裏面に広がっていて、ソース２０ｓに接続されている。

【００１８】図５は本発明に係るゼロクロス・スイッチ
ング素子２０の第２の実施例の斜視図を示し、基板２０
ｃ上に多数のＭＯＳ型ＦＥＴのセルの集合体で構成され
た大電力用のＦＥＴ２０ａと図１に示した構造の電荷制
限ダイオード２０ｂが並べて形成され、ＦＥＴ２０ａは
基板２０ｃの表面側にソース２０ｓの電極層が形成さ
れ、その上に絶縁されたゲート２０ｇが設けられてお
り、基板２０ｃの裏面側にドレイン２０ｄの電極層が形
成されている。

【００１９】図６は断面図を示し、電荷制限ダイオード
２０ｂはアノードが表面側に、カソードが裏面側に形成
されていて、ＦＥＴ２０ａのソース２０ｓが電荷制限ダ
イオード２０ｂのアノードと接続され、ＦＥＴ２０ａの
ドレイン２０ｄが電荷制限ダイオード２０ｂのカソード
と接続されている。そして、基板２０ｃからはソース２
０ｓとドレイン２０ｄ及びゲート２０ｇの導線が引き出
されている。この構造では、ＦＥＴ２０ａとダイオード
２０ｂは共に縦型で基板２０ｃの厚さ方向に電圧が印加
されるため、高耐圧化が可能である。

【００２０】図７はゼロクロス・スイッチング素子の第
３の実施例の一部を断面とした斜視図であり、ベース層
であるｎ⁺ 外層１０の上にエピタキシャル層であるｎ^-
中間層８が形成され、ＳｉＯ₂ 絶縁層１４で覆われたＳ
ｉＰ多結晶シリコンの導体から成るゲート電極１５が、
ｎ^- 中間層８の上に六角網目状に形成されている。ゲー
ト電極１５の間の個々の六角形のセル部１６にはＦＥＴ
１６ａ又は電荷制限ダイオード１６ｂが形成されてい
る。ＦＥＴ１６ａはゲート電極１５の直下から、ｎ^- 中
間層８の表面近傍のセル部１６全体にｐウェル１７が拡
散形成され、更にｐウェル１７内のゲート電極１５の近
傍に環状にｎ⁺ ソース層１８が拡散形成された縦型二重
拡散ＭＯＳ構造となっている。電荷制限ダイオード１６
ｂはセル部１６のｎ^- 中間層８の表面から、順次にｐ⁺
電極層９、ｐ^- 中間層７、ｐ⁺ 内層３、ｎ⁺ 内層４が形
成され、内層３、４は厚さが薄くかつ等しく、ｎ⁺ 内層
４とｎ⁺ 外層１０とに挟まれたｎ^- 中間層８の厚さとｐ
^- 中間層７の厚さは同程度に厚くされている。

【００２１】このような２種類のセル部１６が、１個の
電荷制限ダイオード１６ｂを６個のＦＥＴ１６ａが囲む
ような配置で多数個形成され、上からアルミニウムのソ
ース電極２０ｓが共通に蒸着され、複数個の電荷制限ダ
イオード１６ｂから成る電荷制限ダイオード２０ｂのア
ノードと、複数個のＦＥＴ１６ａから成る電力用ＦＥＴ
２０ａのソースを接続し、ゼロクロス・スイッチング素
子２０のソース２０ｓに結線されている。また、ｎ^- 中
間層８は複数個の電荷制限ダイオード１６ｂのｎ^- 中間
層８と複数個のＦＥＴ１６ａのｎ^- ドリフト領域を兼ね
ており、ｎ⁺ 外層１０は同様にＦＥＴ１６ａのドレイン
電極層と電荷制限ダイオード１６ｂのｎ⁺ 電極層１０を
兼ねて、それぞれのドレインとカソードを接続されい
る。更に、ｎ⁺ 外層１０の下には導体でドレイン電極２
０ｄが形成されドレイン２０ｄに接続し、ゲート電極１
５はゲート２０ｇに接続されている。

【００２２】図８はゼロクロス・スイッチング素子２０
の第４の実施例を示し、図４に示したゼロクロス・スイ
ッチング素子２０の電荷制限ダイオード２０ｂを複数と
し、かつ接続部１９を無くし、個々のダイオード２０ｂ
の電極１２からカソード２０ｋを引き出している。この
例では、使用時にドレイン２０ｄと複数のカソード２０
ｋを選んで接続する。電荷制限ダイオード２０ｂとの接
続を変えることにより、並列接続する静電容量を使用回
路に合わせて選択できることになる。なお、製造時には
ドレイン２０ｄとカソード２０ｋを切り離し可能に接続
しておき、不必要な電荷制限ダイオード２０ｂを回路組
立ての際に切り離すものとしてもよい。

【００２３】次に、本発明に基づくゼロクロス・スイッ
チング素子２０の回路中での使用方法を説明する。図９
は他励型の半波部分共振ＤＣ−ＤＣコンバータの主要部
を示し、ゼロクロス・スイッチング素子２０を主スイッ
チング素子として用いている。ＦＥＴ２０ａのドレイン
２０ｄは磁気ヒステリシス特性が角形の環状コアに導線
を通した飽和リアクタ２１を介して、トランス２２の１
次巻線２２ａの終端に接続されている。また、１次巻線
２２ａの終端はダイオード２３とクランプコンデンサ２
４を介してソース２０ｓに接続され、ダイオード２３の
アノード側が１次巻線２２ａに結線されている。ドレイ
ン２０ｄには飽和リアクタ２１と１次巻線２２ａを介し
て直流電源２６の正極が接続され、ソース２０ｓに直流
電源２６の負極が接続され、ゲート２０ｇとソース２０
ｓの間に加える電圧によりＦＥＴ２０ａがスイッチング
動作する。

【００２４】クランプコンデンサ２４のダイオード２３
側がトランス２２のもう１つの１次巻線であるリセット
巻線２２ｂと、もう１つのＭＯＳ型ＦＥＴ２７を介して
直流電源２６の正極に接続されていて、ＦＥＴ２７のド
レイン２７ｄがリセット巻線２２ｂの巻き始めに結線さ
れ、ソース２７ｓが直流電源２６の正極に結線されてい
る。そして、ＦＥＴ２０ａのゲート２０ｇとＦＥＴ２７
のゲート２７ｇには、互いに逆相の制御信号が印加され
るようになっている。トランス２２にはギャップ入りの
鉄心が用いられており、２次巻線２２ｃには平滑回路が
接続されている。即ち、２次巻線２２ｃの巻き始めには
ダイオード２８のアノードが接続され、終端にはダイオ
ード２９のアノードと負極出力端子３０及びコンデンサ
３１の負極が接続されている。そして、ダイオード２
８、２９のカソードは共にチョークコイル３２の一端に
結線され、チョークコイル３２の他端は正極出力端子３
３及びコンデンサ３１の正極に接続している。

【００２５】定常状態においては、ＦＥＴ２０ａがオン
になると１次巻線２２ａを通ってＦＥＴ２０ａにドレイ
ン電流Idが流れ始める。このとき、図１０に示すように
飽和リアクタ２１の環状コアが飽和するまでの僅かな時
間だけ、ドレイン電流Idは極めて緩慢に増加し、この間
にソース２０ｓとドレイン２０ｄの間の抵抗値がほぼ零
まで降下するため、ＦＥＴ２０ａのオフからオンへの過
渡期間の電力損失は小さい。飽和リアクタ２１に流れる
電流Idが或る一定値Ith まで増加すると、環状コアが飽
和するためインダクタンスが小さくなり、ＦＥＴ２０ａ
及び１次巻線２２ａに流れる電流は急増する。このと
き、２次巻線２２ｃに誘起される電圧はダイオード２８
の順方向になるため、電流がチョークコイル３２を通っ
てコンデンサ３１に充電され、また負荷RLにも流れる。
ＦＥＴ２０ａがオンからオフに切換わる際にも、クラン
プコンデンサ２４の電圧は殆ど降下しないため、それま
でのドレイン２０ｄとソース２０ｓ間の電圧Vds の最大
値にほぼ等しい電圧Vcになっている。

【００２６】ＦＥＴ２０ａがオンの状態では、ドレイン
２０ｄとソース２０ｓ間の抵抗値はほぼ零であり、時刻
t1から時刻t2までのオフになる過渡期間には徐々にこの
抵抗値が上昇してゆく。これは、ＦＥＴ２０ａの図示し
ないゲート電極直下に生じていた逆転層中のキャリア
が、ゲート電圧の低下に伴って拡散し消失するためであ
る。このとき、電荷制限ダイオード２０ｂはコンデンサ
として作用し、１次巻線２２ａからの電流を分流するた
め、図１１に示すように電圧Vds つまり電圧Vrは閾値電
圧Vth に達するまではあまり急速には上昇しない。この
間に、ＦＥＴ２０ａのキャリアの拡散が行われ、ドレイ
ン２０ｄとソース２０ｓ間の抵抗値が高くなる。電荷制
限ダイオード２０ｂは過渡期間の終わる頃に電圧Vrが閾
値電圧Vthに達し、その直後の時刻t2にはVrは急激に上
昇し電圧Vcに達する。このため、ダイオード２３を通し
てクランプコンデンサ２４に１次巻線２２ａからの電流
が流れ込む。

【００２７】次に、ＦＥＴ２７がオンになると、始めの
うちはリセット巻線２２ｂに生じた誘導起電力により電
流は殆ど流れないが、１次巻線２２ａの電流が減少して
起電力が小さくなると、クランプコンデンサ２４からリ
セット巻線２２ｂを通ってリセット電流が流れ始める。
このとき、２次巻線２２ｃには起電力が生じても、ダイ
オード２８が逆極性のため電流が流れず、チョークコイ
ル３２の慣性電流がフライホイールダイオード２９を通
ってコンデンサ３１に充電される。

【００２８】ＦＥＴ２７がオフになると１次巻線２２ａ
に起電力が生じ、ＦＥＴ２０ａに逆電圧が加わるが、並
列に接続された電荷制限ダイオード２０ｂに充電された
電荷の放電と、電荷制限ダイオード２０ｂに順方向電流
が流れることにより高電圧にはならない。このとき、飽
和リアクタ２１は逆電流によってコアのヒステリシスが
リセットされる。次に、ＦＥＴ２０ａがオンになるた
め、１次巻線２２ａに電流が流れ始める。

【００２９】このようにゼロクロス・スイッチング素子
２０においては、ＦＥＴ２０ａのオンからオフへの過渡
期間に電圧Vds が低く保たれ、またオフからオンへの過
渡期間に電流が殆ど流れないため、ゼロクロス・スイッ
チング素子内でのスイッチング損失Psw は極めて少な
い。

【００３０】図１２は第２の実施例の他励型の半波部分
共振ＤＣ−ＤＣコンバータの主要部を示し、同一基板上
にＭＯＳ型ＦＥＴ２０ａ及び電荷制限ダイオード２０ｂ
を設け、これを並列に接続した主スイッチング素子であ
るゼロクロス・スイッチング素子２０が、飽和リアクタ
２１を介してトランス３５の１次巻線３５ａの終端に接
続されている。１次巻線３５ａの巻始めには直流電源２
６の正極が接続され、ソース２０ｓに直流電源２６の負
極が接続され、ゲート２０ｇとソース２０ｓの間に加え
る電圧によりＦＥＴ２０ａがスイッチング動作する。

【００３１】１次巻線３５ａの終端には、クランプコン
デンサ２４とダイオード２３が直列に接続され、ダイオ
ード２３のカソードが直流電源２６の負極に接続されて
いる。ダイオード２３にはもう１つのＭＯＳ型ＦＥＴ２
７が並列に結線され、ソース２７ｓがダイオード２３の
アノードに、ドレイン２７ｄがカソードに接続されてい
て、ゲート２７ｇとソース２７ｓの間に加える電圧によ
りＦＥＴ２７がスイッチング動作する。ＦＥＴ２０ａの
ゲート２０ｇとＦＥＴ２７のゲート２７ｇには、互いに
逆相の制御信号が印加されるようになっている。トラン
ス３５の２次巻線３５ｃには、第１の実施例と同様の構
成の整流回路及び平滑回路が接続されている。そして、
使用時には負極出力端子３０と正極出力端子３３に負荷
RLが接続される。

【００３２】定常状態においてＦＥＴ２０ａがオンにな
ると、１次巻線３５ａを通ってＦＥＴ２０ａにドレイン
電流Idが流れ始める。このとき、図１０に示すように飽
和リアクタ２１が飽和するまでの僅かな時間だけ、ドレ
イン電流Idは極めて緩慢に増加しその後に環状コアが飽
和するため、飽和リアクタ２１のインダクタンスが小さ
くなり、ＦＥＴ２０ａ及び１次巻線３５ａに流れる電流
は急増する。このとき、２次巻線３５ｃに誘起される電
圧は、ダイオード２８の順方向になるため電流が流れ、
チョークコイル３２を通ってコンデンサ３１に充電さ
れ、また負荷RLにも流れる。

【００３３】ＦＥＴ２０ａがオンの状態では、ドレイン
２０ｄとソース２０ｓ間の抵抗値はほぼ零であり、オフ
になる時刻t1から時刻t2までの過渡期間には徐々にこの
抵抗値が上昇してゆく。このとき、電荷制限ダイオード
２０ｂはコンデンサとして働き、１次巻線３５ａからの
電流を分流するため、図１１に示すように電圧Vds は閾
値電圧Vth に達するまではあまり急速には上昇しない。
電荷制限ダイオード２０ｂは過渡期間の終わる頃に電圧
Vrが閾値電圧Vth に達し、その直後の時刻t2にはVrは急
激に上昇しVcに達する。このため、ダイオード２３を通
してクランプコンデンサ２４に１次巻線３５ａからの電
流が流れ込む。このように、ゼロクロス・スイッチング
素子２０では、電荷制限ダイオード２０ｂの働きによっ
て、スイッチオフに伴う損失を極めて小さく抑制するこ
とができる。

【００３４】次に、ＦＥＴ２７がオンになると、始めの
うちは１次巻線３５ａに生じた誘導起電力によりクラン
プコンデンサ２４からは電流が流れないが、１次巻線３
５ａの電流が零になると、クランプコンデンサ２４から
逆向きに１次巻線３５ａを通ってリセット電流が流れ始
める。このとき、２次巻線３５ｃには起電力が生じて
も、ダイオード２８が逆極性のため電流が流れず、チョ
ークコイル３２の慣性電流がフライホイールダイオード
２９を通ってコンデンサ３１に充電され、同時に負荷RL
にも流れる。

【００３５】ＦＥＴ２７がオフになると、１次巻線３５
ａに起電力が生じＦＥＴ２０ａに逆電圧が加わるが、並
列に接続された電荷制限ダイオード２０ｂに充電された
電荷の放電と、電荷制限ダイオード２０ｂに順方向電流
が流れることにより高電圧にはならない。同時に、飽和
リアクタ２１のコアがリセットされ、次にＦＥＴ２０ａ
がオンになるため、１次巻線３５ａに電流が流れ始め
る。

【００３６】上述の２つの他励型コンバータでは、何れ
も負荷電流が流れる場合にはＦＥＴ２０ａがオフからオ
ンになる際に、トランス３５のインダクタンスは殆ど働
かないため、主に飽和リアクタ２１によって電流の増加
が遅らされ、スイッチオンに伴う損失を小さく抑制でき
る。

【００３７】図１３はセンタタップ型スイッチングイン
バータ回路を示し、２つのゼロクロス・スイッチング素
子２０、２０とセンタタップ付きのトランス３７を用い
て、プッシュプル方式により直流を絶縁された交流に変
換するものの主要部である。コアにギャップを入れてい
ない角型特性のトランス３７には、１次巻線の両端に飽
和リアクタ２１を介してそれぞれゼロクロス・スイッチ
ング素子２０、２０のドレイン２０ｄが接続されてい
る。飽和リアクタ２１は角型磁気ヒステリシス特性を有
する環状コアに導線を通すか、或いは導線を巻き付けた
ものである。１次巻線のセンタタップには直流電源２６
の正極が接続されており、ゼロクロス・スイッチング素
子２０、２０のソース２０ｓは直流電源２６の負極に接
続されている。そして、２つのゼロクロス・スイッチン
グ素子２０、２０ではゲート２０ｇとソース２０ｓの間
に、互いに逆相の制御信号が信号源３８、３９から印加
されるようになっており、トランス３７の２次巻線から
直流電源２６と絶縁された交流電圧を得るようになって
いる。

【００３８】この回路では、２つのゼロクロス・スイッ
チング素子２０、２０は交互に同じ動作を行うので、一
方について動作を説明する。先ず、一方のＦＥＴ２０ａ
がオンの状態ではドレイン２０ｄとソース２０ｓ間の抵
抗値はほぼ零であり、オフになる過渡期間においては徐
々にこの抵抗値が上昇してゆく。このとき、電荷制限ダ
イオード２０ｂがコンデンサとしてトランス３７からの
電流を吸収するため、図１１に示すようにドレイン・ソ
ース間電圧Vds はあまり急速には上昇しない。過渡期間
の終わる頃に閾値電圧Vth に達し、その直後の時刻t2に
は急激に上昇し、電源電圧を超えてオーバーシュートを
起こすが、キャリアが殆ど消失しているためドレイン電
流Idは殆ど流れない。

【００３９】次に、トランス３７の一次巻線を通して電
荷制限ダイオード２０ｂが放電し、この電流により飽和
リアクタ２１の環状コアがリセットされる。更に、回路
の動作状態によってはトランス３７の慣性電流により、
電荷制限ダイオード２０ｂが放電を終えた後に電荷制限
ダイオード２０ｂの電圧が逆向きになる。しかし、電荷
制限ダイオード２０ｂの順方向電圧であるため、電荷制
限ダイオード２０ｂが導通し、電荷が蓄積しないためリ
ンギングが生ずることはない。

【００４０】ここで、ゲート２０ｇに正電圧が印加され
ると、ＦＥＴ２０ａはオフからオンに切換わって電荷制
限ダイオード２０ｂは放電され、同時に直流電源２６か
らトランス３７を通ってＦＥＴ２０ａにドレイン電流Id
が流れ始める。このとき、図１０に示すように、飽和リ
アクタ２１の環状コアが飽和するまでの僅かな時間だ
け、ドレイン電流Idは非常に緩慢に増加し、この間にソ
ース２０ｓとドレイン２０ｄの間の抵抗値がほぼ零まで
下がる。このため、ＦＥＴ２０ａのオフからオンへの過
渡期間の電力損失は小さい。飽和リアクタ２１に流れる
電流Idが或る一定電流値Ith まで増加すると、環状コア
が飽和するためインダクタンスが小さくなり、その結果
としてゼロクロス・スイッチング素子２０及びトランス
３７に流れる電流は急増する。このとき、他方のゼロク
ロス・スイッチング素子２０はオンからオフになるとこ
ろであり、このように２つのゼロクロス・スイッチング
素子２０が交互に導通することにより、トランス３７に
は方向の異なる磁束が交互に生じ、２次巻線に誘導起電
力が誘起され、絶縁された交流電圧が得られる。

【００４１】なお、本発明に係るスイッチング回路は、
図９、図１２、図１３のようなインバータ回路だけでな
く多くのスイッチング回路に対しても有効である。図１
４は電熱線４０の駆動電流のスイッチングをゼロクロス
・スイッチング素子２０に行わせるものである。直流電
源２６からの電流は、オンになる際には飽和リアクタ２
１によって増加が遅らされ、オフになる際の過渡期間に
は電荷制限ダイオード２０ｂに吸収されるため、ＦＥＴ
２０ｂにおいてスイッチング時の損失つまり発熱が低く
抑えられる。

【００４２】また、ゼロクロス・スイッチング素子２０
のゲート２０ｇに印加する電圧を矩形波として、ＰＷＭ
制御により電力制御を行うことができる。或いは、単に
回路の遮断を行うためにゼロクロス・スイッチング素子
２０を用いてもよい。なお、実施例ではゼロクロス・ス
イッチング素子としてＭＯＳ型ＦＥＴを用いたものを示
したが、ＭＯＳ型ＦＥＴに限られることはなく、バイポ
ーラトランジスタ或いはＳＩＴ等のスイッチング素子を
用いるものとしてもよい。

【００４３】

【発明の効果】以上説明したように本発明に係るスイッ
チング素子は、同一の基板上にリソグラフィ技術等によ
りＭＯＳ型ＦＥＴやトランジスタ或いはＳＩＴ等のスイ
ッチング素子と電荷制限ダイオードとを接続し、他の素
子や回路を用いることなく、スイッチ素子のオンからオ
フへの過渡状態でのスイッチング損失を抑制することを
可能とするものである。

【図面の簡単な説明】

【図１】内蔵するＰＮ接合ダイオードの構成図である。

【図２】内蔵するＰＮ接合ダイオードの不純物濃度分布
の説明図である。

【図３】内蔵するＰＮ接合ダイオードの電圧と接合容量
の特性図である。

【図４】第１の実施例の断面構成図である。

【図５】第２の実施例の斜視図である。

【図６】第２の実施例の断面構成図である。

【図７】第３の実施例の一部を断面とした斜視図であ
る。

【図８】第４の実施例の断面構成図である。

【図９】半波部分共振ＤＣ−ＤＣコンバータへの適用例
の構成図である。

【図１０】オフからオンへの電圧と電流の変化の説明図
である。

【図１１】オンからオフへの電圧と電流の変化の説明図
である。

【図１２】半波部分共振ＤＣ−ＤＣコンバータへの第２
の適用例の構成図である。

【図１３】センタタップ型インバータへの適用例の構成
図である。

【図１４】電熱線の駆動電流のスイッチングへの適用例
の構成図である。

【図１５】ＭＯＳ型ＦＥＴのターンオフ時の電流と電圧
の変化の説明図である。

【図１６】ＭＯＳ型ＦＥＴのターンオン時の電流と電圧
の変化の説明図である。

【符号の説明】

１、１６ｂ、２０ｂ 電荷制限ダイオード １ａ アノード １ｋ カソード ２ 接合面 ３、４ 内層 ５、６ 境界面 ７、８ 中間層 ９、１０ 外層 １１、１２、１５ 電極 １３ ドレイン層 １４ 絶縁層 １６ａ、２０ａ、２７ ＭＯＳ型ＦＥＴ １７ ｐウェル １８ ソース層 ２０ ゼロクロス・スイッチング素子 ２０ｃ 基板 ２１ 飽和リアクタ ２２、３５、３７ トランス ４０ 電熱線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−8487（ＪＰ，Ａ) 特開 平３−270527（ＪＰ，Ａ) 特開 昭61−269362（ＪＰ，Ａ) 特開 平３−136376（ＪＰ，Ａ) 特開 昭60−189270（ＪＰ，Ａ) 特開 平３−116964（ＪＰ，Ａ) 特公 昭48−21780（ＪＰ，Ｂ１) 特公 昭48−2512（ＪＰ，Ｂ１)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電形と第２導電形とを接合したＰ
   Ｎ接合面を有し、前記第１導電形の不純物の低濃度領域
   に対して狭い層を前記第１導電形の低濃度領域に対して
   ステップ状に高い高濃度領域として前記ＰＮ接合面の片
   側に形成し、前記第２導電形の不純物の低濃度領域に対
   して狭い層を前記第２導電形の低濃度領域に対してステ
   ップ状に高い高濃度領域として前記ＰＮ接合面の他側に
   形成したＰＮ接合ダイオードを、スイッチング素子と共
   に同一の基板上に設け、前記ＰＮ接合ダイオードと少な
   くとも１個の前記スイッチング素子の一端とを共通に接
   続し、前記ＰＮ接合ダイオードの他端を外部に引き出し
   たことを特徴とするゼロクロス・スイッチング素子。
2. 【請求項２】 前記ＰＮ接合ダイオードと前記スイッチ
   ング素子とを並列に接続した請求項１に記載のゼロクロ
   ス・スイッチング素子。