JPWO2018146791A1 - 半導体装置 - Google Patents

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Abstract

基板（１）は窒化ガリウム系材料からなる。ｎ型層（２）は、基板（１）の第１の面上に設けられている。ｐ型層（３１）は、ｎ型層（２）上に設けられており、基板（１）の第１の面上においてｎ型層（２）とともに、底面（４１ｂ）と側面（４１ｓ）と天面（４１ｔ）とを有するメサ形状（４１）が設けられた半導体層を構成している。アノード電極（７１）はｐ型層（３１）上に設けられている。カソード電極（６）は基板（１）の第２の面上に設けられている。絶縁膜（８）は、底面（４１ｂ）上から天面（４１ｔ）上へ延びることによって側面（４１ｓ）を覆っている。天面（４１ｔ）には少なくとも１つのトレンチ（５１）が設けられている。上記少なくとも１つのトレンチ（５１）は、絶縁膜（８）によって充填されたトレンチ（５１）を含む。

Description

本発明は、半導体装置に関し、特に、窒化ガリウム系材料を用いた半導体装置に関するものである。
近年、ワイドギャップ半導体を用いた半導体装置の開発が活発化している。ワイドバンドギャップ半導体のうち特に期待されているもののひとつとして、窒化ガリウム（ＧａＮ）系材料がある。ＧａＮは、シリコン（Ｓｉ）に比べて絶縁破壊強度が高く、また電子移動度も高いことから、パワーデバイスとしての整流素子およびスイッチング素子を作るための基板材料として注目されている。ＧａＮを用いることで、高耐圧かつ低抵抗な電界効果トランジスタ（ＦＥＴ）、ショットキーバリアダイオード（ＳＢＤ）、およびＰＮダイオード（ＰＮＤ）を製造できる可能性がある。
その一方で、基板材料としてＧａＮを用いる場合は、典型的なパワーデバイス材料であるＳｉおよびシリコンカーバイド（ＳｉＣ）を用いる場合とは異なり、イオン注入を用いて高活性なｐ型拡散層を形成することが困難である。このため、ＳｉおよびＳｉＣの場合と異なり、ｐ型を有する電界緩和構造、典型的にはガードリング（フィールドリミッティングリング（ＦＬＲ）とも称される）構造、を不純物注入によって形成することはできない。よって、ｐ型を有する電界緩和構造を、アクセプタ不純物のイオン注入に代わって、ｐ型エピタキシャル成長層の形成とそのパターニングとによって形成することが考えられる。また電界緩和構造をフィールドプレート構造で構成することが考えられる。
例えば、特許文献１においては、横型ＳＢＤが開示されている。このダイオードにおいては、電界集中をより分散させるために、フィールドプレート構造に階段構造が適用されている。これにより、高耐圧化が図られている。
また、非特許文献１においては、縦型ＰＮダイオードが開示されている。このダイオードは、メサ形状を有するＧａＮ層と、平坦化作用を持つスピンオングラス（ＳＯＧ）膜とを組み合わせることによって得られた、傾斜型フィールドプレート構造を有している。この構造によれば、電界集中を緩和するための構造を簡便なプロセスによって形成することができる。
さらに、非特許文献２においては、縦型ジャンクションバリアショットキー（ＪＢＳ）ダイオードが開示されている。このダイオードは、ｎ−ＧａＮ層と、その上に設けられたｐ−ＧａＮ層とを有している。ｐ−ＧａＮ層は部分的に除去されており、これによりアノード電極はｎ−ＧａＮ層とｐ−ＧａＮ層とに接している。この構造においては、ｐ−ＧａＮ層によって、アノード電極とｎ−ＧａＮ層との間のショットキー界面の電界が緩和される。これにより、高耐圧化が図れている。アノード電極の端部は、パッシベーション層によって半導体領域から隔てられている。
特開２０１５−７９９２２号公報
Ｈｉｒｏｓｈｉ Ｏｈｔａ ｅｔ ａｌ． "Ｖｅｒｔｉｃａｌ ＧａＮ ｐ−ｎ Ｊｕｎｃｔｉｏｎ Ｄｉｏｄｅｓ Ｗｉｔｈ Ｈｉｇｈ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅｓ ｏｖｅｒ ４ ｋＶ"， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ３６， ｎｏ． １１， Ｎｏｖ． ２０１５ Ｒｙｏ Ｋａｊｉｔａｎｉ ｅｔ ａｌ． "Ａ Ｈｉｇｈ Ｃｕｒｒｅｎｔ Ｏｐｅｒａｔｉｏｎ ｉｎ ａ １．６ ＫＶ ＧａＮ−ｂａｓｅｄ Ｔｒｅｎｃｈｅｄ Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ （ＪＢＳ） Ｄｉｏｄｅ"， ＳＳＤＭ ２０１５ Ｍ−３−３
フィールドプレート構造を有する縦型ＧａＮパワーデバイスにおいては、フィールドプレート電極の端部において電界が集中しやすい。このため耐圧を高めるためには、フィールドプレート電極の外周部の下方に位置する絶縁膜の厚みを大きくしなければならない。その一方で、フィールドプレート構造の効果を高く維持するためには、アノード電極近傍に位置する絶縁膜の厚みは小さく保たれる必要がある。このような膜厚分布を有する絶縁膜を簡便な方法で形成することが従来技術では困難である。
例えば、特許文献１の方法においては、耐圧をより高めるためには、上述した階段構造の数を増やす必要がある。そのためには、成膜、リソグラフィ、およびエッチングのための、さらなる工程が必要である。その結果、プロセスコストが増大する。また工程数の増加による歩留まり低下も懸念される。
また、例えば非特許文献１の方法においては、ＳＯＧ膜が１回の塗布によって形成される場合、４００ｎｍ程度の小さな厚みしか得られない。この厚みでは、数ｋＶクラスの耐圧を保持することは困難である。非特許文献１の技術においては、ＳＯＧ膜上にさらに、スパッタ法によるＳｉＯ２膜が積層されている。よって絶縁膜の総厚みはより大きくされている。しかしながら、スパッタ法によるＳｉＯ２膜には、塗布法によって形成される膜であるＳＯＧ膜のような平坦化作用がない。よって、このＳｉＯ２膜の厚みが大きくされると、絶縁膜の厚みが、フィールドプレート外周部の下方においてだけでなく、メサ形状の天面端部でも増加してしまう。すなわち、絶縁膜の厚みがアノード電極近傍でも増加してしまう。その結果、フィールドプレートの効果が低下してしまう。仮に多層のＳＯＧ膜が形成されたとすれば、十分な平坦化作用を得つつ絶縁膜の厚みを大きくすることができる。ここで、十分な膜質を有するＳＯＧ膜を得るためには、アニールキュア工程が必要である。膜厚が大きくなっていくと、膜の応力が高まることから、アニールキュア工程におけるＳＯＧ膜の収縮によってクラックが発生しやすくなる。これは結果的に、ＳＯＧ膜の剥離につながり得る。以上から、傾斜型フィールドプレート構造を維持した上で、ＳＯＧ膜の厚みを大きくすることは、この方法では困難である。
また、例えば非特許文献２においては、絶縁膜としてのパッシベーション層の厚みをその位置によって制御する方法が示されていない。このため、絶縁膜の厚みは一定と考えられる。その場合、ガードリングとして機能する、ｐ−ＧａＮ層の外周部において、電界が十分に分散されない。よって、逆方向電圧が印加された際にリーク電流が大きくなりやすい。
本発明は、以上のような課題を解決するためになされたものであって、簡素な製造工程を用いつつ耐圧を高めることができる半導体装置を提供することを主要な目的としている。
本発明の半導体装置は、基板と、ｎ型層と、ｐ型層と、アノード電極と、カソード電極と、絶縁膜と、を有している。基板は、第１の面と第１の面と反対の第２の面とを有しており、窒化ガリウム系材料からなる。ｎ型層は、基板の第１の面上に設けられている。ｐ型層は、ｎ型層上に設けられており、基板の第１の面上においてｎ型層とともに、底面と側面と天面とを有するメサ形状が設けられた半導体層を構成している。アノード電極はｐ型層上に設けられている。カソード電極は基板の第２の面上に設けられている。絶縁膜は、底面上から天面上へ延びることによって側面を覆っている。天面には少なくとも１つのトレンチが設けられている。上記少なくとも１つのトレンチは、絶縁膜によって充填されたトレンチを含む。
本発明によれば、絶縁膜がトレンチ内に充填されることによって、絶縁膜にアンカー効果が付与される。これにより、絶縁膜の剥離が防止される。よって、絶縁膜の種類が選択される際に、剥離防止ではなく、高耐圧化に適した膜厚分布を付与することの容易性に重きを置くことができる。よって、簡素な製造工程を用いつつ耐圧を高めることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。 図１の半導体装置が有する半導体層の構成を概略的に示す平面図である。 図１の半導体装置に逆方向電圧が印加された際に空乏層が伸びる様子を概略的に示す部分断面図である。 図１の半導体装置の製造方法の第１の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第２の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第３の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第４の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第５の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第６の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第７の工程を概略的に示す断面図である。 図５の工程の第１の変形例を示す断面図である。 図５の工程の第２の変形例を示す断面図である。 図６の工程の変形例を示す断面図である。 図２の構成の変形例を示す平面図である。 図９の工程の変形例を示す断面図である。 図１５の工程を用いることによる、図１の半導体装置の構成の変形例を示す断面図である。 実施例の半導体装置について測定された、逆方向電圧と電流密度との関係を示すグラフ図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。 図１８の半導体装置が有する半導体層の構成を概略的に示す平面図である。 図１８の半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、以下の図面において、理解の容易のため、各部材あるいは各部材の縮尺が現実と異なる場合があり、各図面間においても同様である。
＜実施の形態１＞
（構成）
図１は、本実施の形態１におけるダイオード９１（半導体装置）の構成を概略的に示す断面図である。図２は、ダイオード９１が有する半導体層の構成を概略的に示す平面図である。なお図２は平面図であるが、図を見やすくするために、図１の断面図と同様のハッチングが付されている。ダイオード９１は、ｎ型ＧａＮ基板１（基板）と、ｎ型ＧａＮエピタキシャル成長層２（ｎ型層）と、ｐ型ＧａＮエピタキシャル成長層３１（ｐ型層）と、アノード電極７１と、カソード電極６と、絶縁膜８と、フィールドプレート電極１０とを有している。
ｎ型ＧａＮ基板１は、上面（第１の面）と下面（第１の面と反対の第２の面）とを有する単結晶基板である。ｎ型ＧａＮエピタキシャル成長層２（ｎ型層）は、ｎ型ＧａＮ基板１の上面上に設けられている。
ｐ型ＧａＮエピタキシャル成長層３１（ｐ型層）はｎ型ＧａＮエピタキシャル成長層２上に設けられている。ｐ型ＧａＮエピタキシャル成長層３１は、ｎ型ＧａＮ基板１の上面上においてｎ型ＧａＮエピタキシャル成長層２とともに、多層構造を有する半導体層を構成している。この半導体層にはメサ形状４１が設けられている。メサ形状４１は、底面４１ｂと、側面４１ｓと、天面４１ｔとを有している。底面４１ｂは、天面４１ｔよりも低く（言い換えれば、深く）位置している。側面４１ｓは底面４１ｂと天面４１ｔとをつないでいる。天面４１ｔは終端４１ｅを有している。終端４１ｅは、天面４１ｔの外縁であり、言い換えれば、天面４１ｔと側面４１ｓとの境界である。好ましくは、メサ形状４１は矩形型および順テーパ型のいずれかである。ここで、メサ形状に関して、「順テーパ型」とは、メサ形状４１がその突出方向に向かってテーパ形状を有することを意味する。言い換えれば、「順テーパ型」とは、天面４１ｔの端よりも底面４１ｂの端の方が、パターンの中心部から離れる方向にせり出している構造のことを意味する。
天面４１ｔには少なくとも１つのトレンチが設けられており、この少なくとも１つのトレンチは、絶縁膜８によって充填されたトレンチを含む。本実施の形態においては、複数のトレンチ５１として、外側トレンチ５１ｏと、内側トレンチ５１ｉとが設けられている。外側トレンチ５１ｏは、メサ形状４１の天面４１ｔ上において、終端４１ｅに沿って終端４１ｅの近傍に配置されている（図２参照）。内側トレンチ５１ｉは、天面４１ｔ上において、外側トレンチ５１ｏよりも内側に配置されている。外側トレンチ５１ｏは、アノード電極７１を介して絶縁膜８によって充填されている。言い換えれば、絶縁膜８は、外側トレンチ５１ｏ内にアンカー構造８ｐを有している。
図２に示された平面レイアウトにおいては、トレンチ５１はラインアンドスペース状に配置されている。具体的には、リング状のトレンチ５１が多重に配置されている。ここで「リング状」とは、閉曲線に沿って延びる形状のことである。
アノード電極７１は、メサ形状４１の天面４１ｔ上において、ｐ型ＧａＮエピタキシャル成長層３１およびｎ型ＧａＮエピタキシャル成長層２の上に設けられている。アノード電極７１はトレンチ５１内においてｎ型ＧａＮエピタキシャル成長層２にショットキー接触している。よってダイオード９１は一種のＳＢＤである。
カソード電極６はｎ型ＧａＮ基板１の下面上に設けられている。これにより、ダイオードの主電極としてのアノード電極７１およびカソード電極６がｎ型ＧａＮ基板１を厚み方向において挟むように配置されている。よってダイオード９１は縦型半導体装置である。カソード電極６はｎ型ＧａＮ基板１の下面にオーミック接触している。
ｐ型ＧａＮエピタキシャル成長層３１は、内側領域３１ｉと、ガードリング領域３１ｇとを有している。内側領域３１ｉは、平面レイアウト（図２）においてガードリング領域３１ｇの内側に配置されている。内側領域３１ｉは、逆方向電圧が印加された際に、ｎ型ＧａＮ基板１中へ空乏層を延ばす機能を有している。よってダイオード９１は一種のＪＢＳダイオードである。また内側領域３１ｉは、十分に高い順方向電圧が印加された際には、ＰＮＤのｐ型領域として機能し得る。その場合、ダイオード９１は一種のＭｅｒｇｅｄ−ＰｉＮ Ｓｃｈｏｔｔｋｙ（ＭＰＳ）ダイオードであるといえる。ガードリング領域３１ｇは、アノード電極７１に電気的に接続されており、好ましくはオーミック接続されている。ガードリング領域３１ｇは、平面レイアウトにおいて少なくとも部分的にアノード電極７１の外側に位置している。言い換えれば、ガードリング領域３１ｇは、平面レイアウトにおいて少なくとも部分的に、アノード電極７１の端とメサ形状４１の終端４１ｅとの間の終端領域４０に含まれる。ガードリング領域３１ｇは、逆方向電圧が印加された際に、耐圧を高める機能を有している。
絶縁膜８は、底面４１ｂ上から天面４１ｔ上へ延びることによって、側面４１ｓおよび終端４１ｅを覆い、さらに、天面４１ｔのうち終端４１ｅに隣接する部分を覆っている。絶縁膜８は、さらに、天面４１ｔ上においてアノード電極７１の端部を覆っている。絶縁膜８は、アノード電極７１が設けられた天面４１ｔ上に開口部８０を有している。開口部８０においてアノード電極７１にフィールドプレート電極１０が接続されている。
絶縁膜８は、本実施の形態においてはスピンオンガラス（ＳＯＧ）膜である。ＳＯＧ膜は、ＳｉＯ２を含有するガラス膜である。ＳＯＧ膜は、それが設けられた凹凸形状（本実施の形態においてはメサ形状４１）を平坦化するような表面を有している。ＳＯＧ膜は、液体材料を用いた塗布法によって形成されている。この塗布は、典型的にはスピンコート法によって行われる。
好ましくは、メサ形状４１の深さ（言い換えれば、厚み方向における側面４１ｓの寸法）は、底面４１ｂ上における絶縁膜８の厚みの１倍より大きく２倍より小さい。ここで底面４１ｂ上における絶縁膜８の厚み（図１における縦方向の寸法）は、底面４１ｂと側面４１ｓとの境界位置上で測定され得る。
フィールドプレート電極１０は、アノード電極７１に接続されている。フィールドプレート電極１０は、メサ形状４１の底面４１ｂをなすｎ型ＧａＮエピタキシャル成長層２に絶縁膜８を介して面している。またフィールドプレート電極１０は、メサ形状４１の側面４１ｓと、終端４１ｅとに、絶縁膜８を介して面している。さらに、フィールドプレート電極１０は、天面４１ｔのうち終端４１ｅに隣接する部分に、絶縁膜８を介して面している。絶縁膜８としてのＳＯＧ膜の平坦化作用によって、フィールドプレート電極１０と終端４１ｅとの間の距離は、フィールドプレート電極１０と底面４１ｂとの距離よりも小さくなっている。
図１に示された例においては、トレンチ５１は、外側トレンチ５１ｏとしての順テーパ型トレンチと、内側トレンチ５１ｉとしての矩形型トレンチとを含む。ここで、「トレンチ」とは、メサ形状４１の天面４１ｔ上に設けられた凹形状のことであり、当該凹形状は、開口部と、底部と、これらを互いにつなぐ側壁とを有している。また「順テーパ型トレンチ」とは、深さ方向（図１における下方向）に向かってテーパ形状を有するトレンチのことであり、言い換えれば、底部よりも大きな開口部を有するトレンチのことである。また「矩形型トレンチ」とは、実質的に矩形型の断面形状を有するトレンチのことであり、言い換えれば、実質的に深さ方向に平行な側壁を有するトレンチのことである。矩形型トレンチである内側トレンチ５１ｉ内において、アノード電極７１はｎ型ＧａＮエピタキシャル成長層２にショットキー接触している。またアノード電極７１は天面４１ｔ上に配置された端部を有している。この端部は、メサ形状４１の側面４１ｓから離れており、かつトレンチ５１の外に配置されている。またメサ形状４１の深さは、トレンチ５１の深さよりも大きい。
図３は、ダイオード９１に逆方向電圧が印加された際に空乏層２１が伸びる様子を概略的に示す部分断面図である。隣り合う空乏層２１が、図中矢印で示されているようにつながることによって、電流経路が狭窄される。これによりリーク電流が抑制される。よって耐圧が高められる。この観点では、トレンチ５１の幅が十分に小さくされることが望ましい。
なお、上述したｎ型ＧａＮ基板１に代わって、ＧａＮ（窒化ガリウム）以外の窒化ガリウム系材料からなる基板が用いられてもよい。ここで「窒化ガリウム系材料」とは、ＧａＮ半導体、または、ＧａＮ半導体のＧａ原子の一部が他の原子によって置換された半導体である。置換のための原子としては、例えば、ＡｌおよびＩｎの少なくともいずれかが用いられ得る。また窒化ガリウム系材料へ、特性を調整するための微量不純物が添加されていてもよく、この不純物は典型的にはドナーまたはアクセプタである。ｎ型ＧａＮエピタキシャル成長層２およびｐ型ＧａＮエピタキシャル成長層３１の各々についても同様である。また、外側トレンチ５１ｏは、順テーパ型トレンチでなくてもよく、例えば矩形型トレンチであってもよい。また内側トレンチ５１ｉは、矩形型トレンチでなくてもよく、例えば順テーパ型トレンチであってもよい。また、絶縁膜８としては、所望の膜厚分布を容易に得るのに適した絶縁膜が用いられればよく、よってＳＯＧ膜以外のものが用いられてもよい。
（効果の概要）
本実施の形態によれば、絶縁膜８がトレンチ５１内に充填されることによって、絶縁膜８にアンカー効果が付与される。これにより、絶縁膜８の剥離が防止される。よって、絶縁膜８の種類が選択される際に、剥離防止ではなく、高耐圧化に適した膜厚分布を付与することの容易性に重きを置くことができる。よって、簡素な製造工程を用いつつ耐圧を高めることができる。
具体的には、絶縁膜８の種類としてＳＯＧ膜が選択される。これにより、絶縁膜８に対して、高耐圧化に適した膜厚分布を容易に付与することができる。よって製造工程を簡素化することができる。
上記のように高耐圧化に適した薄厚分布が付与された絶縁膜８上には、フィールドプレート電極１０が設けられる。すなわち傾斜型フィールドプレート構造が設けられる。これにより、電界集中を緩和することができる。よって耐圧を高めることができる。
また、アノード電極７１はｎ型ＧａＮエピタキシャル成長層２にショットキー接触している。これにより、ＳＢＤ構造が設けられる。よってダイオードの立ち上がり電圧を低減することができる。
また、ｐ型ＧａＮエピタキシャル成長層３１は、アノード電極７１にオーミック接続されかつ平面レイアウトにおいて少なくとも部分的に前記アノード電極７１の外側に位置するガードリング領域３１ｇを含む。すなわちガードリング構造が設けられる。これにより、耐圧をより高めることができる。
好ましくは、メサ形状４１は矩形型および順テーパ型のいずれかである。これにより、メサ形状４１が逆テーパ型の場合に比して、メサ形状４１の端部における電界集中をより緩和することができる。よって耐圧をより高めることができる。
好ましくは、メサ形状４１は、メサ形状４１の底面４１ｂ上における絶縁膜８の厚みの１倍より大きく２倍より小さい深さを有している。この場合、メサ形状４１の底面４１ｂ上における絶縁膜８の厚みに対する、メサ形状４１の天面４１ｔ上における絶縁膜８の厚みの割合を最適化しやすい。よって、電界集中をより分散させることができる。よって耐圧をより高めることができる。
好ましくは、アノード電極７１の端部はトレンチ５１の外に配置されている。これにより、アノード電極７１の端部における電界集中をより分散させることができる。よって耐圧をより高めることができる。
好ましくは、メサ形状４１の深さは、トレンチ５１の深さよりも大きい。これにより、メサ形状４１の側面に近いトレンチ５１の角部での絶縁破壊の発生が抑制される。よって耐圧をより高めることができる。
好ましくは、外側トレンチ５１ｏとして順テーパ型トレンチが設けられる。これにより耐圧がより高められる。また好ましくは、内側トレンチ５１ｉとして矩形型トレンチが設けられる。これにより、オン抵抗、具体的にはショットキー接触部のオン抵抗、が低減される。これらの構造が同時に設けられれば、オン抵抗の低減と、耐圧の向上とを、両立させることができる。
（製造方法の例）
図４〜図１０は、ダイオード９１（図１）の製造方法の第１〜第７の工程を概略的に示す断面図である。以下、これらの図を参照しつつ、製造方法の例について説明する。
図４を参照して、後述する半導体層を支持することになる支持基板として、ｎ型ＧａＮ基板１が準備される。ｎ型ＧａＮ基板１には、ｎ型を得るために、ドーパントとしてのＳｉが濃度１×１０１８ｃｍ−３で添加されている。ｎ型ＧａＮ基板１は、ｃ面、すなわち（０００１）面、を主面として有している。ｎ型ＧａＮ基板１は厚み３００μｍ程度を有している。次にｎ型ＧａＮ基板１が洗浄される。次に、ｎ型ＧａＮ基板１上に半導体層が堆積される。具体的には、有機金属気相エピタキシー（ＭＯＶＰＥ）等の手法を用いて、ｎ型ＧａＮエピタキシャル成長層２とｐ型ＧａＮエピタキシャル成長層３１とが順次形成される。ｎ型ＧａＮエピタキシャル成長層２のドーパントはＳｉであり、その濃度は１×１０１６ｃｍ−３である。ｎ型ＧａＮエピタキシャル成長層２は、厚み１５μｍ程度エピタキシャル成長させられる。ｐ型ＧａＮエピタキシャル成長層３１のドーパントはマグネシウム（Ｍｇ）またはベリリウム（Ｂｅ）であり、その濃度は１×１０１８ｃｍ−３である。ｐ型ＧａＮエピタキシャル成長層３１は、厚み８００ｎｍ程度エピタキシャル成長させられる。なお、順方向電圧が印加されたときにＰＮ接合部に積極的に電流が流されるダイオードであるＭＰＳダイオードを得るには、ｐ型ＧａＮエピタキシャル成長層３１とアノード電極７１とはオーミック接触していることが好ましい。この目的を達するため、ｐ型ＧａＮエピタキシャル成長層３１は、ドープ濃度および厚みが異なる２層以上の膜から構成されてもよい。例えば、ｐ型ＧａＮエピタキシャル成長層３１が、ドープ濃度１×１０１８ｃｍ−３および厚み８００ｎｍを有する下層と、ドープ濃度１×１０２０ｃｍ−３および厚み３０ｎｍを有する上層とから構成されてもよい。より高いドープ濃度を有する上層がアノード電極７１と接することによって、より良好なオーミック特性を得ることができる。
図５を参照して、続いてフォトリソグラフィおよびドライエッチングによってメサ形状４１が形成される。ドライエッチング用のガスには、塩素、３塩化ホウ素、またはアルゴン等が用いられる。メサ形状４１を形成する目的の一つは素子分離である。このため、メサ形状４１の深さは、少なくともｐ型ＧａＮエピタキシャル成長層３１の厚み以上である必要があり、典型的にはμｍオーダーである。なお、ＧａＮからなる半導体層を順テーパ型のメサ形状４１に加工する手法としては、マスク材（図示せず）を順テーパ型に加工した後にドライエッチングを行う方法が用いられ得る。この場合、マスク材の厚みはその端部に近づくほど小さくなるので、マスク材のパターンはドライエッチング中に端部から徐々に後退していく。これにより、順テーパ型のメサ形状４１が形成される。天面４１ｔの周囲長は少なくとも３００μｍ以上ある。平面視における天面４１ｔの最大寸法に対するメサ形状４１の深さ寸法の比で表されるアスペクト比は、１／１００以下である。
図６を参照して、続いて、メサ形状４１の天面４１ｔ上にトレンチ５１が形成される。トレンチ５１の底部の幅に対するトレンチ５１の側壁の高さの比で表されるアスペクト比は、１／１００より大きい。トレンチ５１の形成のためには、フォトリソグラフィおよびドライエッチングが行われる。メサ形状４１の形成工程とは異なり、トレンチ５１の形成工程においては、エッチング面がショットキー界面として用いられることになる。このため、エッチングダメージが過度であると、電気特性が悪化する可能性がある。よって、メサ形状４１を形成するドライエッチングに比して、トレンチ５１を形成するドライエッチングにおいては、より低いバイアスパワーが用いられることが好ましい。
なお、エッチング深さは少なくともｐ型ＧａＮエピタキシャル成長層３１の厚み以上であり、これによりトレンチ５１の底部がｎ型ＧａＮエピタキシャル成長層２とアノード電極７１との接触によるＳＢＤ領域となる。すなわち、ｎ型ＧａＮエピタキシャル成長層２およびｐ型ＧａＮエピタキシャル成長層３１によるＰＮＤ構造が設けられたｎ型ＧａＮ基板１上に、ＳＢＤ領域が形成される。これによって、ダイオードの立ち上がり電圧が、ＰＮＤの内蔵電位ではなく、ＳＢＤのショットキー障壁によって決まる。よって、純粋なＰＮＤに比べて低い立ち上がり電圧を得ることができる。
上記のようにメサ形状４１の形成とトレンチ５１の形成とが別個に行われることによって、パターン形状およびエッチング深さを、メサ形状４１およびトレンチ５１の各々について最適化することができる。例えば、メサ形状４１は電界分散効果に優れた順テーパ型にし、複数のトレンチ５１の少なくとも一部はオン抵抗低減に適した矩形型にすることができる。それにより、オン抵抗と耐圧とを高いレベルで両立させることができる。さらに、メサ形状４１の天面４１ｔ上において、図１に示されているように、内側トレンチ５１ｉは矩形型としつつも外側トレンチ５１ｏは順テーパ型とすることによって、オン抵抗への悪影響を抑えつつ電界集中の分散効果をさらに高めることができる。このように天面４１ｔ上に異なる断面形状のトレンチを形成する際に、工程数の増大を抑えるために、グラデーションパターンによる手法が用いられてもよい。この手法においては、フォトマスク上にダミーパターンを入れることによってパターンの開口率を徐々に変化させることで、レジスト上部の露光量とレジスト下部の露光量とに変化が付けられる。それにより、傾斜したレジスト断面が得られる。順テーパ型トレンチが形成されることになる場所にグラデーションパターンが配置され、矩形型トレンチが形成されることになる場所には通常のパターンが配置されることによって、両方の種類のトレンチを同時に形成することができる。
また、トレンチ５１の深さに対して、メサ形状４１の深さは、１倍より大きく２倍より小さくすることが好ましく、１．５倍より大きく２倍より小さくすることがより好ましい。終端４１ｅ近傍におけるメサ形状４１の深さをトレンチ５１の深さよりも大きくすることによって、メサ形状４１の側面４１ｓから、外側トレンチ５１ｏへと、十分な厚みで空乏層が伸びる。これにより、外側トレンチ５１ｏの角部での電界集中が緩和される。よってこの角部近傍での絶縁破壊を防止する効果が得られる。一方で、メサ形状４１が深過ぎると、ＳＯＧ膜を形成する際の塗布不良、および、フィールドプレート電極１０を成膜する際の段切れの原因となり得る。なお、工程数の削減が優先される場合には、メサ形状４１とトレンチ５１とを同時に形成してもよい。その場合、トレンチ５１の深さとメサ形状４１の深さとはおおよそ同じとなる。
続いて、基板洗浄の後、ｐ型ＧａＮエピタキシャル成長層３１を活性化するための熱処理が行われる。ｐ型ＧａＮエピタキシャル成長層３１から不必要な水素を脱離させるためには、ある程度高い温度で熱処理を行う必要があり、例えば、常圧の窒素雰囲気中での７００℃程度での熱処理が行われる。熱処理の温度を高めるほど水素を抜くことは容易になるが、その一方でＧａＮの熱分解によって窒素も抜けやすくなる。窒素が抜けるほど、ドナー型の欠陥が増加する。ドナー型の欠陥は、アクセプタを補償することよってｐ型ＧａＮエピタキシャル成長層３１の活性化率を低下させるため、極力回避しなければならない。このため、常圧雰囲気下で熱処理が行なわれる場合には、その温度は高くとも８５０℃以下に抑える必要がある。
また、より好ましくは窒素の常圧雰囲気下ではなく加圧雰囲気下での熱処理が行われてもよい。これによりＧａＮの窒素抜けが抑制されるため、より高い温度で熱処理を行うことが可能になる。これにより、ドライエッチダメージがより十分に修復される。よって、電気特性を改善することができる。窒素の加圧雰囲気下での熱処理条件としては、１０００℃、０．６ＭＰａ、１０分、が一例として挙げられる。窒素抜けをより起こりにくくするために、この追加の熱処理の前に、ＳｉＮ膜などのキャップ膜（図示せず）が成膜されてもよい。
図７を参照して、続いて、ｎ型ＧａＮ基板１の下面上にカソード電極６が成膜される。成膜手法はスパッタ法、電子ビーム（ＥＢ）蒸着法、または抵抗加熱法等が用いられる。カソード電極６としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、および銅（Ｃｕ）のうち、少なくとも１つ以上が含まれた積層構造を有する金属膜が用いられる。この金属膜のパターニングを行った後に、５００℃〜８５０℃程度での熱処理によって、ｎ型ＧａＮ基板１とカソード電極６との間の接合がオーミック化される。この処理は、常圧雰囲気下で行われてもよいが、好ましくは、ＧａＮの熱分解を抑制するために窒素の加圧雰囲気下で行われる。なお、工程数の削減が優先される場合には、後述するアノード電極７１のシンター処理と一括で行われてもよい。また、オン抵抗の低減が重要視される場合には、カソード電極６の形成に先立って、ｎ型ＧａＮ基板１の下面を研磨することなどによってｎ型ＧａＮ基板１の厚みが低減されてもよい。
図８を参照して、続いて、メサ形状４１の天面４１ｔ上においてトレンチ５１のすべてを被覆するように、アノード電極７１が形成される。このためには、成膜ダメージの少ない手法が好適であり、例えば、ＥＢ蒸着法、抵抗加熱法、または、めっき法等が用いられる。次に、アノード電極７１のパターニングが行われる。
前述したように、メサ形状４１の形成のためのドライエッチングには、通常、高バイアスパワーが適用される。特に、メサ形状４１の深さがトレンチ５１の深さよりも大きい場合、製造効率上、より高いバイアスパワーが好適である。その結果、メサ形状４１の底面４１ｂおよび側面４１ｓだけでなく、天面４１ｔ上の、終端４１ｅ近傍の領域（例えば、終端４１ｅから３μｍ程度までの領域）にも、無視できないエッチングダメージが及び得る。そのような領域上にアノード電極７１が接していると、リーク電流が増大することによる耐圧の低下につながり得る。このため、天面４１ｔ上において終端４１ｅとアノード電極７１の端部とはできるだけ離すことが好ましく、少なくとも２μｍ以上離すことが好ましい。言い換えれば、終端領域４０の幅が十分に大きくされることが好ましい。これにより、ｐ型ＧａＮエピタキシャル成長層３１のガードリング領域３１ｇが、電界集中を緩和するガードリングとして機能するようになる。同様の理由で、アノード電極７１の端は、エッチングされていない表面に配置されることが好ましい。よって、アノード電極７１の端はトレンチ５１の外に配置されることが好ましい。
アノード電極７１のパターニング後、ダイオード９１をＭＰＳダイオードとするのであれば、アノード電極７１とｐ型ＧａＮエピタキシャル成長層３１との間のオーミック接触を得るためのオーミックシンター処理が行われてもよい。ただしそれによってアノード電極７１とｎ型ＧａＮエピタキシャル成長層２との間のショットキー界面が劣化することに起因しての逆方向リーク電流の増加が懸念される場合には、この処理は行われなくてもよい。アノード電極７１としては、Ｔｉ、Ａｌ、Ｍｏ、Ｎｂ、Ｐｔ、Ｎｉ、Ａｕ、Ｐｄ、およびＣｕのうち、少なくとも１つ以上が含まれた積層構造が用いられる。
図９を参照して、続いて、メサ形状４１を完全に覆うように絶縁膜８が堆積される。フィールドプレート電極１０（図１）を傾斜型とするため、絶縁膜８として、平坦化作用のある塗布膜であるＳＯＧ膜が用いられる。ＳＯＧ膜を特に厚くすることが必要な場合は、液体材料が複数回塗布されればよい。ただし、ＳＯＧ膜の平均的な厚みがメサ形状４１の深さ以上であると、メサ形状４１の天面４１ｔ上にＳＯＧ膜が乗り上げる量が過剰となることによって、天面４１ｔ上における厚みが過大となりやすい。これは結果として、傾斜型フィールドプレートの効果を低下させてしまう。このため、ＳＯＧ膜の厚みはメサ形状４１の深さよりも小さいことが好ましい。一方で、メサ形状４１が深過ぎると、メサ形状４１によって設けられる大きな段差に起因して、フィールドプレート電極１０の段切れ、およびＳＯＧ膜の剥離が起こりやすくなる。このため、メサ形状４１の深さは、ＳＯＧ膜の厚みの１倍より大きく２倍より小さいことが好ましい。このような構成を用いることによって、メサ形状４１の天面４１ｔ上での絶縁膜８の厚みを、メサ形状４１の底面４１ｂ上における絶縁膜８の厚みの１／３程度に抑えることができる。このため、電界集中の分散効果を高めることができる。なおＳＯＧ膜の形成において、アニールキュアが行われた後に、ＳＯＧ膜にクラックが入ることがある。それを避けるためには、紫外線（ＵＶ）処理またはプラズマ処理等、熱処理以外のキュア工程を併用することによって、ＳＯＧ膜のシュリンク率を下げることが好ましい。
図１０を参照して、続いて、フォトリソグラフィおよびドライエッチングによって、絶縁膜８に開口部８０が形成される。この開口部８０は、アノード電極７１へのコンタクトホールとして機能する。ｐ型ＧａＮは一般に、エッチングダメージに起因して不活性化しやすい。本実施の形態においては、ｐ型ＧａＮエピタキシャル成長層３１は、アノード電極７１によって被覆されることによって、エッチングダメージから保護される。またアノード電極７１をエッチングストッパーとして利用することができる。なお、開口部８０を形成するためのエッチングは、ドライエッチングに限定されるものではなく、例えば、バッファードフッ酸を用いたウエットエッチングが用いられてもよい。
また、メサ形状４１の天面上における開口部８０の位置は、複数のトレンチ５１のうちの一部のトレンチ（具体的には外側トレンチ５１ｏ）よりも内側である。これにより、トレンチ５１中に絶縁膜８の溜り（ＳＯＧ溜り）が設けられる。よって、絶縁膜８にアンカー構造８ｐが付与される。その結果、天面４１ｔ上において小さな膜厚を有する絶縁膜８の、天面４１ｔへの密着性が向上する。よって、絶縁膜８が天面４１ｔ上で剥離することが防止される。特に、平坦化作用のあるＳＯＧ膜のみで絶縁膜８が構成される場合、絶縁膜８の厚みをアノード電極７１の端部上で小さくしつつ、メサ形状４１の底面４１ｂ上で大きくすることが、より可能となる。これによりフィールドプレート電極１０（図１）の効果が高められる。結果、耐圧をより高めることができる。メサ形状４１の天面４１ｔ上における開口部８０の位置は、外側トレンチ５１ｏよりも内側であり、かつ内側トレンチ５１ｉを包含することが好ましい。
また、アンカー構造８ｐの下方にもアノード電極７１を配置することによって、半導体層のうちアンカー構造８ｐの下方の部分も活性層として利用することができる。このため、アンカー構造を設けることに起因してオン抵抗が増大することは避けられる。従って、絶縁膜８の密着性向上と、オン抵抗の低減とを両立することが可能になる。
再び図１を参照して、続いて、フォトリソグラフィによるレジストパターンの形成と、電極の成膜と、リフトオフ工程とにより、フィールドプレート電極１０が形成される。この電極としては、Ｔｉ、Ａｌ、Ｍｏ、Ｎｂ、Ｐｔ、Ｎｉ、Ａｕ、Ｐｄ、およびＣｕのうち、少なくとも１つ以上が含まれた積層構造が用いられる。以上により、ダイオード９１が得られる。なお、上述した具体的な製造方法は一例にすぎず、他の製造方法が用いられてもよい。
（変形例）
図１１は、図５の工程の第１の変形例を示す断面図である。本例においては、メサ形状４１において、天面４１ｔと側面４１ｓとの境の凸部である角部１２ｖがラウンド加工されている。また側面４１ｓと底面４１ｂとの境の凹部である角部１２ｃがラウンド加工されている。ラウンド加工により、電界集中をより抑制することができる。
図１２は、図５の工程の第２の変形例を示す断面図である。本例においては、メサ形状４１の側面４１ｓ上における天面４１ｔおよび底面４１ｂから離れた位置においても、角部１３が存在している。
図１３は、図６の工程の変形例を示す断面図である。本例においては、トレンチ５１の開口部に位置する角部１４ｖがラウンド加工されている。また側壁と底部との境の角部１４ｃがラウンド加工されている。ラウンド加工により、電界集中をより抑制することができる。
図１４は、図２の構成の変形例を示す平面図である。本例においては、ラインアンドスペース状のトレンチ５１に代わり、ドット状のトレンチ５２が設けられている。トレンチ５２は外側トレンチ５２ｏおよび内側トレンチ５２ｉを含む。またｐ型ＧａＮエピタキシャル成長層３１に代わり、ｐ型ＧａＮエピタキシャル成長層３２（ｐ型層）が設けられている。ｐ型ＧａＮエピタキシャル成長層３２は、外側トレンチ５２ｏが設けられたガードリング領域３２ｇと、内側トレンチ５２ｉが設けられた内側領域３２ｉとを含む。内側領域３２ｉは、平面レイアウトにおいてガードリング領域３２ｇの内側に配置されている。ガードリング領域３２ｇは、ガードリング領域３１ｇとほぼ同様に、電界集中を緩和するガードリングとしての機能を有する。
なおトレンチの平面レイアウトは、図２および図１４に示されたものに限定されない。よってガードリング領域の形状も、図２および図１４に示されたものに限定されるものではなく、必ずしも閉曲線に沿った形状を有していなくてもよい。
図１５は、図９の工程の変形例を示す断面図である。図１６は、この工程を用いることによって得られるダイオード９１Ｃ（半導体装置）である。本例においては、絶縁膜８としてのＳＯＧ膜上に、絶縁体からなるキャップ膜１５が形成されている。キャップ膜１５の材料特性を適宜選択することにより、ＳＯＧ膜に関連した工程の歩留まりを高めることができる。キャップ膜１５の材料は、例えば、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、またはＧａ２Ｏ３である。特に、カバレッジの良いキャップ膜１５がＳＯＧ膜上に薄く積層されると、ＳＯＧ膜のクラックを埋めることができる。この目的のためには、例えば、Ａｌ２Ｏ３を原子層堆積（ＡＬＤ）法によって堆積することが好ましい。通常、アニールキュアが行われたＳＯＧ膜は強い撥液性を有するので、その上にレジスト等を直接塗布することはやや難しい。よって、レジスト等の塗布に適した材料からなるキャップ膜１５が形成されることが好ましい。ただし、厚いキャップ膜１５が積層されると、傾斜型フィールドプレートの効果が薄れてしまう。よってキャップ膜１５の厚みは５ｎｍ〜３０ｎｍ程度が好ましく、厚くても１００ｎｍ以下に抑えるのが望ましい。
（実験結果）
図１７は、実施例の半導体装置としての縦型ＧａＮ−ＳＢＤについて測定された、逆方向電圧（図中、横軸）と電流密度（図中、縦軸）との関係を示すグラフ図である。縦型ＧａＮ−ＳＢＤの耐圧として、本発明者の知る限り現時点で世界最高値である１８００Ｖの値が測定された。
＜実施の形態２＞
図１８は、本実施の形態２におけるダイオード９２（半導体装置）の構成を概略的に示す断面図である。図１９は、ダイオード９２が有する半導体層の構成を概略的に示す平面図である。なお図１９は平面図であるが、図を見やすくするために、図１８の断面図と同様のハッチングが付されている。
ダイオード９２は、ｐ型ＧａＮエピタキシャル成長層３１（図１：実施の形態１）に代わり、ｐ型ＧａＮエピタキシャル成長層３３（ｐ型層）を有している。ｐ型ＧａＮエピタキシャル成長層３３は、内側領域３３ｉと、ガードリング領域３３ｇと、フローティングリング領域３３ｆとを有している。フローティングリング領域３３ｆは、ガードリング領域３３ｇから離れてその外側に配置されている。またアノード電極７１に代わり、外側トレンチ５１ｏよりも内側に配置された端を有するアノード電極７２が設けられている。よってアノード電極７２は外側トレンチ５１ｏの外に配置されている。またアノード電極７２の端とメサ形状４１の終端４１ｅとの間の終端領域４０Ｗは、終端領域４０（図１）と異なり、外側トレンチ５１ｏと内側トレンチ５１ｉとの間にまで延びている。内側領域３３ｉおよびガードリング領域３３ｇのそれぞれは、内側領域３１ｉおよびガードリング領域３１ｇ（図１）とおおよそ同様の機能を有している。
フローティングリング領域３３ｆは、アノード電極７２から分離された配置を有している。またフローティングリング領域３３ｆは、アノード電極７２に接続された内側領域３３ｉと、アノード電極７２に接続されたガードリング領域３３ｇとの各々からも分離された配置を有している。このため、フローティングリング領域３３ｆは、電気的に、アノード電極７２から電気的に分離されている。よってフローティングリング領域３３ｆは、アノード電極７２の電位の影響を直接は受けない。すなわち、フローティングリング領域３３ｆは電気的にフローティング状態を有している。またフローティングリング領域３３ｆは、平面レイアウトにおいて少なくとも部分的にアノード電極７２の外側に位置しており、本実施の形態においては全体的にアノード電極７２の外側に位置している。
図２０は、ダイオード９２を得るために、実施の形態１の図８の工程に代わって行われる工程を、概略的に示す断面図である。これらの工程は、アノード電極のパターンが異なっていること以外、ほぼ同様である。
なお、上記以外の構成については、上述した実施の形態１またはその変形例の構成とほぼ同じであるため、その説明を繰り返さない。
本実施の形態によれば、フローティングリング領域３３ｆが設けられることにより、電界集中が緩和される。また、実施の形態１のダイオード９１（図１）のアノード電極７１と比して、本実施の形態のアノード電極７２は、エッチングダメージを受けているメサ形状の終端４１ｅから、より離れた位置に、その端を有している。その結果、オン抵抗は若干増加するものの、リーク電流がより抑制される。以上から、耐圧をより高めることができる。
なお図１９においてはフローティングリング領域３３ｆが１つだけ設けられているが、互いに離れた複数のフローティングリング領域が多重に設けられてもよい。それにより、リーク電流をさらに低減することができる。その場合、フローティンリング領域間の距離は、互いに隣り合うフローティングリング領域のうち内側の領域からの空乏層が外側の領域へ到達することができるように、小さくされる必要がある。
＜実施の形態３＞
図２１は、本実施の形態３におけるダイオード９３（半導体装置）の構成を概略的に示す断面図である。本実施の形態においては、ｐ型ＧａＮエピタキシャル成長層３３（図１８：実施の形態２）に代わって、ｐ型ＧａＮエピタキシャル成長層３４（ｐ型層）が設けられている。ｐ型ＧａＮエピタキシャル成長層３４は、内側領域３４ｉと、ガードリング領域３４ｇと、フローティング領域３４ｆとを有している。メサ形状４１の天面４１ｔ上にはトレンチ５３が設けられている。トレンチ５３は、外側トレンチ５１ｏ（図１８：実施の形態２）と同様のものである。本実施の形態においては、内側トレンチ５１ｉ（図１８）に対応するトレンチは設けられていない。アノード電極７２（図１８）に代わって、アノード電極７３がトレンチ５３よりも内側に設けられている。よって、アノード電極７３の下方にはトレンチが設けられていない。よって、アノード電極７３は、ｐ型ＧａＮエピタキシャル成長層３４には接触しているが、ｎ型ＧａＮエピタキシャル成長層２には接触していない。アノード電極７３とｐ型ＧａＮエピタキシャル成長層３４とは、互いにオーミックに接触している。以上の構造により、ダイオード９３は、ＳＢＤ構造を含んでおらず、純粋なＰＮＤとして構成されている。
なお、上記以外の構成については、上述した実施の形態１、その変形例、または実施の形態２の構成とほぼ同じであるため、その説明を繰り返さない。
本実施の形態によれば、ダイオード９３は、ダイオード９１（図１：実施の形態１）およびダイオード９２（図１８：実施の形態２）とは異なり、ＳＢＤ構造を含まないＰＮＤである。これにより、ＰＮＤの基本原理上、より低いオン抵抗と、より高い耐圧とが得られる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ ｎ型ＧａＮ基板（基板）、２ ｎ型ＧａＮエピタキシャル成長層（ｎ型層）、６ カソード電極、８ 絶縁膜、８ｐ アンカー構造、１０ フィールドプレート電極、１５ キャップ膜、３１〜３４ ｐ型ＧａＮエピタキシャル成長層（ｐ型層）、３１ｇ，３２ｇ，３３ｇ，３４ｇ ガードリング領域、３１ｉ，３２ｉ，３３ｉ，３４ｉ 内側領域、３３ｆ，３４ｆ フローティングリング領域、４０，４０Ｗ 終端領域、４１ メサ形状、４１ｂ 底面、４１ｅ 終端、４１ｓ 側面、４１ｔ 天面、５１〜５３ トレンチ、５１ｉ，５２ｉ 内側トレンチ、５１ｏ，５２ｏ 外側トレンチ、７１〜７３ アノード電極、８０ 開口部、９１，９１Ｃ，９２，９３ ダイオード（半導体装置）。
本発明の半導体装置は、基板と、ｎ型層と、ｐ型層と、外側トレンチと、少なくとも１つの内側トレンチと、アノード電極と、カソード電極と、絶縁膜と、を有している。基板は、第１の面と第１の面と反対の第２の面とを有しており、窒化ガリウム系材料からなる。ｎ型層は、基板の第１の面上に設けられており、窒化ガリウム系材料からなる。ｐ型層は、ｎ型層上に設けられており、基板の第１の面上においてｎ型層とともに、底面と側面と天面とを有するメサ形状が設けられた半導体層を構成しており、窒化ガリウム系材料からなる。外側トレンチは、天面の終端に沿って配置されており、ｎ型層に達している。内側トレンチは、天面において外側トレンチより内側に配置されており、ｎ型層に達している。アノード電極はｐ型層上およびｎ型層上に設けられている。カソード電極は基板の第２の面上に設けられている。絶縁膜は、底面上から天面上へ延びることによって側面を覆っており、外側トレンチを充填している。


本発明の半導体装置は、基板と、ｎ型層と、ｐ型層と、外側トレンチと、少なくとも１つの内側トレンチと、アノード電極と、カソード電極と、絶縁膜と、フィールドプレート電極とを有している。基板は、第１の面と第１の面と反対の第２の面とを有しており、窒化ガリウム系材料からなる。ｎ型層は、基板の第１の面上に設けられており、窒化ガリウム系材料からなる。ｐ型層は、ｎ型層上に設けられており、基板の第１の面上においてｎ型層とともに、底面と側面と天面とを有するメサ形状が設けられた半導体層を構成しており、窒化ガリウム系材料からなる。外側トレンチは、天面の終端に沿って配置されており、ｎ型層に達している。内側トレンチは、天面において外側トレンチより内側に配置されており、ｎ型層に達している。アノード電極はｐ型層上およびｎ型層上に設けられている。アノード電極は、外側トレンチおよび内側トレンチ内においてｎ型層にショットキー接触しており、天面上に配置された端部を有している。端部は側面から離れておりかつ外側トレンチの外に配置されている。カソード電極は基板の第２の面上に設けられている。絶縁膜は、底面上から天面上へ延びることによって側面を覆っており、外側トレンチを充填している。フィールドプレート電極は、アノード電極に接続されており、外側トレンチ内のアノード電極と、底面をなすｎ型層とに、絶縁膜を介して面している。

Claims (13)

  1. 第１の面と前記第１の面と反対の第２の面とを有し、窒化ガリウム系材料からなる基板（１）と、
    前記基板（１）の前記第１の面上に設けられたｎ型層（２）と、
    前記ｎ型層（２）上に設けられ、前記基板（１）の前記第１の面上において前記ｎ型層（２）とともに、底面（４１ｂ）と側面（４１ｓ）と天面（４１ｔ）とを有するメサ形状（４１）が設けられた半導体層を構成するｐ型層（３１〜３４）と、
    前記ｐ型層（３１〜３４）上に設けられたアノード電極（７１〜７３）と、
    前記基板（１）の前記第２の面上に設けられたカソード電極（６）と、
    前記底面（４１ｂ）上から前記天面（４１ｔ）上へ延びることによって前記側面（４１ｓ）を覆う絶縁膜（８）と、
    を備え、
    前記天面（４１ｔ）には少なくとも１つのトレンチ（５１〜５３）が設けられており、前記少なくとも１つのトレンチ（５１〜５３）は、前記絶縁膜（８）によって充填されたトレンチ（５１〜５３）を含む、半導体装置（９１、９１Ｃ、９２、９３）。
  2. 前記アノード電極（７１〜７３）に接続されたフィールドプレート電極（１０）をさらに備え、前記フィールドプレート電極（１０）は、前記底面（４１ｂ）をなす前記ｎ型層（２）に前記絶縁膜（８）を介して面している、請求項１に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  3. 前記メサ形状（４１）は矩形型および順テーパ型のいずれかである、請求項１または２に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  4. 前記絶縁膜（８）はスピンオンガラス膜を含む、請求項１から３のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  5. 前記スピンオンガラス膜上に設けられ絶縁体からなるキャップ膜（１５）をさらに備える、請求項４に記載の半導体装置（９１Ｃ）。
  6. 前記メサ形状（４１）は、前記底面（４１ｂ）上における前記絶縁膜（８）の厚みの１倍より大きく２倍より小さい深さを有している、請求項１から５のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  7. 前記アノード電極（７１〜７３）は前記天面（４１ｔ）上に配置された端部を有しており、前記端部は前記側面（４１ｓ）から離れておりかつ前記少なくとも１つのトレンチ（５１〜５３）の外に配置されている、請求項１から６のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  8. 前記メサ形状（４１）は、前記少なくとも１つのトレンチ（５１〜５３）の深さよりも大きな深さを有している、請求項１から７のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  9. 前記アノード電極（７１、７２）は前記少なくとも１つのトレンチ（５１〜５３）内において前記ｎ型層（２）にショットキー接触している、請求項１から８のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２）。
  10. 前記少なくとも１つのトレンチ（５１、５２）は、順テーパ型トレンチ（５１ｏ、５２ｏ）と、前記天面（４１ｔ）上において前記順テーパ型トレンチ（５１ｏ、５２ｏ）よりも内側に配置された矩形型トレンチ（５１ｉ、５２ｉ）とを含む、請求項１から８のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  11. 前記矩形型トレンチ内において前記アノード電極（７１〜７３）は前記ｎ型層（２）にショットキー接触している、請求項１０に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  12. 前記ｐ型層（３１〜３４）は、前記アノード電極（７１〜７３）に電気的に接続されかつ平面レイアウトにおいて少なくとも部分的に前記アノード電極（７１〜７３）の外側に位置するガードリング領域（３１ｇ、３２ｇ、３３ｇ、３４ｇ）を含む、請求項１から１１のいずれか１項に記載の半導体装置（９１、９１Ｃ、９２、９３）。
  13. 前記ｐ型層（３３、３４）は、前記アノード電極（７２、７３）から電気的に分離されかつ平面レイアウトにおいて少なくとも部分的に前記アノード電極（７２、７３）の外側に位置するフローティングリング領域（３３ｆ、３４ｆ）を含む、請求項１から１２のいずれか１項に記載の半導体装置（９２、９３）。
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