WO2023163235A1 - 半導体素子、半導体装置及び半導体素子の製造方法 - Google Patents

半導体素子、半導体装置及び半導体素子の製造方法 Download PDF

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駿 葛西
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present disclosure relates to a semiconductor element, a semiconductor device, and a method for manufacturing a semiconductor element.
  • Patent Document 1 describes a technique of adopting a TMBS (Trench MOS Barrier Schottky) structure in order to reduce leakage current in a GaN-based Schottky barrier diode.
  • TMBS Trench MOS Barrier Schottky
  • a semiconductor device includes a semiconductor layer having at least one MESA structure, a field plate disposed over at least a portion of the semiconductor layer, and positioned between the semiconductor layer and the field plate. and an insulating film, wherein the semiconductor layer is an n ⁇ type gallium nitride layer, and the thickness of the bottom of the insulating film covering the bottom of the trench of the semiconductor layer is such that the sidewall of the trench of the semiconductor layer is thick. It is thicker than the thickness of the side wall portion of the covering insulating film.
  • a semiconductor device includes the semiconductor element described above.
  • a method of manufacturing a semiconductor device is the above-described method of manufacturing a semiconductor device, wherein the insulating film has a SiO 2 layer, and the SiO 2 layer is formed by vapor deposition or plasma CVD.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment.
  • FIG. 2 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 3 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 4 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 5 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device having a TMBS structure.
  • FIG. 7 is a plan view of a semiconductor device having a TMBS structure.
  • FIG. 8 is a cross-sectional view of a semiconductor device having a MESA structure.
  • FIG. 9 is a plan view of a semiconductor device having a MESA structure.
  • the insulating film in the diode having at least one MESA structure is formed to have the same thickness at the bottom of the trench, which is the end of the field plate electrode, and at the sidewall of the trench.
  • a high electric field is applied to the edge of the field plate electrode and the bottom of the trench, so it is desirable to increase the thickness of the insulating film.
  • the film thickness of the entire insulating film is increased, the film thickness on the trench side walls is increased, so that the field plate effect on the trench side walls is reduced and the leakage current is increased.
  • the semiconductor element 1 is a power semiconductor used in switching circuits of power converters such as inverters and converters.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment.
  • the stacking direction of the semiconductor elements 1 is defined as the vertical direction. Let the vertical direction be the z-axis direction. One direction orthogonal to the stacking direction is defined as the y-axis direction. A direction orthogonal to both the stacking direction and one direction is defined as the x-axis direction.
  • the semiconductor device 1 has at least one MESA structure. In the MESA structure, a surface 21a3 connecting a surface 21a1 and a surface 21a2 of the semiconductor layer 21 described later in the x-z-axis plane or the y-z-axis plane may be perpendicular to or inclined to the surface 21a2.
  • semiconductor element 1 has a TMBS structure including a plurality of MESA structures.
  • the semiconductor element 1 includes a substrate 11 , a semiconductor layer 21 , a back electrode 31 , a Schottky electrode 41 , an insulating film 51 and a field plate 61 .
  • the substrate 11 is made of gallium nitride (GaN).
  • the thickness of the substrate 11 in the stacking direction is, for example, about 300 ⁇ m or more and 400 ⁇ m or less.
  • the semiconductor layer 21 is an n-type GaN layer.
  • the doping amount of the n-type impurity is controlled so that the semiconductor layer 21 has an electron carrier concentration of, for example, less than 1e16/cm 3 .
  • the semiconductor element 1 has the TMBS structure, the semiconductor layer 21 has a trench formed in at least a part of its surface.
  • the thickness of the thick portion in the stacking direction of the semiconductor layer 21 is, for example, 5 ⁇ m or more, and the thickness of the thin portion is, for example, 2 ⁇ m or more.
  • the back electrode 31 is made of Ti, Al, Ni, or Au, for example.
  • the thickness of Ti in the stacking direction is, for example, 16 nm.
  • the thickness of Al in the stacking direction is, for example, 85 nm.
  • the thickness of Ni in the stacking direction is, for example, 25 nm.
  • the thickness of Au in the stacking direction is, for example, 50 nm.
  • the Schottky electrode 41 is arranged to cover the thick portion of the semiconductor layer 21 .
  • the Schottky electrode 41 is located on the opposite side of the substrate 11 in the stacking direction.
  • the Schottky electrode 41 is made of Ni, for example.
  • the thickness of the Schottky electrode 41 in the stacking direction is, for example, 150 nm or more and 200 nm or less.
  • the insulating film 51 is arranged to cover the groove 211 of the semiconductor layer 21 .
  • the insulating film 51 is arranged to cover from the peripheral portion of the Schottky electrode 41 to the groove portion 211 of the semiconductor layer 21 .
  • the insulating film 51 has sidewalls and a bottom.
  • the side wall portion of the insulating film 51 is a portion covering the side wall portion (trench side wall) of the groove portion 211 of the semiconductor layer 21 .
  • the bottom portion of the insulating film 51 is a portion covering the bottom portion (trench bottom portion) of the groove portion 211 of the semiconductor layer 21 .
  • the thickness d2 of the bottom portion of the insulating film 51 is thicker than the thickness d1 of the sidewall portion of the insulating film 51 .
  • the thickness d2 of the bottom portion of the insulating film 51 is, for example, 1.5 times or more and 5 times or less, or may be 2 times or more and 4 times or less, the thickness d1 of the side wall portion of the insulating film 51 .
  • the field plate can enhance the effect of alleviating the electric field.
  • a high electric field is applied to the insulating film 51 at the bottom, by setting the thickness d2 of the bottom of the insulating film 51 to 1.5 to 5 times the thickness d1 of the side wall of the insulating film 51, It is possible to further enhance the effect of preventing dielectric breakdown of the bottom insulating film while maintaining the effect of alleviating the electric field by the field plate.
  • the thickness d1 of the side wall portion of the insulating film 51 is not particularly limited as long as it is thinner than the thickness d2 of the bottom portion of the insulating film 51, but is usually 200 nm or more and 1000 nm or less, and may be 500 nm or more and 700 nm or less.
  • the thickness d2 of the bottom portion of the insulating film 51 is usually 200 nm or more and 1000 nm or less, and may be 500 nm or more and 700 nm or less.
  • the thickness d1 of the side wall portion of the insulating film 51 and the thickness d2 of the bottom portion of the insulating film 51 are referred to as the thickness of the insulating film 51 when it is not particularly necessary to distinguish them.
  • the insulating film 51 includes an Al 2 O 3 layer 511 formed by ALD (Atomic Layer Deposition) and a SiO 2 layer 512 (first SiO 2 layer 512) formed by evaporation in order from the semiconductor layer 21 . ) and a SiO 2 layer 513 (sometimes referred to as a second SiO 2 layer) formed by plasma CVD (Chemical Vapor Deposition). Having the first SiO 2 layer and the second SiO 2 layer is useful in that it has a density difference.
  • the Al 2 O 3 layer 511 is formed on the groove 211 of the semiconductor layer 21 and its peripheral portion.
  • the Al 2 O 3 layer 511 is also formed on the Schottky electrode 41 . Since the Al 2 O 3 layer 511 is formed by thermal ALD, it has high adhesion and high coverage. Moreover, since the thermal method ALD does not use plasma, there is no plasma damage during film formation.
  • the Al 2 O 3 layer 511 has a higher dielectric constant than the SiO 2 layers 512 and 513 .
  • the thickness of the bottom and sidewalls of the Al 2 O 3 layer 511 is, for example, 1 nm or more and 200 nm or less, and may be 10 nm or more and 100 nm or less.
  • the SiO 2 layer 512 is formed on the Al 2 O 3 layer 511 .
  • the SiO 2 layer 512 has a low temperature during deposition and is less damaged. Since the SiO 2 layer 512 is also formed on the Schottky electrode 41, plasma damage to the Schottky electrode 41 is reduced when plasma CVD is performed thereafter.
  • the density of the SiO 2 layer 512 is 1.9 g/cm 3 or more and 2.1 g/cm 3 or less.
  • the thickness of the bottom of the SiO 2 layer 512 is, for example, 300 nm or more and 1000 nm or less, and may be 400 nm or more and 1000 nm or less.
  • the thickness of the sidewalls of the SiO 2 layer 512 is less than the thickness of the bottom of the SiO 2 layer 512 .
  • the SiO 2 layer 513 is formed on the SiO 2 layer 512 . Since the SiO 2 layer 513 is formed with a high insulating film density, it has a high dielectric breakdown resistance. The density of the SiO 2 layer 513 is greater than 2.1 g/cm 3 and less than or equal to 2.3 g/cm 3 . The thickness of the bottom and sidewalls of the SiO 2 layer 513 is, for example, between 100 nm and 500 nm, and may be between 200 nm and 500 nm.
  • the field plate 61 is arranged to cover the insulating film 51 .
  • a field plate 61 is arranged over the Schottky electrode 41 .
  • a portion of Schottky electrode 41 is exposed from field plate 61 .
  • a portion of the insulating film 51 is exposed from the field plate 61 .
  • a negative voltage up to ⁇ 500 V may be applied to the anode of the semiconductor device, and the leak current at that time may be 1.0 ⁇ 10 ⁇ 1 A/cm 2 or less. It may be 0 ⁇ 10 ⁇ 2 A/cm 2 or less, or may be 1.0 ⁇ 10 ⁇ 3 A/cm 2 or less.
  • a negative voltage is applied to the anode of the semiconductor device until it breaks down, and the voltage at the time of breakdown may be 500 V or higher, 550 V or higher, or 600 V or higher. may be On the other hand, there is no upper limit, but it may be 1500V or less, or 1000V or less.
  • FIG. 2 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 3 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 4 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 5 is a process diagram for explaining the method for manufacturing a semiconductor device according to the embodiment. A method of manufacturing the semiconductor device 1 is performed along the steps shown in FIGS.
  • GaN is epitaxially grown from the surface 11a of the substrate 11 (step ST11). More specifically, the semiconductor layer 21, which is an n ⁇ type semiconductor layer, is epitaxially grown from the surface 11a of the substrate 11. As shown in FIG. 2, GaN is epitaxially grown from the surface 11a of the substrate 11 (step ST11). More specifically, the semiconductor layer 21, which is an n ⁇ type semiconductor layer, is epitaxially grown from the surface 11a of the substrate 11. As shown in FIG.
  • a back surface electrode 31 is formed on the back surface 11b opposite to the front surface 11a of the substrate 11 (step ST12). More specifically, the back surface electrode 31 is formed on the back surface 11b of the substrate 11 by, for example, vapor deposition.
  • a Schottky electrode 41 which is a metal layer (barrier metal), is formed on the entire surface 21a of the semiconductor layer 21 (step ST13). More specifically, the Schottky electrode 41 is formed on the entire surface 21a of the semiconductor layer 21 by vapor deposition, sputtering, or the like.
  • a portion of the Schottky electrode 41 is wet-etched (step ST14). More specifically, a photoresist 71 is provided except for the portion of the Schottky electrode 41 to be removed, and wet etching is performed. More specifically, the remaining portion of the surface 41 a of the Schottky electrode 41 is covered with the photoresist 71 . Wet etching is performed with the ratio of H 2 O being 10 or more and 15 or less when the volume ratio of H 2 SO 4 and HNO 3 is 1.
  • step ST15 part of the Schottky electrode 41 is dry-etched. More specifically, the portion of the Schottky electrode 41 where the photoresist 71 is not provided is dry-etched. Then, the photoresist 71 is removed.
  • the trench 211 of the semiconductor layer 21 is formed by steps ST14 and ST15.
  • the surface 21a of the semiconductor layer 21 has a surface 21a1, a surface 21a2 and a surface 21a3.
  • the surface 21a1 is the surface when the semiconductor layer 21 is formed.
  • Surface 21 a 2 and surface 21 a 3 are surfaces of groove 215 .
  • An Al 2 O 3 layer 511 is formed by atomic layer deposition (step ST16). More specifically, the Al 2 O 3 layer 511 is formed to cover the surfaces 21 a 2 and 21 a 3 of the groove 211 of the semiconductor layer 21 and the surface 41 a of the Schottky electrode 41 .
  • a SiO 2 layer 512 is formed by vapor deposition (step ST17). More specifically, a SiO 2 layer 512 is formed covering the surface 511a of the Al 2 O 3 layer 511 .
  • a SiO 2 layer 513 is formed by plasma CVD (step ST18). More specifically, a SiO 2 layer 513 is formed covering the surface 512a of the SiO 2 layer 512 .
  • An insulating film 51 is formed in steps ST16 and ST18.
  • a contact hole is formed (step ST19). More specifically, a photoresist 72 is provided to cover the portion of the insulating film 51 that is not removed.
  • the contact hole is formed by removing the insulating film 51 by wet etching or dry etching.
  • the insulating film 51 is removed leaving the groove 211 of the semiconductor layer 21 and the peripheral edge of the groove 211 .
  • the peripheral edge of the insulating film 51 is positioned at the peripheral edge of the Schottky electrode 41 .
  • a field plate 61 is deposited (step ST20). More specifically, the field plate 61 is formed by vapor deposition, sputtering, or the like so as to cover the Schottky electrode 41 and the insulating film 51 .
  • the process shown in FIG. 5 is performed after forming the SiO 2 layer 512 in step ST17. Furthermore, it may be performed after the SiO 2 layer 513 is formed in step ST18.
  • the stacked back electrode 31, substrate 11, semiconductor layer 21, Schottky electrode 41 and insulating film 51 are tilted (step ST31).
  • One side wall portion 51A of the insulating film 51 is tilted upward.
  • the thickness of one side wall portion 51A of the insulating film 51 is thinned by dry etching (step ST32).
  • the thickness of the side wall portion 51B on the opposite side of the insulating film 51 is thinned by dry etching (step ST33).
  • the back electrode 31, the substrate 11, the semiconductor layer 21, the Schottky electrode 41, and the insulating film 51 stacked are tilted to the side opposite to the side when step ST32 is executed.
  • the other side wall portion 51B of the insulating film 51 is tilted upward. Dry etching is then performed.
  • step ST34 The slopes of the stacked back electrode 31, substrate 11, semiconductor layer 21, Schottky electrode 41 and insulating film 51 are returned to horizontal (step ST34).
  • the thickness d1 of the side wall portions 51A and 51B of the insulating film 51 is reduced.
  • FIG. 6 and 7 show a semiconductor device 1 having a TMBS structure.
  • FIG. 6 is a cross-sectional view of a semiconductor device having a TMBS structure.
  • FIG. 7 is a plan view of a semiconductor device having a TMBS structure.
  • FIG. 8 and 9 show a semiconductor device 1 having one MESA structure.
  • FIG. 8 is a cross-sectional view of a semiconductor device having a MESA structure.
  • FIG. 9 is a plan view of a semiconductor device having a MESA structure.
  • Example 1 Based on the manufacturing method described above, a semiconductor device including a semiconductor layer (n-type GaN layer) having a TMBS structure was manufactured.
  • the insulating film 51 has three layers, an Al 2 O 3 layer 511, an SiO 2 layer 512 and an SiO 2 layer 513, which are manufactured by atomic deposition, vapor deposition and plasma CVD, respectively.
  • the thickness of each sidewall was 100 nm, 100 nm and 150 nm, and the thickness of each bottom was 100 nm, 400 nm and 200 nm.
  • the ratio of the bottom thickness d2 to the sidewall thickness d1 of the insulating film 51 was 2.0.
  • the thickness d2 of the bottom portion of the insulating film 51 is thicker than the thickness d1 of the sidewall portion.
  • the thickness d1 of the sidewall portion of the insulating film 51 is thinner than the thickness d2 of the bottom portion.
  • the SiO 2 layer 512 is also formed on the Schottky electrode 41, so plasma damage to the Schottky electrode 41 can be reduced when plasma CVD is performed thereafter.
  • step ST12 The formation of the back surface electrode 31 in step ST12 may be performed after the Schottky electrode 41 is formed. In the case where the step of raising the temperature is included, the effect on the back surface electrode 31 can be avoided by performing step ST12 last.
  • the insulating film 51 is described as being formed of three layers, the Al 2 O 3 layer 511 , the SiO 2 layer 512 and the SiO 2 layer 513 , but is not limited to this.
  • the insulating film 51 may be formed of two layers, an Al 2 O 3 layer 511 and a SiO 2 layer 512 in order from the semiconductor layer 21 .
  • the thickness of the sidewalls of the SiO 2 layer 512 is less than the thickness of the bottom of the SiO 2 layer 512 .
  • the Al 2 O 3 layer 511 has the same thickness at the bottom and at the sidewalls.
  • the insulating film 51 may be formed of two layers, an Al 2 O 3 layer 511 and a SiO 2 layer 513 in order from the semiconductor layer 21 .
  • the thickness of the sidewalls of the SiO 2 layer 513 is less than the thickness of the bottom of the SiO 2 layer 513 .
  • the Al 2 O 3 layer 511 has the same thickness at the bottom and at the sidewalls.
  • the insulating film 51 may be formed of two layers, a SiO 2 layer 512 and a SiO 2 layer 513 in order from the semiconductor layer 21 .
  • the thickness of the sidewalls of the SiO 2 layer 512 is less than the thickness of the bottom of the SiO 2 layer 512 .
  • the SiO 2 layer 513 has the same thickness at the bottom and at the sidewalls.
  • the insulating film 51 may be formed of a single SiO 2 layer 513 .
  • the thickness of the sidewalls of the SiO 2 layer 513 is less than the thickness of the bottom of the SiO 2 layer 513 .
  • the insulating film 51 may be formed of a single SiO 2 layer 512 .
  • the thickness of the sidewalls of the SiO 2 layer 512 is less than the thickness of the bottom of the SiO 2 layer 512 .
  • a semiconductor layer having at least one MESA structure having at least one MESA structure; a field plate disposed over at least a portion of the semiconductor layer; an insulating film positioned between the semiconductor layer and the field plate; with
  • the semiconductor layer is an n-type gallium nitride layer, the thickness of the bottom of the insulating film covering the bottom of the trench of the semiconductor layer is thicker than the thickness of the sidewall of the insulating film covering the sidewall of the trench of the semiconductor layer; semiconductor device.
  • the SiO 2 layer includes a first SiO 2 layer having a density of 1.9 g/cm 3 or more and 2.1 g/cm 3 or less and a density of 2.1 g/cm 3 or more and 2.3 g/cm 3 or less.
  • a semiconductor device including the semiconductor element according to any one of (1) to (5).
  • the insulating film has a first SiO2 layer and a second SiO2 layer, the first SiO2 layer is formed by vapor deposition, and the first SiO2 layer is formed by plasma CVD.

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Abstract

半導体素子（１）は、少なくとも一つＭＥＳＡ構造を有する半導体層（２１）と、半導体層（２１）の少なくとも一部を覆って配置されたフィールドプレート（６１）と、半導体層（２１）とフィールドプレート（６１）との間に位置する絶縁膜（５１）とを備える。半導体層（２１）は、ｎ－型のガリウムナイトライド層であり、半導体層（２１）の溝部（２１１）の底部を覆う絶縁膜（５１）の底部の厚さは、半導体層（２１）の溝部（２１１）の側壁部を覆う絶縁膜（５１）の側壁部の厚さより厚い。

Description

半導体素子、半導体装置及び半導体素子の製造方法
　本開示は、半導体素子、半導体装置及び半導体素子の製造方法に関する。
　特許文献１には、ＧａＮ系のショットキーバリアダイオードにおいて、リーク電流の低減させるためにＴＭＢＳ（Ｔｒｅｎｃｈ　ＭＯＳ　Ｂａｒｒｉｅｒ　Ｓｃｈｏｔｔｋｙ）構造を取り入れる技術が記載される。
国際公開第２０１８／１４６７９１号
　１つの態様に係る半導体素子は、少なくとも一つＭＥＳＡ構造を有する半導体層と、前記半導体層の少なくとも一部を覆って配置されたフィールドプレートと、前記半導体層と前記フィールドプレートとの間に位置する絶縁膜とを備え、前記半導体層はｎ－型のガリウムナイトライド層であり、前記半導体層の溝部の底部を覆う前記絶縁膜の底部の厚さは、前記半導体層の前記溝部の側壁部を覆う前記絶縁膜の側壁部の厚さより厚い。
　１つの態様に係る半導体装置は、上記の半導体素子を含む。
　１つの態様に係る半導体素子の製造方法は、上記のの半導体素子の製造方法であって、前記絶縁膜は、ＳｉＯ２層を有し、該ＳｉＯ２層が蒸着又はプラズマＣＶＤにより形成される。
図１は、実施形態に係る半導体素子の断面図である。 図２は、実施形態に係る半導体素子の製造方法を説明するための工程図である。 図３は、実施形態に係る半導体素子の製造方法を説明するための工程図である。 図４は、実施形態に係る半導体素子の製造方法を説明するための工程図である。 図５は、実施形態に係る半導体素子の製造方法を説明するための工程図である。 図６は、ＴＭＢＳ構造を有する半導体素子の断面図である。 図７は、ＴＭＢＳ構造を有する半導体素子の平面図である。 図８は、ＭＥＳＡ構造を有する半導体素子の断面図である。 図９は、ＭＥＳＡ構造を有する半導体素子の平面図である。
　少なくとも一つＭＥＳＡ構造を有するダイオードにおける絶縁膜は、フィールドプレート電極端であるトレンチ底部における膜厚と、トレンチ側壁における膜厚とが同じ厚さに形成される。
　フィールドプレート電極端やトレンチ底部には高電界が印可されるので、絶縁膜の膜厚を厚くすることが望まれる。しかしながら、絶縁膜全体の膜厚を厚くすると、トレンチ側壁における膜厚が厚くなるので、トレンチ側壁のフィールドプレート効果が低減しリーク電流が増加する。
　以下に実施形態に係る半導体素子１、半導体装置及び半導体素子の製造方法について説明する。半導体素子１は、インバータ及びコンバータのような電力変換器のスイッチング回路に使用されるパワー半導体である。
［実施形態］
（半導体素子）
　図１は、実施形態に係る半導体素子の断面図である。半導体素子１の積層方向を上下方向とする。上下方向をｚ軸方向とする。積層方向と直交する一方向をｙ軸方向とする。積層方向と一方向の両方と直交する方向をｘ軸方向とする。半導体素子１は、少なくとも一つＭＥＳＡ構造を有する。ＭＥＳＡ構造において、ｘ軸－ｚ軸平面又はｙ軸－ｚ軸平面において、後述する半導体層２１の表面２１ａ１と表面２１ａ２を結ぶ表面２１ａ３が、表面２１ａ２に対して垂直でも傾斜を有していてもよい。以下の説明においては、一例として半導体素子１が複数のＭＥＳＡ構造を含むＴＭＢＳ構造を有するものとして説明する。半導体素子１は、基板１１と、半導体層２１と、裏面電極３１と、ショットキー電極４１と、絶縁膜５１と、フィールドプレート６１とを備える。
　基板１１は、ガリウムナイトライド（ＧａＮ）で形成される。基板１１の積層方向の厚さは、例えば３００μｍ以上４００μｍ以下程度である。
　半導体層２１は、ｎ－型のＧａＮ層である。半導体層２１は、例えば１ｅ１６／ｃｍ３未満の電子キャリア濃度となるよう、ｎ型不純物のドープ量がコントロールされる。半導体層２１は、半導体素子１がＴＭＢＳ構造を有するために、表面の少なくとも一部に溝部（トレンチ）が形成される。半導体層２１の積層方向の厚い部分の厚さは、例えば５μｍ以上であり、薄い部分の厚さは、例えば２μｍ以上である。
　裏面電極３１は、例えばＴｉ、Ａｌ、Ｎｉ、Ａｕで形成される。Ｔｉの積層方向の厚さは、例えば１６ｎｍである。Ａｌの積層方向の厚さは、例えば８５ｎｍである。Ｎｉの積層方向の厚さは、例えば２５ｎｍである。Ａｕの積層方向の厚さは、例えば５０ｎｍである。
　ショットキー電極４１は、半導体層２１の厚い部分を覆って配置される。ショットキー電極４１は、基板１１と積層方向において反対側に位置する。ショットキー電極４１は、例えばＮｉで形成される。ショットキー電極４１の積層方向の厚さは、例えば１５０ｎｍ以上２００ｎｍ以下である。
　絶縁膜５１は、半導体層２１の溝部２１１を覆って配置される。絶縁膜５１は、ショットキー電極４１の周縁部から半導体層２１の溝部２１１までを覆って配置される。
　絶縁膜５１は、側壁部と底部とを有する。絶縁膜５１の側壁部は、半導体層２１の溝部２１１の側壁部（トレンチ側壁）を覆った部分である。絶縁膜５１の底部とは、半導体層２１の溝部２１１の底部（トレンチ底部）を覆った部分である。絶縁膜５１の底部の厚さｄ２が、絶縁膜５１の側壁部の厚さｄ１より厚い。絶縁膜５１の底部の厚さｄ２は、絶縁膜５１の側壁部の厚さｄ１の例えば、１．５倍以上５倍以下であり、２倍以上４倍以下であってもよい。絶縁膜５１を薄くすることで、フィールドプレートによる電界緩和の効果を高める。しかし、底部の絶縁膜５１には高電界がかかるため、絶縁膜５１の底部の厚さｄ２を、絶縁膜５１の側壁部の厚さｄ１の１．５倍以上５倍以下にすることで、フィールドプレートによる電界緩和の効果を保ちつつ、底部絶縁膜の絶縁破壊を防ぐ効果をより高めることができる。
　絶縁膜５１の側壁部の厚さｄ１は、絶縁膜５１の底部の厚さｄ２より薄ければ特段の制限はないが、通常２００ｎｍ以上１０００ｎｍ以下であり、５００ｎｍ以上７００ｎｍ以下であってもよい。
　絶縁膜５１の底部の厚さｄ２は、通常２００ｎｍ以上１０００ｎｍ以下であり、５００ｎｍ以上７００ｎｍ以下であってもよい。
　絶縁膜５１の側壁部の厚さｄ１及び底部の厚さｄ２の区別を特に要しない場合、絶縁膜５１の厚さという。
　絶縁膜５１は、半導体層２１から近い順に、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）により形成されたＡｌ２Ｏ３層５１１と、蒸着により形成されたＳｉＯ２層５１２（第一ＳｉＯ２層と記載する場合がある）と、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により形成されたＳｉＯ２層５１３（第二ＳｉＯ２層と記載する場合がある）とで形成される。第一ＳｉＯ２層と第二ＳｉＯ２層とを有することで、密度差を有する点で有用である。
　本実施形態では、Ａｌ２Ｏ３層５１１は、半導体層２１の溝部２１１及びその周辺部上に形成される。Ａｌ２Ｏ３層５１１は、ショットキー電極４１上にも形成される。Ａｌ２Ｏ３層５１１は、サーマル法ＡＬＤで成膜するため密着性が高くカバレッジが高い。また、サーマル法ＡＬＤはプラズマを使用しないため成膜時のプラズマダメージがない。Ａｌ２Ｏ３層５１１は、誘電率がＳｉＯ２層５１２及びＳｉＯ２層５１３より高い。Ａｌ２Ｏ３層５１１の底部及び側壁の厚さは、例えば１ｎｍ以上２００ｎｍ以下であり、１０ｎｍ以上１００ｎｍ以下であってもよい。
　本実施形態では、ＳｉＯ２層５１２は、Ａｌ２Ｏ３層５１１上に形成される。ＳｉＯ２層５１２は、成膜時、低温であり、ダメージが低い。ＳｉＯ２層５１２は、ショットキー電極４１上にも形成されるので、その後にプラズマＣＶＤを行う際に、ショットキー電極４１のプラズマダメージを軽減する。ＳｉＯ２層５１２の密度は１．９ｇ／ｃｍ３以上２．１ｇ／ｃｍ３以下である。ＳｉＯ２層５１２の底部の厚さは、例えば３００ｎｍ以上１０００ｎｍ以下であり、４００ｎｍ以上１０００ｎｍ以下であってもよい。ＳｉＯ２層５１２の側壁部の厚さは、ＳｉＯ２層５１２の底部の厚さより薄い。
　本実施形態では、ＳｉＯ２層５１３は、ＳｉＯ２層５１２上に形成される。ＳｉＯ２層５１３は、絶縁膜の密度が高く成膜されるため、絶縁破壊の耐性が高い。ＳｉＯ２層５１３の密度は２．１ｇ／ｃｍ３より大きく２．３ｇ／ｃｍ３以下である。ＳｉＯ２層５１３の底部及び側壁の厚さは、例えば１００ｎｍ以上５００ｎｍ以下であり、２００ｎｍ以上５００ｎｍ以下であってもよい。
　フィールドプレート６１は、絶縁膜５１を覆って配置される。フィールドプレート６１は、ショットキー電極４１を覆って配置される。フィールドプレート６１からショットキー電極４１の一部が露出する。フィールドプレート６１から絶縁膜５１の一部が露出する。
　本実施形態における半導体素子において、半導体素子のアノードにマイナスの電圧を－５００Ｖまで印可し、その際のリーク電流が、１．０×１０－１Ａ／ｃｍ２以下であってもよく、１．０×１０－２Ａ／ｃｍ２以下であってもよく、１．０×１０－３Ａ／ｃｍ２以下であってもよい。
　本実施形態における半導体素子において、半導体素子のアノードにブレイクダウンするまでマイナスの電圧を印可し、ブレイクダウンした際の電圧が、５００Ｖ以上であってもよく、５５０Ｖ以上であってもよく、６００Ｖ以上であってもよい。一方、上限について制限はないが、１５００Ｖ以下であってもよく、１０００Ｖ以下であってもよい。
（製造方法）
　図２ないし図５を参照して、半導体素子１の製造方法について説明する。図２は、実施形態に係る半導体素子の製造方法を説明するための工程図である。図３は、実施形態に係る半導体素子の製造方法を説明するための工程図である。図４は、実施形態に係る半導体素子の製造方法を説明するための工程図である。図５は、実施形態に係る半導体素子の製造方法を説明するための工程図である。半導体素子１の製造方法は、図２ないし図５に示す工程に沿って実行される。
　まず、図２に示すように、基板１１の表面１１ａからＧａＮをエピタキシャル成長させる（ステップＳＴ１１）。より詳しくは、基板１１の表面１１ａからｎ－型半導体層である半導体層２１をエピタキシャル成長させる。
　基板１１の表面１１ａと反対側の裏面１１ｂに裏面電極３１を形成する（ステップＳＴ１２）。より詳しくは、基板１１の裏面１１ｂに裏面電極３１を例えば蒸着等で形成する。
　半導体層２１の表面２１ａの全面に金属層（バリアメタル）であるショットキー電極４１を形成する（ステップＳＴ１３）。より詳しくは、半導体層２１の表面２１ａの全面にショットキー電極４１を例えば蒸着又はスパッタ等で形成する。
　ショットキー電極４１の一部をウェットエッチングする（ステップＳＴ１４）。より詳しくは、ショットキー電極４１のうち除去する部分を除いて、フォトレジスト７１を設けて、ウェットエッチングする。より詳しくは、ショットキー電極４１の表面４１ａのうち残す部分をフォトレジスト７１で覆う。ウェットエッチングは、体積比でＨ２ＳＯ４及びＨＮＯ３を１としたとき、Ｈ２Ｏの比率が１０以上１５以下であるとして行う。
　つづいて、図３に示すように、ショットキー電極４１の一部をドライエッチングする（ステップＳＴ１５）。より詳しくは、ショットキー電極４１のうちフォトレジスト７１が設けられていない部分をドライエッチングする。そして、フォトレジスト７１を除去する。
　ステップＳＴ１４及びステップＳＴ１５により、半導体層２１の溝部２１１が形成される。半導体層２１の表面２１ａは、表面２１ａ１、表面２１ａ２及び表面２１ａ３を有する。表面２１ａ１は、半導体層２１の形成時の表面である。表面２１ａ２及び表面２１ａ３は、溝部２１５の表面である。
　原子層堆積法によりＡｌ２Ｏ３層５１１を形成する（ステップＳＴ１６）。より詳しくは、半導体層２１の溝部２１１の表面２１ａ２及び表面２１ａ３と、ショットキー電極４１の表面４１ａを覆ってＡｌ２Ｏ３層５１１を形成する。　
　蒸着によりＳｉＯ２層５１２を形成する（ステップＳＴ１７）。より詳しくは、Ａｌ２Ｏ３層５１１の表面５１１ａを覆ってＳｉＯ２層５１２を形成する。
　つづいて、図４に示すように、プラズマＣＶＤによりＳｉＯ２層５１３を形成する（ステップＳＴ１８）。より詳しくは、ＳｉＯ２層５１２の表面５１２ａを覆ってＳｉＯ２層５１３を形成する。
　ステップＳＴ１６及びステップＳＴ１８により、絶縁膜５１が形成される。
　コンタクトホールを形成する（ステップＳＴ１９）。より詳しくは、絶縁膜５１のうち除去しない部分を覆ってフォトレジスト７２を設ける。コンタクトホールは、絶縁膜５１をウェットエッチング又はドライエッチングにより除去して形成される。絶縁膜５１は、半導体層２１の溝部２１１及び溝部２１１の周縁部を残して除去される。絶縁膜５１の周縁部は、ショットキー電極４１の周縁部に位置する。
　フィールドプレート６１を堆積する（ステップＳＴ２０）。より詳しくは、ショットキー電極４１及び絶縁膜５１を覆うようにフィールドプレート６１を例えば蒸着又はスパッタ等で形成する。
　次に、図５を用いて、絶縁膜５１の厚さを調整する方法について説明する。図５に示す工程は、ステップＳＴ１７においてＳｉＯ２層５１２を形成した後に行う。さらに、ステップＳＴ１８においてＳｉＯ２層５１３を形成した後にも行ってもよい。
　積層された裏面電極３１、基板１１、半導体層２１、ショットキー電極４１及び絶縁膜５１を傾斜させる（ステップＳＴ３１）。絶縁膜５１の一方の側壁部５１Ａが上を向くように傾ける。
　絶縁膜５１の一方の側壁部５１Ａの厚さをドライエッチングにより薄くする（ステップＳＴ３２）。
　絶縁膜５１の反対側の側壁部５１Ｂの厚さをドライエッチングにより薄くする（ステップＳＴ３３）。まず、ステップＳＴ３２の実行時とは反対側に、積層された裏面電極３１、基板１１、半導体層２１、ショットキー電極４１及び絶縁膜５１が傾斜される。絶縁膜５１の他方の側壁部５１Ｂが上を向くように傾ける。そして、ドライエッチングが実行される。
　積層された裏面電極３１、基板１１、半導体層２１、ショットキー電極４１及び絶縁膜５１の傾斜を水平に戻す（ステップＳＴ３４）。このように、絶縁膜５１の側壁部５１Ａ及び側壁部５１Ｂの厚さｄ１が薄くなる。
　絶縁膜５１を有する半導体層側を傾ける方法を記載したが、ドライエッチングに用いる反応性の気体、イオン又はラジカルが側壁側に局所的に照射すれば特段の制限はなく、反応性の気体等の照射口を斜めにしてドライエッチングを行う方法でもよい。
　このようにして半導体素子１が製造される。図６、図７は、ＴＭＢＳ構造を有する半導体素子１を示す。図６は、ＴＭＢＳ構造を有する半導体素子の断面図である。図７は、ＴＭＢＳ構造を有する半導体素子の平面図である。
　図８、図９は、ＭＥＳＡ構造を一つ有する半導体素子１を示す。図８は、ＭＥＳＡ造を有する半導体素子の断面図である。図９は、ＭＥＳＡ構造を有する半導体素子の平面図である。
　（測定方法）
＜耐高電圧負荷試験及びリーク電流測定＞
　半導体素子のアノードにブレイクダウンするまでマイナスの電圧を印可し、ブレイクダウンした際の電圧を測定した。また、マイナスの電圧を－５００Ｖまで印可し、その際のリーク電流を測定した。
　（実施例１）
　上述の製造方法に基づき、ＴＭＢＳ構造を有する半導体層（ｎ－型のＧａＮ層）を含む半導体素子を製造した。絶縁膜５１はＡｌ２Ｏ３層５１１とＳｉＯ２層５１２とＳｉＯ２層５１３との３層を有し、それぞれ原子堆積法、蒸着法及びプラズマＣＶＤ法で製造した。各側壁部の厚さは、１００ｎｍ、１００ｎｍ及び１５０ｎｍであり、各底部の厚さは、１００ｎｍ、４００ｎｍ及び２００ｎｍであった。絶縁膜５１の側壁部の厚さｄ１に対する底部の厚さｄ２の比は、２．０であった。
　得られた半導体素子について、上述の耐高電圧負荷試験及びリーク電流測定を行ったところ、ブレイクダウン時の電圧（Ｂｒｅａｋｄｏｗｎ　Ｖｏｌｔａｇｅ）が６００Ｖであり、－５００Ｖ負荷時のリーク電流が２．５×１０－４Ａ／ｃｍ２であった。
　以上により、本実施形態では、絶縁膜５１の底部の厚さｄ２が、側壁部の厚さｄ１より厚い。言い換えると、絶縁膜５１の側壁部の厚さｄ１が、底部の厚さｄ２より薄い。これらにより、本実施形態によれば、トレンチ底部の絶縁膜の絶縁耐圧を保ったまま、トレンチ側壁のフィールドプレート効果を向上することができる。このように、本実施形態によれば、リーク電流を低減することができる。
　本実施形態では、ＳｉＯ２層５１２がショットキー電極４１上にも形成されるので、その後にプラズマＣＶＤを行う際に、ショットキー電極４１のプラズマダメージを軽減することができる。
　本出願の開示する実施形態は、発明の要旨及び範囲を逸脱しない範囲で変更することができる。さらに、本出願の開示する実施形態及びその他の例は、適宜組み合わせることができる。
　添付の請求項に係る技術を完全かつ明瞭に開示するために特徴的な実施形態に関し記載してきた。しかし、添付の請求項は、上記実施形態に限定されるべきものでなく、本明細書に示した基礎的事項の範囲内で当該技術分野の当業者が創作しうるすべての他の例及び代替可能な構成を具現化するように構成されるべきである。
　ステップＳＴ１２の裏面電極３１の形成は、ショットキー電極４１が形成された後に形成されてもよい。温度を上げる工程が含まれる場合等に、ステップＳＴ１２を最後に行うことで、裏面電極３１への影響を避けることができる。　
（他の例）
　上記では、絶縁膜５１は、Ａｌ２Ｏ３層５１１とＳｉＯ２層５１２とＳｉＯ２層５１３との３層で形成されるものとして説明したがこれに限定されない。絶縁膜５１は、半導体層２１から近い順に、Ａｌ２Ｏ３層５１１とＳｉＯ２層５１２との２層で形成されてもよい。この場合、ＳｉＯ２層５１２の側壁部の厚さは、ＳｉＯ２層５１２の底部の厚さより薄い。Ａｌ２Ｏ３層５１１は、底部の厚さと側壁部の厚さは同じである。
　絶縁膜５１は、半導体層２１から近い順に、Ａｌ２Ｏ３層５１１とＳｉＯ２層５１３との２層で形成されてもよい。この場合、ＳｉＯ２層５１３の側壁部の厚さは、ＳｉＯ２層５１３の底部の厚さより薄い。Ａｌ２Ｏ３層５１１は、底部の厚さと側壁部の厚さは同じである。
　絶縁膜５１は、半導体層２１から近い順に、ＳｉＯ２層５１２とＳｉＯ２層５１３との２層で形成されてもよい。この場合、ＳｉＯ２層５１２の側壁部の厚さは、ＳｉＯ２層５１２の底部の厚さより薄い。ＳｉＯ２層５１３は、底部の厚さと側壁部の厚さは同じである。
　絶縁膜５１は、ＳｉＯ２層５１３の１層で形成されてもよい。この場合、ＳｉＯ２層５１３の側壁部の厚さは、ＳｉＯ２層５１３の底部の厚さより薄い。
　絶縁膜５１は、ＳｉＯ２層５１２の１層で形成されてもよい。この場合、ＳｉＯ２層５１２の側壁部の厚さは、ＳｉＯ２層５１２の底部の厚さより薄い。
　本開示からは、以下の概念を抽出可能である。
（１）
　少なくとも一つＭＥＳＡ構造を有する半導体層と、
　前記半導体層の少なくとも一部を覆って配置されたフィールドプレートと、
　前記半導体層と前記フィールドプレートとの間に位置する絶縁膜と、
　を備え、
　前記半導体層はｎ－型のガリウムナイトライド層であり、
　前記半導体層の溝部の底部を覆う前記絶縁膜の底部の厚さは、前記半導体層の前記溝部の側壁部を覆う前記絶縁膜の側壁部の厚さより厚い、
　半導体素子。
（２）
　前記絶縁膜は、ＳｉＯ２層を有する、（１）に記載の半導体素子。
（３）
　前記絶縁膜は、更にＡｌ２Ｏ３層を有する、（２）に記載の半導体素子。
（４）
　前記ＳｉＯ２層は、密度が１．９ｇ／ｃｍ３以上２．１ｇ／ｃｍ３以下である第一ＳｉＯ２層と、密度が２．１ｇ／ｃｍ３より大きく２．３ｇ／ｃｍ３以下である第二ＳｉＯ２層を有する、（２）又は（３）に記載の半導体素子。
（５）
　前記絶縁膜の前記底部の厚さは、前記絶縁膜の前記側壁部の厚さの１．５倍以上５倍以下である、（１）から（４）のいずれか一つに記載の半導体素子。
（６）
　（１）から（５）のいずれか一つに記載の半導体素子を含む半導体装置。
（７）
　（１）から（５）のいずれか一つに記載の半導体素子の製造方法であって、前記絶縁膜はＳｉＯ２層を有し、該ＳｉＯ２層が蒸着又はプラズマＣＶＤにより形成される、半導体素子の製造方法。
（８）
　前記絶縁膜は第一ＳｉＯ２層と第二ＳｉＯ２を有し、該第一ＳｉＯ２層が蒸着により形成され、かつ該第一ＳｉＯ２層がプラズマＣＶＤにより形成される、（７）に記載の半導体素子の製造方法。
（９）
　前記絶縁膜は前記半導体層から近い順に、前記第一ＳｉＯ２層及び前記第二ＳｉＯ２を有する、（８）に記載の半導体素子の製造方法。
（１０）
　前記絶縁膜は更にＡｌ２Ｏ３層を有し、該Ａｌ２Ｏ３層が原子層堆積法により形成される、（７）から（９）のいずれか一つに記載の半導体素子の製造方法。
（１１）
　前記絶縁膜は前記半導体層から近い順に、前記Ａｌ２Ｏ３層、及び前記ＳｉＯ２層を有する、（９）に記載の半導体素子の製造方法。
（１２）
　前記絶縁膜形成後、前記絶縁膜の側壁部を局所的にドライエッチングする工程を含む、（７）から（１１）のいずれか一つに記載の半導体素子の製造方法。
　１　半導体素子
　１１　基板
　１１ａ　表面
　２１　半導体層
　３１　裏面電極
　４１　ショットキー電極
　５１　絶縁膜
　６１　フィールドプレート

Claims (12)

  1. 　少なくとも一つＭＥＳＡ構造を有する半導体層と、
    　前記半導体層の少なくとも一部を覆って配置されたフィールドプレートと、
    　前記半導体層と前記フィールドプレートとの間に位置する絶縁膜と、
    　を備え、
    　前記半導体層は、ｎ－型のガリウムナイトライド層であり、
    　前記半導体層の溝部の底部を覆う前記絶縁膜の底部の厚さは、前記半導体層の前記溝部の側壁部を覆う前記絶縁膜の側壁部の厚さより厚い、
    　半導体素子。
  2. 　前記絶縁膜は、ＳｉＯ２層を有する、請求項１に記載の半導体素子。
  3. 　前記絶縁膜は、更にＡｌ２Ｏ３層を有する、請求項２に記載の半導体素子。
  4. 　前記ＳｉＯ２層は、密度が１．９ｇ／ｃｍ３以上２．１ｇ／ｃｍ３以下である第一ＳｉＯ２層と、密度が２．１ｇ／ｃｍ３より大きく２．３ｇ／ｃｍ３以下である第二ＳｉＯ２層とを有する、請求項２又は請求項３に記載の半導体素子。
  5. 　前記絶縁膜の前記底部の厚さは、前記絶縁膜の前記側壁部の厚さの１．５倍以上５倍以下である、請求項１から請求項４のいずれか一項に記載の半導体素子。
  6. 　請求項１から請求項５のいずれか一項に記載の半導体素子を含む半導体装置。
  7. 　請求項１から請求項５のいずれか一項に記載の半導体素子の製造方法であって、
    　前記絶縁膜は、ＳｉＯ２層を有し、
    　該ＳｉＯ２層が蒸着又はプラズマＣＶＤにより形成される、半導体素子の製造方法。
  8. 　前記絶縁膜は、第一ＳｉＯ２層と第二ＳｉＯ２を有し、
    　該第一ＳｉＯ２層が蒸着により形成され、かつ該第一ＳｉＯ２層がプラズマＣＶＤにより形成される、請求項７に記載の半導体素子の製造方法。
  9. 　前記絶縁膜は前記半導体層から近い順に、前記第一ＳｉＯ２層及び前記第二ＳｉＯ２を有する、請求項８に記載の半導体素子の製造方法。
  10. 　前記絶縁膜は、更にＡｌ２Ｏ３層を有し、
    　該Ａｌ２Ｏ３層が原子層堆積法により形成される、請求項７から請求項９のいずれか一項に記載の半導体素子の製造方法。
  11. 　前記絶縁膜は前記半導体層から近い順に、前記Ａｌ２Ｏ３層、及び前記ＳｉＯ２層を有する、請求項１０に記載の半導体素子の製造方法。
  12. 　前記絶縁膜形成後、前記絶縁膜の側壁部を局所的にドライエッチングする工程を含む、請求項７から請求項１１のいずれか一項に記載の半導体素子の製造方法。
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