JP2018513545A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】耐圧を向上させることができ、表面電荷の悪影響を小さくすることができ、かつチップサイズの縮小化を図ることができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】エッジ終端領域１２には、活性領域１１の境界付近にトレンチ２２が設けられている。トレンチ２２の内部には埋め込み絶縁膜２３が埋め込まれ、埋め込み絶縁膜２３の内部には深さ方向に長いＦＰ４５が設けられている。ＦＰ４５は、基体おもて面から深くなるにしたがってトレンチ２２の内側の側壁２２ａから離れるように外側に湾曲している。少なくともＦＰ４５の下端部付近において、ＦＰ４５とトレンチ２２の内側の側壁２２ａとの距離ｗ３が溝２４の幅ｗ２よりも広くなっている。ＦＰ４５は、埋め込み絶縁膜２３上に延在するおもて面電極４に接続されている。【選択図】図１４

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、デバイス端部（チップ端部）での電界集中を抑制するために、活性領域の周囲を囲むエッジ終端領域に、フローティング（電位的に浮遊）のｐ型領域であるフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）を複数配置した耐圧構造が公知である。また、ＦＬＲに接するフローティングのポリシリコン（ｐｏｌｙ−Ｓｉ）電極または金属電極であるフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）を配置した耐圧構造が知られている。ＦＰは、空乏層の伸びかたを制御して耐圧劣化を防止するとともに、表面電荷分布を制御して表面電荷による特性変動を抑制する機能を有する。
従来の半導体装置のエッジ終端領域の構造について説明する。図３５は、従来の半導体装置のエッジ終端領域の構造を示す断面図である。図３５に示す従来の半導体装置は、活性領域１１１の周囲を囲むエッジ終端領域１１２に、ＦＬＲ１０３およびＦＰ１０６からなる耐圧構造を備える。活性領域１１１は、オン状態のときに電流が流れる領域である。エッジ終端領域１１２は、ｎ-型ドリフト領域１０１の基板おもて面側の電界を緩和して耐圧を保持する領域である。ＦＬＲ１０３は、ｎ-型ドリフト領域１０１となるｎ-型半導体基板（半導体チップ）１１０のおもて面の表面層に、活性領域１１１の周囲を囲む同心円状に複数設けられている。
エッジ終端領域１１２において、ｎ-型半導体基板１１０のおもて面は層間絶縁膜１０７で覆われている。ＦＰ１０６は、層間絶縁膜１０７を深さ方向に貫通するコンタクトホールを介してＦＬＲ１０３に接する。ＦＰ１０６は、ＦＬＲ１０３ごとに配置される。また、ＦＰ１０６は、層間絶縁膜１０７上を内側（活性領域１１１側）または外側（チップ端部側）もしくは両側に延在している。符号１０２は、活性領域１１１においてｎ-型ドリフト領域１０１との間のｐｎ接合（主接合）を構成するｐ型領域である。符号１０４，１０５，１０８は、それぞれｐ型チャネルストップ領域、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）およびパッシベーション膜である。
ＦＬＲ１０３を設けたエッジ終端領域１１２での動作原理について説明する。図３６は従来の半導体装置のエッジ終端領域での動作原理を示す説明図である。図３６（ａ），３６（ｂ）には、それぞれ図３６（ｃ）に対応する電界分布および電荷分布の推移を左側から時系列順に示す。図３６（ｃ）には、半導体装置のオフ時に外側に伸びる空乏層１２１の端部位置を時系列順に符号１２１ａ，１２１ｂを付した破線で示す。図３６の横軸は、内側から外側へ向かう方向の各部の位置関係をあらわす距離ｒである。図３６（ａ）の縦軸は電界強度Ｅである。図３６（ｂ）の縦軸は電荷ｑであり、横軸を挟んで上側の象限を負電荷ＮDとし、下側の象限を正電荷ＮAとしている。図３６（ｃ）の縦軸は、ｎ-型半導体基板１１０のおもて面からの深さｄである。
半導体装置のオフ時、活性領域１１１のｐ型領域１０２とｎ-型ドリフト領域１０１との間のｐｎ接合（以下、主接合とする）１２０が逆バイアスされると、主接合１２０に沿って空乏層１２１が形成され、逆バイアスの増加に伴って外側に伸びる。また、逆バイアスの増加に伴って、活性領域１１１の端部付近（ｐ型領域１０２の端部１０２ａ付近）で電界強度が大きくなるが（図３６（ａ））、活性領域１１１の端部付近でアバランシェ降伏が起こる前に空乏層１２１が最内周のＦＬＲ１０３に到達する（図３６（ｃ）の破線１２１ａ）。これによって、ｐ型領域１０２と最内周のＦＬＲ１０３とがパンチスルーし、ｐ型領域１０２の端部１０２ａでの最大電界が抑えられる。
空乏層１２１が最内周のＦＬＲ１０３に到達すると、当該ＦＬＲ１０３内のホール（正孔）が活性領域１１１側に流れ、正電荷ＮAが失われる（図３６（ｂ）の符号１３１で示す部分）。最内周のＦＬＲ１０３の失った正電荷ＮAを補償するために、さらに外側に空乏層１２１が伸びる（図３６（ｃ）の破線１２１ｂ）。さらに、逆バイアスが増加すると、最内周のＦＬＲ１０３の外側端部１０３ａ付近で電界強度が大きくなるが、当該ＦＬＲ１０３の外側端部１０３ａ付近でアバランシェ降伏が起こる前に、さらに外側のＦＬＲ１０３（図３６（ｃ）には不図示）に空乏層１２１が到達する。これによって、ＦＬＲ１０３同士がパンチスルーし、最内周のＦＬＲ１０３の外側端部１０３ａでの最大電界が抑えられる。
このように、最大電界強度となる部分を順次外側のＦＬＲ１０３の外側端部１０３ａに移動させて、最外周のＦＬＲ１０３でアバランシェ降伏するようにすることで、活性領域１１１の端部付近の電界を緩和して高耐圧（耐電圧）を実現している。最外周のＦＬＲ１０３でのアバランシェ降伏が起きる印加電圧で半導体装置の耐圧が決まる。また、上述したように各ＦＬＲ１０３の電荷ｑのバランスで空乏層１２１の伸びかたが決まるため、層間絶縁膜１０７の表面や、層間絶縁膜１０７とｎ-型半導体基板１１０との界面に存在する電荷（以下、表面電荷とする）の悪影響を著しく受ける。このため、各ＦＬＲ１０３にそれぞれＦＰ１０６を接続し、表面電荷の悪影響を小さくしている。
ＦＰを備えた別の半導体装置として、エッジ終端領域に設けたトレンチ内を絶縁膜で充填し、この絶縁膜に設けた凹部にＦＰを埋め込んだ装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、絶縁膜内のＦＰの深さを適宜調整することで、実使用時の環境下で許容される表面電荷量の範囲に設定し、かつ理想耐圧に近い耐圧（表面電荷がない理想的な状態である場合においてアバランシェ降伏が起きる電圧）に設定している。
特許第５１３５６６３号公報
しかしながら、図３５，３６に示す従来構造では、高耐圧になるほど空乏層１２１の曲率が大きくなるため、ＦＬＲ１０３をより多く配置する必要があるが、ＦＬＲ１０３の内部には空乏層１２１が伸びない。このため、ＦＬＲ１０３自体は電界を負担しない領域であり、ＦＬＲ１０３の個数を増やすほど、エッジ終端領域１１２に電界を負担しない領域が増えてしまう。また、ＦＰ１０６を配置した場合、ＦＰ１０６の加工精度によって、ＦＬＲ１０３の幅ｘの最小寸法が律速される場合がある。このため、特に高耐圧半導体装置において、エッジ終端領域１１２の占有面積が増大してしまうという問題がある。上記特許文献１では、エッジ終端領域の占有面積を小さくすることができるが、表面電荷の悪影響の低減や、高耐圧化に改善の余地がある。
この発明は、上述した従来技術による問題点を解消するため、耐圧を向上させることができ、表面電荷の悪影響を小さくすることができ、かつチップサイズの縮小化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。活性領域よりも外側に、半導体基板の第１主面から所定深さに達するトレンチが設けられている。前記半導体基板の第１主面側に、第１導電型領域と第２導電型領域との間のｐｎ接合が設けられている。前記ｐｎ接合は、前記活性領域から外側に延在し前記トレンチで終端する。前記トレンチの内部に、絶縁膜が埋め込まれている。前記絶縁膜の内部に、深さ方向に長い第１フィールドプレートが設けられている。第１電極は、前記第２導電型領域および前記第１フィールドプレートに接する。第２電極は、前記半導体基板の第２主面に設けられている。前記第１フィールドプレートと前記トレンチの内側の側壁との距離は、前記第１フィールドプレートの幅よりも広い。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィールドプレートは、前記半導体基板の第１主面から深くなるにしたがって前記トレンチの内側の側壁から離れるように湾曲していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィールドプレートと前記トレンチの内側の側壁との距離は、前記半導体基板の第２主面側で前記第１フィールドプレートの幅よりも広いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィールドプレートの深さは、前記半導体基板の第１主面から前記ｐｎ接合よりも深く、かつ前記トレンチよりも浅いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィールドプレートの深さは、前記トレンチの深さの３０％以上７０％以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜の内部に設けられた、深さ方向に長い第２フィールドプレートをさらに備える。前記第２フィールドプレートは、前記第１フィールドプレートよりも外側に前記第１フィールドプレートと離して配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２フィールドプレートは、前記半導体基板の第１主面から深くなるにしたがって前記トレンチの外側の側壁から離れるように湾曲していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２フィールドプレートの深さは、前記第１フィールドプレートの深さよりも深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型領域、前記第２導電型領域および支持基板からなる前記半導体基板が構成される。前記第２導電型領域は、前記半導体基板の第１主面に設けられた前記第１電極に接する。前記支持基板は、前記半導体基板の第２主面に設けられた前記第２電極に接する。前記第１導電型領域は、前記第２導電型領域と前記支持基板との間に挟まれている。前記トレンチは、前記ｐｎ接合から、前記第１導電型領域の厚さの３０％以上、前記第１導電型領域の厚さ未満の深さに達することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの幅は、前記トレンチの深さの３０％以上６０％以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の第１主面側に、活性領域から外側に延在するように第１導電型領域と第２導電型領域との間のｐｎ接合を形成する第１工程を行う。次に、前記活性領域よりも外側に、前記半導体基板の第１主面から所定深さに達し、かつ前記ｐｎ接合が終端するトレンチを形成する第２工程を行う。次に、前記トレンチの内部に、Ｕ字状の断面形状の溝が残るように絶縁膜を埋め込む第３工程を行う。次に、前記溝に沿って金属膜を形成する第４工程を行う。次に、前記金属膜を選択的に除去し、前記金属膜の残部をフィールドプレートとして前記溝の内側の側壁に残す第５工程を行う。次に、前記トレンチの内部に、前記フィールドプレートを覆うようにさらに前記絶縁膜を埋め込む第６工程を行う。前記第１フィールドプレートは、前記半導体基板の第１主面から深くなるにしたがって前記トレンチの内側の側壁から離れるように湾曲している。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程の後、前記第５工程の前に、前記金属膜の上に反射防止膜を形成する工程をさらに含む。そして、前記第５工程では、まず、前記反射防止膜の上にレジスト膜を塗布する工程を行う。次に、前記レジスト膜を露光して、前記フィールドプレートの形成領域を覆うレジストマスクを形成する工程を行う。次に、前記レジストマスクをマスクとしてエッチングを行い、前記金属膜の残部を前記フィールドプレートとして前記溝の内側の側壁に残す工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、さらに、前記第１フィールドプレートと離して、前記金属膜の残部を第２フィールドプレートとして前記溝の外側の側壁に残すことを特徴とする。
上述した発明によれば、活性領域の端部付近の電界を緩和することができる。これにより、活性領域の主接合により得られる最大耐圧の理論値と同程度の耐圧が得られる。また、絶縁膜の内部に設けたフィールドプレートは表面電荷を遮蔽する機能を有する。また、活性領域よりも外側のエッジ終端領域にＦＬＲを設けないため、ＦＬＲを設けた従来構造よりもエッジ終端領域の幅を大幅に狭くすることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、耐圧を向上させることができ、表面電荷の悪影響を小さくすることができ、かつチップサイズの縮小化を図ることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置のエッジ終端領域の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１０は、実施例１のトレンチの深さと耐圧との関係を示す特性図である。 図１１は、実施例２のトレンチの幅と耐圧との関係を示す特性図である。 図１２は、実施例３の溝の深さと耐圧との関係を示す特性図である。 図１３は、実施例４の耐電荷性を示す特性図である。 図１４Ａは、実施の形態２にかかる半導体装置の構造を示す断面図である。 図１４Ｂは、実施の形態２にかかる半導体装置の構造を示す断面図である。 図１５は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１７は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１８は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１９は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図２０は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図２１Ａは、実施の形態３にかかる半導体装置の構造を示す断面図である。 図２１Ｂは、実施の形態３にかかる半導体装置の構造を示す断面図である。 図２２は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図２３は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図２４は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図２５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図２６は、実施例５の静的特性を示す説明図である。 図２７は、実施例５の動的特性を示す説明図である。 図２８は、実施例６の動的特性を示す説明図である。 図２９は、実施の形態４にかかる半導体装置の構造を示す断面図である。 図３０は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図３１は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図３２は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図３３は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図３４は、実施の形態５にかかる半導体装置の構造を示す断面図である。 図３５は、従来の半導体装置のエッジ終端領域の構造を示す断面図である。 図３６は、従来の半導体装置のエッジ終端領域での動作原理を示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置のエッジ終端領域の構造について説明する。図１は、実施の形態１にかかる半導体装置のエッジ終端領域の構造を示す断面図である。図１には、活性領域１１とエッジ終端領域１２との境界付近からチップ端部までの構造を示す（図２〜９，１４〜２５，２９〜３４においても同様）。図１に示す実施の形態１にかかる半導体装置は、活性領域１１の周囲を囲むエッジ終端領域１２に、トレンチ２２の内部に埋め込んだ絶縁膜（以下、埋め込み絶縁膜とする）２３と、当該埋め込み絶縁膜２３の内部に埋め込んだＦＰ（フィールドプレート）２５と、からなる耐圧構造を備える。活性領域１１は、オン状態のときに電流が流れる領域である。
具体的には、活性領域１１において、半導体基体（半導体基板（半導体チップ））１０のおもて面側には、ｐ型領域３が選択的に設けられている。半導体基体１０は、ｎ+型支持基板１のおもて面上にｎ-型ドリフト領域２となるｎ-型半導体層をエピタキシャル成長させてなるエピタキシャル基板である。半導体基体１０の、ｎ-型ドリフト領域２側の面をおもて面（基体おもて面）とし、ｎ+型支持基板１側の面（ｎ+型支持基板１の裏面）を裏面（基体裏面）とする。半導体基体１０のおもて面は、層間絶縁膜５に覆われている。おもて面電極４は、層間絶縁膜５を深さ方向に貫通するコンタクトホールを介してｐ型領域３に接する。おもて面電極４は、層間絶縁膜５および埋め込み絶縁膜２３上を外側（チップ端部側）に延在している。半導体基体１０の裏面全体に、裏面電極６が設けられている。
活性領域１１に例えばダイオードが形成される場合、ｎ+型支持基板１、ｐ型領域３、おもて面電極４および裏面電極６は、それぞれカソード領域、アノード領域、アノード電極およびカソード電極である。また、活性領域１１に例えばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が形成される場合、ｎ+型支持基板１、ｐ型領域３、おもて面電極４および裏面電極６は、それぞれドレイン領域、ベース領域、ソース電極およびドレイン電極である。図１には、半導体基体１０に配置される１つ以上の単位セル（素子の機能単位）のうち、最も外側の単位セルを構成するｐ型領域３を示す。
エッジ終端領域１２には、チップ端部において、半導体基体１０のおもて面の表面層にｎ型チャネルストッパー領域２１が設けられている。ｎ型チャネルストッパー領域２１は、チップ側面、および、後述するトレンチ２２の外側の側壁２２ｂに露出する。また、ｎ型チャネルストッパー領域２１は、層間絶縁膜５で覆われている。層間絶縁膜５は，例えばＬＴＯ（低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜などである。ｎ型チャネルストッパー領域２１は、例えば窒化シリコン（ＳｉＮｘ）膜などのパッシベーション膜（不図示）に覆われていてもよい。
基体おもて面から深さ方向にｎ+型支持基板１に達しない深さＤ１でトレンチ２２が設けられている。トレンチ２２は、活性領域１１との境界に近い位置に配置されることが好ましい。また、トレンチ２２は、活性領域１１の周囲を囲む平面レイアウトに配置されている。トレンチ２２の内側（活性領域１１側）の側壁２２ａには活性領域１１から延在するｐ型領域３が露出し、埋め込み絶縁膜２３に接する。すなわち、活性領域１１の最も外側のｐ型領域３とｎ-型ドリフト領域２との間のｐｎ接合（以下、主接合とする）２０の外側端部はトレンチ２２で終端され、ほぼ湾曲していない。このため、活性領域１１の主接合２０の外側端部で電界集中は起こらない。トレンチ２２の深さＤ１および幅ｗ１を最適化すれば、活性領域１１の主接合２０により得られる最大耐圧（最大耐電圧）の理論値と同程度の耐圧が得られる。
トレンチ２２の深さＤ１は、例えば、ｎ-型ドリフト領域２の厚さＤｒの３０％以上であることがよく（３０％≦Ｄ１／Ｄｒ＜１００％）、好ましくはｎ-型ドリフト領域２の厚さＤｒの５０％以上８０％以下とすることでより高耐圧化が可能である（５０％≦Ｄ１／Ｄｒ≦８０％）。トレンチ２２の幅ｗ１は、耐圧クラスに依らず、トレンチ２２の深さＤ１の３０％以上６０％以下程度とすることでより高耐圧化が可能である（３０％≦ｗ１／Ｄ１≦６０％）。トレンチ２２の深さＤ１とは、半導体基体１０のおもて面からの深さである。ｎ-型ドリフト領域２の厚さＤｒとは、ｐ型領域３とｎ-型ドリフト領域２との界面から、ｎ-型ドリフト領域２とｎ+型支持基板１との界面までの長さである。
具体的には、例えば耐圧６００Ｖクラスである場合、ｎ-型ドリフト領域２の厚さＤｒは５０μｍ程度である。このため、トレンチ２２の深さＤ１は３５μｍ程度となり（Ｄ１／Ｄｒ＝７０％）、トレンチ２２の幅ｗ１は１５μｍ程度となる（ｗ１／Ｄ１≒４３％）。例えば耐圧１２００Ｖクラスである場合、ｎ-型ドリフト領域２の厚さＤｒは１４０μｍ程度である。このため、トレンチ２２の深さＤ１は７０μｍ程度となり（Ｄ１／Ｄｒ＝５０％）、トレンチ２２の幅ｗ１は３１μｍ程度となる（ｗ１／Ｄ１≒４４％）。
トレンチ２２の内部には、絶縁膜（埋め込み絶縁膜）２３が埋め込まれている。埋め込み絶縁膜２３の絶縁材料は、例えば、ＳＯＧ（スピン・オン・ガラス：Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）やＢＣＢ（ベンゾシクロブテン：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）であってもよい。埋め込み絶縁膜２３の内部には、基体おもて面から深さ方向に、トレンチ２２の底面２２ｃに達しない深さＤ２で溝２４が設けられている。溝２４は、例えばトレンチ２２の幅ｗ１の略１／２の位置（以下、トレンチ２２の中心位置とする）２２ｄに、活性領域１１の周囲を囲む平面レイアウトに配置されている。溝２４の内部には、ＦＰ２５が埋め込まれている。すなわち、埋め込み絶縁膜２３の内部に深さ方向（縦方向）に長さを有するＦＰ２５が設けられている。
溝２４の深さＤ２（後述するＦＰ２５の深さ）は、ｐ型領域３の深さよりも深い。また、溝２４の深さＤ２は、例えば、トレンチ２２の深さＤ１の３０％以上７０％以下程度であることがよく（３０％≦Ｄ２／Ｄ１≦７０％）、好ましくはトレンチ２２の深さＤ１の４０％以上６０％以下とすることでより高耐圧化が可能である（４０％≦Ｄ２／Ｄ１≦６０％）。具体的には、例えば耐圧６００Ｖクラスである場合、上述したようにトレンチ２２の深さＤ１は３５μｍ程度であるため、溝２４の深さＤ２は１５μｍ程度となる（Ｄ２／Ｄ１≒４３％）。例えば耐圧１２００Ｖクラスである場合、上述したようにトレンチ２２の深さＤ１は７０μｍ程度であるため、溝２４の深さＤ２は４０μｍ程度となる（Ｄ２／Ｄ１＝５７％）。溝２４の深さＤ２とは、半導体基体１０のおもて面から溝２４の底面までの深さである。
溝２４の幅ｗ２は、トレンチ２２の幅ｗ１に対して十分に狭く、例えば１μｍ程度である。ＦＰ２５とトレンチ２２の内側の側壁２２ａとの距離ｗ３は、溝２４の幅ｗ２よりも広い（ｗ３＞ｗ２）。ＦＰ２５とトレンチ２２の内側の側壁２２ａとの距離ｗ３を広くするほど、埋め込み絶縁膜２３の、トレンチ２２の内側の側壁２２ａとＦＰ２５とに挟まれた部分での電界負担を増やすことができる。これにより、活性領域１１の端部（活性領域１１とエッジ終端領域１２との境界）付近の電界を緩和させることができ、耐圧を向上させることができる。
このように埋め込み絶縁膜２３の内部にＦＰ２５を設けることで、ＦＰ２５付近の電界分布が変調される。これによって、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造とした場合と同様に、逆バイアス時に耐圧を保持する効果が得られる。このため、活性領域１１の主接合２０に対してさらに高い耐圧を実現することができる。超接合構造とは、ドリフト層を、ｎ型領域とｐ型領域とを横方向（基板主面に平行な方向）に交互に繰り返し配置した並列ｐｎ層とした構造である。また、ＦＰ２５により、層間絶縁膜５の表面や、層間絶縁膜５と半導体基体１０との界面に存在する電荷（表面電荷）が遮蔽されるため、表面電荷に対する特性変動が小さくなる。
また、縦方向に長いＦＰ２５を設けることで、ＦＬＲ１０３を備えた従来構造（図３６参照）に比べてエッジ終端領域１２の長さ（幅）Ｌ１を大幅に短くすることができる。例えば耐圧６００Ｖクラスである場合、従来構造のエッジ終端領域１１２の長さＬ１００が２５０μｍ程度であるのに対して、本発明のエッジ終端領域１２の長さＬ１は３０μｍ程度となる。例えば耐圧１２００Ｖクラスである場合、従来構造のエッジ終端領域１１２の長さＬ１００が５００μｍ程度であるのに対して、本発明のエッジ終端領域１２の長さＬ１は６０μｍ程度となる。
ＦＰ２５は、埋め込み絶縁膜２３上に延在するおもて面電極４に接続されている。具体的には、おもて面電極４は、ＦＰ２５の上端部（基体おもて面側の端部）全体を覆うように外側に延在している。好ましくは、おもて面電極４は、ＦＰ２５の上端部全体を覆い、かつさらに若干外側に延在していることがよい。その理由は、おもて面電極４のパターニング時に、ＦＰ２５の上端部がエッチングにより除去されることを防止することができるからである。
次に、実施の形態１にかかる半導体装置の製造方法について、例えばダイオードを作製（製造）する場合を例に説明する。図２〜９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、カソード領域となるｎ+型支持基板１のおもて面に、ｎ-型ドリフト領域２となるｎ-型半導体層をエピタキシャル成長させる。これにより、ｎ+型支持基板１上にｎ-型ドリフト領域２をエピタキシャル成長させた半導体基体（半導体ウエハ）１０が形成される。
次に、フォトリソグラフィ、不純物のイオン注入およびレジストマスク除去を１組とする工程を異なる条件で繰り返し行い、半導体基体１０のおもて面（ｎ-型ドリフト領域２側の面）側に所定領域を選択的に形成する。所定領域とは、活性領域１１の素子構造を構成するアノード領域（ｐ型領域３）や、ｎ型チャネルストッパー領域２１である。次に、半導体基体１０のおもて面全体に、層間絶縁膜５として例えばＬＴＯ膜を形成する。次に、半導体基体１０の内部に注入した不純物を、熱処理により活性化させる。
図３に示すように、フォトリソグラフィおよびエッチングにより、トレンチ２２の形成領域に対応する部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして、層間絶縁膜５をパターニングする。次に、レジストマスクを除去した後、層間絶縁膜５をマスクとしてエッチングを行い、深さＤ１および幅ｗ１でトレンチ２２を形成する。このとき、最も外側のｐ型領域３の外側端部３ａ（図２参照）、および、ｎ型チャネルストッパー領域２１内側端部２１ａ（図２参照）を深さ方向に貫通するようにトレンチ２２を形成する。
次に、図４に示すように、トレンチ２２の内壁に沿って犠牲酸化膜３１を形成した後、犠牲酸化膜３１を除去する。これにより、トレンチ２２の内壁に犠牲酸化後に露出する半導体領域と、後の工程で形成されるＬＴＯ膜３２と、の間の界面準位を低くすることができる。次に、図５に示すように、基体おもて面およびトレンチ２２の内壁に沿って例えばＬＴＯ膜３２を堆積（形成）する。次に、熱処理により、ＬＴＯ膜３２中の欠陥を低減させる。ＬＴＯ膜３２を堆積することにより、層間絶縁膜５の厚さが厚くなる。
層間絶縁膜５を厚くすることで、半導体装置の動作時に、表面電荷の悪影響を低減させることができる。表面電荷とは、層間絶縁膜５の表面や、層間絶縁膜５と半導体基体１０との界面に存在する電荷である。また、層間絶縁膜５は、後の工程で形成される埋め込み絶縁膜２３を研磨して平坦化する際に、当該研磨を停止するための研磨ストッパ膜となる。このため、層間絶縁膜５を厚くすることで、埋め込み絶縁膜２３を研磨する際のプロセスマージンを増やすことができ、埋め込み絶縁膜２３が所定の厚さよりも薄くなることを防止することができる。
次に、図６に示すように、基体おもて面およびトレンチ２２の内壁に沿って埋め込み絶縁膜２３を堆積する。このとき、トレンチ２２の内部を埋め込み絶縁膜２３で完全に埋め込まずに、トレンチ２２の内部に略直線状の断面形状に深さＤ２および幅ｗ２の溝２４が残るように埋め込み絶縁膜２３を埋め込む。具体的には、例えば堆積法やスピンコート法により、基体おもて面に埋め込み絶縁膜２３の絶縁材料を塗布すればよい。次に、熱処理（キュア）により、埋め込み絶縁膜２３を硬化する。
次に、図７に示すように、溝２４の内部に埋め込むように、埋め込み絶縁膜２３上に例えばアルミニウム（Ａｌ）膜からなるＦＰ２５を堆積する。次に、図８に示すように、層間絶縁膜５が露出されるまで、ＦＰ２５および埋め込み絶縁膜２３を研磨する。これにより、埋め込み絶縁膜２３の溝２４の内部にのみＦＰ２５が残る。次に、図９に示すように、層間絶縁膜５をパターニングしてコンタクトホールを形成し、コンタクトホールにｐ型領域３を露出させる。
次に、コンタクトホールに埋め込むように基体おもて面全体にアルミニウム膜からなるおもて面電極４を形成した後、おもて面電極４をパターニングする。このとき、活性領域１１全体を覆い、かつ外側に延在する部分で少なくともＦＰ２５の上端部全体を覆うように、おもて面電極４を残す。半導体基体１０の裏面（ｎ+型支持基板１の裏面）全体に裏面電極６を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示す半導体装置が完成する。
トレンチ２２の深さＤ１と耐圧との関係について検証した。図１０は、実施例１のトレンチの深さと耐圧との関係を示す特性図である。図１０の横軸にはトレンチ２２の深さ（トレンチ深さ）Ｄ１を示し、縦軸には活性領域１１の主接合２０が逆バイアスされたときの半導体装置の耐圧を示す。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、トレンチ２２の深さＤ１が異なる複数の試料を作製した（以下、実施例１とする）。各実施例１において、トレンチ２２の幅（トレンチ幅）ｗ１は１５μｍとした。溝２４の深さＤ２（図１０には、ＦＰ深さＤ２と示す）は１５μｍとした。
これら各実施例１においてそれぞれ半導体装置の耐圧を測定した結果を図１０に示す。また、図１０には、実施例１の活性領域１１の主接合２０により得られる最大耐圧の理論値（＝６８３Ｖ）、および、当該理論値の９５％の耐圧（≒６４９Ｖ）をそれぞれ横一点鎖線で示す。図１０に示す結果より、トレンチ２２の深さＤ１を深くするほど、耐圧を高くすることができることが確認された。また、トレンチ２２の深さＤ１を３５μｍ以上とすることで、活性領域１１の主接合２０で得られる理論上の最大耐圧以上に高耐圧化が可能であることが確認された。
次に、トレンチ２２の幅ｗ１と耐圧との関係について検証した。図１１は、実施例２のトレンチの幅と耐圧との関係を示す特性図である。図１１の横軸にはトレンチ２２の幅（トレンチ幅）ｗ１を示し、縦軸には活性領域１１の主接合２０が逆バイアスされたときの半導体装置の耐圧を示す。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、トレンチ２２の幅ｗ１が異なる複数の試料を作製した（以下、実施例２とする）。各実施例２において、トレンチ２２の深さ（トレンチ深さ）Ｄ１は３５μｍとした。溝２４の深さＤ２（図１１には、ＦＰ深さＤ２と示す）は１５μｍとした。
これら各実施例２においてそれぞれ半導体装置の耐圧を測定した結果を図１１に示す。また、図１１には、実施例２の活性領域１１の主接合２０により得られる最大耐圧の理論値（＝６８３Ｖ）、および、当該理論値の９５％の耐圧（≒６４９Ｖ）をそれぞれ横一点鎖線で示す。図１１に示す結果より、トレンチ２２の幅ｗ１を広くするほど、耐圧を高くすることができることが確認された。また、トレンチ２２の幅ｗ１を１５μｍ以上とすることで、活性領域１１の主接合２０で得られる理論上の最大耐圧以上に高耐圧化が可能であることが確認された。
次に、溝２４の深さＤ２（ＦＰ２５の深さ）と耐圧との関係について検証した。図１２は、実施例３の溝の深さと耐圧との関係を示す特性図である。図１２の横軸には溝２４の深さＤ２（図１２には、ＦＰ深さＤ２と示す）を示し、縦軸には活性領域１１の主接合２０が逆バイアスされたときの半導体装置の耐圧を示す。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、溝２４の深さＤ２が異なる複数の試料を作製した（以下、実施例３とする）。各実施例３において、トレンチ２２の幅（トレンチ幅）ｗ１は１５μｍとした。トレンチ２２の深さ（トレンチ深さ）Ｄ１は３５μｍとした。
これら各実施例３においてそれぞれ半導体装置の耐圧を測定した結果を図１２に示す。また、図１２には、実施例３の活性領域１１の主接合２０により得られる最大耐圧の理論値（＝６８３Ｖ）、および、当該理論値の９５％の耐圧（≒６４９Ｖ）をそれぞれ横一点鎖線で示す。図１２に示す結果より、溝２４の深さＤ２を深くするほど、耐圧を高くすることができることが確認された。また、溝２４の深さＤ２を１５μｍ以上とすることで、活性領域１１の主接合２０で得られる理論上の最大耐圧以上に高耐圧化が可能であることが確認された。
次に、ＦＰ２５の有無による耐電荷性について検証した。図１３は、実施例４の耐電荷性を示す特性図である。図１３の横軸には表面電荷密度を示し、縦軸には活性領域１１の主接合２０が逆バイアスされたときの半導体装置の耐圧を示す。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、複数の試料を作製した（以下、実施例４とする）。実施例４において、トレンチ２２の幅（トレンチ幅）ｗ１は１７μｍとした。トレンチ２２の深さ（トレンチ深さ）Ｄ１は４０μｍとした。溝２４の深さＤ２（図１３には、ＦＰ深さＤ２と示す）は１７μｍとした。
この実施例４において、表面電荷密度を種々変更して半導体装置の耐圧を測定した結果を図１３に示す。また、図１３には、エッジ終端領域にＦＰを配置しない半導体装置（以下、比較例とする）について、表面電荷密度を種々変更したときの半導体装置の耐圧も示す。比較例のエッジ終端領域の幅は実施例４と同じとした。図１３に示す結果より、比較例では、正電荷が増えるほど耐圧が低下することが確認された。それに対して、実施例４においては、表面電荷密度に依らず、耐圧がほぼ同じであることが確認された。
以上、説明したように、実施の形態１によれば、エッジ終端領域に幅の広いトレンチを設けて埋め込み絶縁膜で埋め込み、当該トレンチの側壁で活性領域の主接合の端部を終端させることで、活性領域の端部付近の電界を緩和することができる。これにより、活性領域の主接合により得られる最大耐圧の理論値と同程度の耐圧が得られる。また、エッジ終端領域にＦＬＲを設けないため、ＦＬＲを設けた従来構造よりもエッジ終端領域の幅を大幅に狭くすることができる。また、実施の形態１によれば、埋め込み絶縁膜の内部にトレンチの幅よりも十分に狭くかつ縦方向に長いＦＰを設けることで、電界集中箇所を埋め込み絶縁膜の内部におさめる方向に電界分布を変調することができる。これにより、活性領域の主接合により得られる最大耐圧以上の耐圧を得ることができる。また、実施の形態１によれば、埋め込み絶縁膜の内部に設けたＦＰにより過電圧に対する破壊耐量が高められる。このため、過電圧が印加されたときに、アバランシェ降伏により生じる電流を活性領域内に均等に流すことができる。また、埋め込み絶縁膜の内部に設けたＦＰは表面電荷を遮蔽する機能を有する。このため、表面電荷の悪影響を小さくすることができる。したがって、耐圧を向上させることができるとともに、耐電荷性を向上することができる。
本実施の形態の半導体基体１０は、ｎ+型支持基板１とエピタキシャル基板に限らない。例えば半導体基体１０は、インゴットから切り出したバルクウェハーであってもよい。バルクウェハーは、ＦＺ（フロートゾーン）法、ＣＺ（チョクラルスキー）法、ＭＣＺ（磁場印加型チョクラルスキー）法で製造されてもよい。半導体基体１０は、バルクウェハーの例えば裏面側を研削して薄板化してもよい。この場合、ｎ-型ドリフト領域２はバルクウェハーと同じ不純物濃度でもよい。ｎ+型支持基板１に相当するｎ型高不純物濃度層は、研削面にｎ型ドーパント（リン、砒素等）をイオン注入等により導入し、熱アニール等により形成してもよい。半導体基板１０の薄板化工程は、本実施形態のトレンチ、埋め込み絶縁膜、ＦＰといった表面構造の形成後に行ってもよい。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１４Ａ，１４Ｂは、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、基体おもて面から深くなるにしたがって、ＦＰ４５とトレンチ２２の内側の側壁２２ａとの距離ｗ３を広くした点である。すなわち、ＦＰ４５は、基体おもて面から深くなるにしたがってトレンチ２２の内側の側壁２２ａから離れるように外側に湾曲している。
具体的には、ＦＰ４５は、実施の形態１と同様に、埋め込み絶縁膜２３に設けた溝４４の内部に埋め込まれている。溝４４の両側壁４４ａ，４４ｂは、基体おもて面から深くなるにしたがってトレンチ２２の内側の側壁２２ａから離れるように湾曲している。少なくともＦＰ４５の下端部付近において、ＦＰ４５とトレンチ２２の内側の側壁２２ａとの距離ｗ３が溝２４の幅ｗ２よりも広くなっている。基体おもて面から深くなるにしたがって埋め込み絶縁膜の電界強度が大きくなるが、ＦＰ４５の下端部付近の電界強度が大きくなっている部分で埋め込み絶縁膜２３の厚さ（横方向の幅）が厚くなり、この埋め込み絶縁膜２３の厚くなった部分での電界を緩和する効果が大きくなる。
また、ＦＰ４５を設けることで、ＦＰ４５の湾曲に応じて埋め込み絶縁膜２３の内部のより外側に電界集中箇所が移動した電界分布が得られる。すなわち、ＦＰ４５は、埋め込み絶縁膜２３の内部に電界集中箇所をおさめるように電界分布を変調する機能を有する。電界集中箇所が埋め込み絶縁膜２３の内部のより外側に位置するほど、ｎ-型ドリフト領域２の、トレンチ２２の内側の側壁２２ａに沿った部分の電界が緩和され、耐圧が向上する。
より具体的には、溝４４の底面４４ｃの内側のコーナー部４４ｄを通る接線と基体おもて面との角度θ１は、０度以上９０度未満である（０度≦θ１＜９０度）。溝４４の底面４４ｃの内側のコーナー部４４ｄは、トレンチ２２の中心位置２２ｄ（すなわちθ１＝０度の場合に相当：図１４Ａ参照）、または、トレンチ２２の中心位置２２ｄよりも内側（すなわち０度＜θ１＜９０度の場合に相当：図１４Ｂ参照）に位置する。溝４４の底面４４ｃの内側のコーナー部４４ｄとは、溝４４の底面４４ｃと内側の側壁４４ａとの交線である。
好ましくは、ｎ-型ドリフト領域２の、トレンチ２２の内側の側壁２２ａに沿った部分の電界強度を活性領域１１の主接合２０付近の電界強度よりも小さくすることができる程度に、ＦＰ４５が外側に湾曲していることがよい。例えば、溝４４の底面４４ｃの内側のコーナー部４４ｄを通る接線と基体おもて面との角度θ１は、２０度以上７０度以下であることがよく（２０度≦θ１≦７０度）、好ましくは３０度以上６０度以下であることがよい（３０度≦θ１≦６０度）。なお、θ１＝９０度は、溝の側壁が湾曲していない状態であり、実施の形態１に相当する。
溝４４の深さＤ２は、実施の形態１と同様である。実施の形態２において、溝４４の深さＤ２とは、半導体基体１０のおもて面から、溝４４の底面４４ｃの内側のコーナー部４４ｄまでの縦方向の長さである。溝４４の幅ｗ２は、基体おもて面から溝４４の底面４４ｃに至るまでほぼ一定である。おもて面電極４の端部は、ＦＰ４５の下端部（基体裏面側の端部）の横方向位置よりも内側に位置することが好ましい。その理由は、おもて面電極４の端部がＦＰ４５の下端部の横方向位置よりも外側に延在する場合、ＦＰ４５による電界分布に悪影響が及ぶからである。ＦＰ４５の下端部とは、ＦＰ４５の、溝４４の底面４４ｃの内側のコーナー部４４ｄの部分である。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１５〜２０は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型支持基板１を用意し、ｎ-型ドリフト領域２のエピタキシャル成長からＬＴＯ膜３２の堆積までの工程を順に行う（図２〜５参照）。次に、図１５に示すように、基体おもて面およびトレンチ２２の内壁に沿って埋め込み絶縁膜２３を堆積する。このとき、トレンチ２２の内部を埋め込み絶縁膜２３で完全に埋め込まずに、トレンチ２２の内部に略Ｕ字状の断面形状の溝５１が残るように埋め込み絶縁膜２３を埋め込む。この溝５１は、後にＦＰ４５を埋め込んだ溝４４となる。このため、溝５１は、ｐ型領域３とｎ-型ドリフト領域２との界面から深さＤ２で残す。
具体的には、スピンコート（Ｓｐｉｎ Ｃｏａｔ）法により、軸中心に半導体基体１０を回転させながら基体おもて面に埋め込み絶縁膜２３の絶縁材料を塗布する。このとき、半導体基体１０を載置したステージの回転速度を調整して埋め込み絶縁膜２３の厚さを調整することで、溝５１の断面形状（側壁の斜度）や深さＤ２を調整することができる。埋め込み絶縁膜２３の絶縁材料としては、上述したＳＯＧやＢＣＢなどのように、粘性を有し、かつ流動性の高い塗布型絶縁材料を用いる。その理由は、堆積法などによる堆積型絶縁材料では、略Ｕ字状の断面形状の溝５１を残すことができないからである。
次に、図１６に示すように、熱処理により埋め込み絶縁膜２３を硬化した後、溝５１の内壁に沿ってＦＰ４５となる金属膜５２を堆積する。金属膜５２は、例えばアルミニウム膜である。アルミニウム膜は、金属膜５２のパターニングに用いるレジストマスクを形成するためのフォトリソグラフィ時に露光照射光を反射しやすい。このため、次に、反射防止のための金属膜（以下、反射防止膜とする）で金属膜５２を覆う。反射防止膜は、例えば、チタン−タングステン（ＴｉＷ）膜および窒化シリコン（ＳｉＮ）膜を順に堆積した金属積層膜であってもよい。
次に、例えば堆積法やスプレーコート法により、反射防止膜上にレジスト膜を塗布する。スプレーコート（Ｓｐｒａｙ Ｃｏａｔ）法によりレジスト膜を塗布することで、反射防止膜に沿ってレジスト膜を形成可能である。次に、フォトリソグラフィによりレジスト膜をパターニング（レジスト膜の露光）し、ＦＰ４５の形成領域を覆うレジストマスクを形成する。レジスト膜の露光時、レジスト膜の開口部には反射防止膜が露出し、その下層の金属膜５２は露出しない。したがって、金属膜５２からの露光照射光の反射によりレジスト膜の意図しない部分（レジストマスクとして残したい部分）が露光されることはない。
次に、図１７に示すように、レジストマスク（不図示）をマスクとしてエッチングを行い、金属膜５２および反射防止膜（不図示）をパターニングする。例えば、金属膜５２の、溝５１の外側の側壁５１ｂを覆う部分から外側の部分を除去し、溝５１の内側の側壁５１ａを覆う部分から内側の部分を残す。この溝５１の内側の側壁５１ａに残る金属膜５２がＦＰ４５となる。次に、レジストマスクを除去する。次に、反射防止膜を除去する。反射防止膜を除去する理由は、ＦＰ４５の、おもて面電極４との接触部（コンタクト）がおもて面電極４と同じ金属材料で形成されていることが好ましいからである。
次に、図１８に示すように、トレンチ２２の内部を埋め込み絶縁膜２３で完全に埋め込んだ後、熱処理により埋め込み絶縁膜２３を硬化する。これにより、ＦＰ４５を埋め込んだ溝４４が形成される。次に、図１９に示すように、層間絶縁膜５が露出されるまで、ＦＰ４５および埋め込み絶縁膜２３を研磨する。次に、図２０に示すように、フォトリソグラフィおよびエッチングにより層間絶縁膜５をパターニングしてコンタクトホールを形成し、ｐ型領域３を露出させる。その後、実施の形態１と同様に、おもて面電極４の形成以降の工程を順に行うことで、図１４Ａに示す半導体装置が完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、埋め込み絶縁膜内部のＦＰを基体おもて面から深くなるにしたがって外側に湾曲させることで、ＦＰの下端部付近の電界を緩和することができる。このため、ｎ-型ドリフト領域の、トレンチの内側の側壁に沿った部分の電界集中を低減させることができ、さらに耐圧を向上させることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図２１Ａ，２１Ｂは、実施の形態３にかかる半導体装置の構造を示す断面図である。図２１Ｂには、図２１Ａの一部を拡大して示す。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、埋め込み絶縁膜２３の内部において、ＦＰ（以下、第１ＦＰとする）４５の外側にさらにＦＰ（以下、第２ＦＰとする）４７を備える点である。第２ＦＰ４７は、基体おもて面から深くなるにしたがってトレンチ２２の外側の側壁２２ｂから離れるように内側に湾曲している。第２ＦＰ４７は、第１ＦＰ４５とは電気的に接続せず、離間する。第２ＦＰ４７は、ｎ型チャネルストッパー領域２１に電気的に接続する。
第２ＦＰ４７を設けることで、第２ＦＰ４７の湾曲に応じて埋め込み絶縁膜２３の内部のより内側に電界集中箇所が移動した電界分布が得られる。このため、埋め込み絶縁膜２３よりも外側に電界集中箇所がはみ出して分布することが抑制される。すなわち、第２ＦＰ４７は、活性領域１１の主接合２０から外側に伸びる空乏層の伸びを抑制し、埋め込み絶縁膜２３の内部に電界集中箇所をおさめるように電界分布を変調する機能を有する。これにより、ｎ型チャネルストッパー領域２１に電界が集中することが抑制され、ｎ型チャネルストッパー領域２１でアバランシェ降伏が起きることを防止することができる。
具体的には、第２ＦＰ４７は、埋め込み絶縁膜２３に設けた溝（以下、第２溝とする）４６の内部に埋め込まれている。第２溝４６は、第１ＦＰ４５を埋め込んだ溝（以下、第１溝とする）４４の周囲を囲む平面レイアウトに配置されている。第２溝４６の両側壁４６ａ，４６ｂは、基体おもて面から深くなるにしたがってトレンチ２２の外側の側壁２２ｂから離れるように湾曲している。第２溝４６は、トレンチ２２の中心位置２２ｄを通る中心線に対して、例えば第１溝４４と略線対称となるように湾曲していてもよい。
第１溝４４の底面４４ｃの内側のコーナー部４４ｄを通る接線と基体おもて面との角度θ１は、０度より大きく９０度未満である（０度＜θ１＜９０度）。第１溝４４の底面４４ｃの内側のコーナー部４４ｄは、トレンチ２２の中心位置２２ｄよりも内側に位置する。溝４４の底面４４ｃの内側のコーナー部４４ｄを通る接線と基体おもて面との角度θ１は、実施の形態２と同様である。
第２溝４６の底面４６ｃの外側のコーナー部４６ｄを通る接線と基体おもて面との角度θ２は、０度より大きく９０度未満である（０度＜θ２＜９０度）。第２溝４６の底面４６ｃの外側のコーナー部４６ｄとは、第２溝４６の底面４６ｃと外側の側壁４６ｂとの交線である。第２溝４６の底面４６ｃの外側のコーナー部４６ｄは、トレンチ２２の中心位置２２ｄよりも外側に位置する。
すなわち、第１溝４４の底面４４ｃと第２溝４６の底面４６ｃとは接していない。第１溝４４の底面４４ｃの内側のコーナー部４４ｄと、第２溝４６の底面４６ｃの外側のコーナー部４６ｄと、の間の距離ｗ５は、例えば半導体装置の耐圧ＶBおよび埋め込み絶縁膜２３の絶縁耐圧ＶCに対して、下記（１）式を満たすことが好ましい。埋め込み絶縁膜２３の絶縁耐圧ＶCは、例えば２×１０6Ｖ／ｃｍ程度である。
ｗ５［ｃｍ］≧ＶB［Ｖ］／ＶC［Ｖ／ｃｍ］ ・・・（１）
上記（１）式より、半導体装置の耐圧ＶBが例えば１０００Ｖである場合、第１溝４４の底面４４ｃの内側のコーナー部４４ｄと、第２溝４６の底面４６ｃの外側のコーナー部４６ｄと、の間の距離ｗ５は５μｍ程度となる。第２溝４６の幅ｗ４は、基体おもて面から第２溝４６の底面４６ｃに至るまでほぼ一定である。第２溝４６の幅ｗ４は、第１溝４４の幅ｗ２とほぼ等しくてもよい（ｗ４＝ｗ２）。
溝４４の深さＤ２は、実施の形態２と同様である。第２溝４６の深さＤ３は、ｎ型チャネルストッパー領域２１でアバランシェ降伏が起きることを防止することができ、かつ活性領域１１の主接合２０から外側に伸びる空乏層６３（図２８参照）がチップ端部に達しない程度に電界分布を変調可能な深さであればよく、種々変更可能である。第２溝４６の深さＤ３とは、半導体基体１０のおもて面から、第２溝４６の底面４６ｃの外側のコーナー部４６ｄまでの縦方向の長さである。図２１Ａ，２１Ｂには、第１溝４４の深さＤ２と第２溝４６の深さＤ３とがほぼ同じ場合を示す。
第２ＦＰ４７は、埋め込み絶縁膜２３上に延在し、ｎ型チャネルストッパー領域２１に電気的に接続されている。具体的には、ストッパー電極４ａがｎ型チャネルストッパー領域２１に接続し、ｎ型チャネルストッパー領域２１（基体おもて面側の端部）の少なくとも一部かまたは全体を覆う。さらにストッパー電極４ａは、半導体基板の外側から埋め込み絶縁膜２３上の一部を覆うように内側に延在している。第２ＦＰ４７は、上部でストッパー電極４ａと接続する。第２ＦＰ４７は、ストッパー電極４ａの内側端よりも外側で接続してもよい。このようにすることで、埋め込み絶縁膜２３の内部のポテンシャル分布に、外部電荷が与える影響を小さくすることができる。
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図２２〜２５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態２と同様に、ｎ+型支持基板１を用意し、ｎ-型ドリフト領域２のエピタキシャル成長から金属膜５２および反射防止膜の堆積までの工程を順に行う（図２〜５，１５，１６参照）。実施の形態３においては、トレンチ２２の内部に形成された溝５１が第１，２溝４４，４６となり、溝５１に沿って形成された金属膜５２が第１，２ＦＰ４５，４７となる。
次に、図２２に示すように、フォトリソグラフィおよびエッチングにより金属膜５２および反射防止膜（不図示）をパターニングし、金属膜５２の、第１，２ＦＰ４５，４７となる部分を残す。次に、レジストマスクおよび反射防止膜を除去する。次に、図２３に示すように、トレンチ２２の内部を埋め込み絶縁膜２３で完全に埋め込んだ後、熱処理により埋め込み絶縁膜２３を硬化する。これにより、第１，２ＦＰ４５，４７をそれぞれ埋め込んだ第１，２溝４４，４６が形成される。
次に、図２４に示すように、層間絶縁膜５が露出されるまで、第１，２ＦＰ４５、４７および埋め込み絶縁膜２３を研磨する。次に、図２５に示すように、フォトリソグラフィおよびエッチングにより層間絶縁膜５をパターニングしてコンタクトホールを形成し、ｐ型領域３と、ｎ型チャネルストッパー領域２１を露出させる。その後、実施の形態２と同様に、おもて面電極４の形成以降の工程を順に行うことで、図２１Ａ，２１Ｂに示す半導体装置が完成する。なお、実施の形態３にかかる半導体装置においては、おもて面電極４の形成工程と同時、もしくはおもて面電極４の形成以降の工程で、ストッパー電極４ａも形成する。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、基体おもて面から深くなるにしたがって内側に湾曲した第２ＦＰを設けることで、埋め込み絶縁膜の第１，２ＦＰに挟まれた部分に電界集中箇所をおさめた電界分布が得られる。これにより、埋め込み絶縁膜よりも外側でアバランシェ降伏が起きることを抑制することができる。
次に、ＦＰ４５，４７の動的特性について検証した。図２６は、実施例５の静的特性を示す説明図である。図２７は、実施例５の動的特性を示す説明図である。図２８は、実施例６の動的特性を示す説明図である。上述した実施の形態２にかかる半導体装置の製造方法にしたがい、外側に湾曲したＦＰ４５を埋め込み絶縁膜２３の内部に配置したダイオードを作製した（以下、実施例５とする：図１４Ａ、１４Ｂ参照）。実施例５の定常状態のときに活性領域１１の主接合２０から外側に伸びる空乏層６１の状態（静的な状態）を図２６に示し、高ｄＶ／ｄｔが印加されたときに活性領域１１の主接合２０から外側に伸びる空乏層６２の状態（動的な状態）を図２７に示す。
また、上述した実施の形態３にかかる半導体装置の製造方法にしたがい、外側に湾曲した第１ＦＰ４５と、内側に湾曲した第２ＦＰ４７と、を内側から順に埋め込み絶縁膜２３の内部に配置したダイオードを作製した（以下、実施例６とする：図２１Ａ，２１Ｂ参照）。高ｄＶ／ｄｔが印加されたときに活性領域１１の主接合２０から外側に伸びる空乏層６３の状態（動的な状態）を図２８に示す。高ｄＶ／ｄｔとは、スイッチング時に早いスイッチング速度で高電圧（ノイズ）がかかることであり、スイッチング時間に対する電圧変化量ｄＶ／ｄｔが大きいことある。
図２６に示す結果より、実施例５の定常状態時、活性領域１１の主接合２０から外側に伸びる空乏層６１を、トレンチ２２の外側の側壁２２ｂに沿った状態で止めることができることが確認された。この理由は、ｎ-型ドリフト領域２の、トレンチ２２の外側の側壁２２ｂに沿った部分に電子が誘起され、この誘起された電子により形成されたｎ型領域６１ａが形成されるからである。このｎ型領域６１ａは、チャネルストッパーとして機能し、埋め込み絶縁膜２３の内部に電界集中箇所をおさめるように電界分布を変調する機能を有する。
図２７に示す結果より、実施例５の高ｄＶ／ｄｔ印加時、活性領域１１の主接合２０から外側に伸びる空乏層６２が定常状態時よりもチップ端部側に広がることが確認された。この理由は、ｎ-型ドリフト領域２の、トレンチ２２の外側の側壁２２ｂに沿った部分にｎ型領域６１ａ（図２６参照）が形成される前に、チップ端部側に空乏層６２が広がってしまうからである。この場合、高ｄＶ／ｄｔの大きさによっては、埋め込み絶縁膜２３よりも外側に電界集中箇所がはみ出して分布し、ｎ型チャネルストッパー領域２１でアバランシェ降伏が起きる虞がある。
図２８に示す結果より、実施例６においては、高ｄＶ／ｄｔ印加時であっても、活性領域１１の主接合２０から外側に伸びる空乏層６３を、トレンチ２２の外側の側壁２２ｂに沿った状態で止めることができることが確認された。これにより、実施例６の第２ＦＰ４７は、定常状態時にトレンチ２２の外側の側壁２２ｂに沿った部分に誘起される電子によるｎ型領域６１ａ（図２６参照）と同様の機能を有することが確認された。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図２９は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、第２ＦＰ４９の深さを第１ＦＰ４５の深さよりも深くした点である。すなわち、第２ＦＰ４９を埋め込んだ第２溝４８の深さＤ３は、第１ＦＰ４５を埋め込んだ第１溝４４の深さＤ２よりも深い。実施の形態４にかかる半導体装置の第２溝４８の深さＤ３以外の構成は、実施の形態３にかかる半導体装置と同様である。
次に、実施の形態４にかかる半導体装置の製造方法について説明する。図３０〜３３は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型支持基板１を用意し、ｎ-型ドリフト領域２のエピタキシャル成長からＬＴＯ膜３２の堆積までの工程を順に行う（図２〜５参照）。次に、図３０に示すように、基体おもて面およびトレンチ２２の内壁に沿って埋め込み絶縁膜２３を堆積する。このとき、トレンチ２２の内部に略Ｕ字状の断面形状の溝７１が残るように埋め込み絶縁膜２３を埋め込む。この溝７１は、後に第２ＦＰ４９を埋め込んだ第２溝４８となる。このため、溝７１は、半導体基体１０のおもて面から深さＤ３で残す。
次に、熱処理により、埋め込み絶縁膜２３を硬化する。次に、溝７１の内壁に沿って、第２ＦＰ４９となる金属膜７２を堆積する。次に、実施の形態２の第１ＦＰの形成と同様に、金属膜７２を反射防止膜（不図示）で覆った後、フォトリソグラフィおよびエッチングにより金属膜７２および反射防止膜をパターニングし、金属膜７２の、第２ＦＰ４９となる部分を残す。次に、レジストマスクおよび反射防止膜を除去する。
次に、図３１に示すように、第２ＦＰ４９を覆うように、トレンチ２２の内部に埋め込み絶縁膜２３を堆積する。このとき、トレンチ２２の内部に略Ｕ字状の断面形状の溝７３が残るように埋め込み絶縁膜２３を埋め込む。この溝７３は、後に第１ＦＰ４５を埋め込んだ第１溝４４となる。このため、溝７３は、半導体基体１０のおもて面から深さＤ２で残す。
次に、熱処理により、埋め込み絶縁膜２３を硬化する。次に、溝７３の内壁に沿って、第１ＦＰ４５となる金属膜７４を堆積する。次に、実施の形態２と同様に、金属膜７４を反射防止膜（不図示）で覆った後、フォトリソグラフィおよびエッチングにより金属膜７４および反射防止膜をパターニングし、金属膜７４の、第１ＦＰ４５となる部分を残す。次に、レジストマスクおよび反射防止膜を除去する。
次に、図３２に示すように、トレンチ２２の内部を埋め込み絶縁膜２３で完全に埋め込んだ後、熱処理により埋め込み絶縁膜２３を硬化する。これにより、第１，２ＦＰ４５，４９をそれぞれ埋め込んだ第１，２溝４４，４８が形成される。上述した複数回の埋め込み絶縁膜２３の埋め込みには、実施の形態２と同様に、スピンコート法を用いればよい。
次に、図３３に示すように、層間絶縁膜５が露出されるまで、第１，２ＦＰ４５、４９および埋め込み絶縁膜２３を研磨する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜５をパターニングしてコンタクトホールを形成し、ｐ型領域３と、ｎ型チャネルストッパー領域２１を露出させる。その後、実施の形態１と同様に、おもて面電極４の形成以降の工程を順に行うことで、図２９に示す半導体装置が完成する。なお、実施の形態４にかかる半導体装置においては、おもて面電極４の形成工程と同時、もしくはおもて面電極４の形成以降の工程で、ストッパー電極４ａも形成する。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、第２ＦＰの深さを深くすることで、より確実に、埋め込み絶縁膜の内部に電界集中箇所をおさめた電界分布とすることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図３４は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｎ-型ドリフト領域２の、トレンチ２２の外側の側壁２２ｂに沿った部分にｎ型領域８１を設けた点である。
ｎ型領域８１は、トレンチ２２の外側の側壁２２ｂに露出するように配置されている。また、ｎ型領域８１は、ｎ型チャネルストッパー領域２１に接続されている。ｎ型領域８１は、実施の形態２にかかる半導体装置の定常状態に、空乏層６１の端部に誘起された電子で形成されるｎ型領域６１ａ（図２６参照）と同様の機能を有する。
実施の形態５にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法において、例えば、トレンチ２２の形成後、トレンチ２２の内壁の犠牲酸化前に、斜めイオン注入により、トレンチ２２の外側の側壁２２ｂにｎ型領域８１を形成すればよい。斜めイオン注入とは、基体おもて面に対して斜め方向からイオン注入を行うことである。
実施の形態５の製造方法を実施の形態１に適用してもよい。
以上、説明したように、実施の形態５によれば、ｎ-型ドリフト領域の、トレンチの外側の側壁に沿った部分にｎ型領域を設けることで、実施の形態１〜４と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態においては、ダイオードやＭＯＳＦＥＴを例に説明しているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。この場合、ｎ+型支持基板に代えて、ｐ+型支持基板を用いればよい。
また、ＩＧＢＴの場合においても、半導体基体１０は、インゴットから切り出したバルクウェハーであってもよい。バルクウェハーは、ＦＺ（フロートゾーン）法、ＣＺ（チョクラルスキー）法、ＭＣＺ（磁場印加型チョクラルスキー）法で製造されてもよい。半導体基体１０は、バルクウェハーの例えば裏面側を研削して薄板化してもよい。この場合、ｎ-型ドリフト領域２はバルクウェハーと同じ不純物濃度でもよい。ｐ+型支持基板に相当するｐ型の高不純物濃度層は、研削面にｐ型ドーパント（ボロン、アルミニウム等）をイオン注入等により導入し、熱アニール等により形成してもよい。半導体基板１０の薄板化工程は、本実施の形態のトレンチ、埋め込み絶縁膜、ＦＰといった表面構造の形成後に行ってもよい。また、上述した各実施の形態においては、半導体基体はシリコンやゲルマニウムの他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドといったワイドバンドギャップ半導体基体であってもよい。
また、上述した各実施の形態３，４において、第２ＦＰを略直線状の断面形状とした場合においても、埋め込み絶縁膜の内部のより内側に電界集中箇所をおさめた電界分布に変調可能である。また、上述した各実施の形態においては、半導体基板上に半導体層をエピタキシャル成長させたエピタキシャル基板を用いた場合を例に説明しているが、これに限らず、例えばデバイスを構成するすべての領域を半導体基板の内部にイオン注入により形成したドーピング領域としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、エッジ終端領域に耐圧構造を配置する様々な半導体装置に有用である。
１ ｎ+型支持基板
２ ｎ-型ドリフト領域
３ ｐ型領域
３ａ 外側端部
４ おもて面電極
５ 層間絶縁膜
６ 裏面電極
１０ 半導体基体
１１ 活性領域
１２ エッジ終端領域
２０ 活性領域の主接合
２１ ｎ型チャネルストッパー領域
２２ トレンチ
２２ａ，２２ｂ トレンチの側壁
２２ｃ トレンチの底面
２２ｄ トレンチの中心位置
２３ 埋め込み絶縁膜
２４，４４，４６，４８，５１，７１，７３ 溝
２５，４５，４７，４９ ＦＰ
３１ 犠牲酸化膜
３２ ＬＴＯ膜
４４ａ，４４ｂ，４６ａ，４６ｂ，５１ａ，５１ｂ 溝の側壁
４４ｃ，４６ｃ 溝の底面
４４ｄ，４６ｄ 溝の底面のコーナー部
５２，７２，７４ 金属膜
６１〜６３ 空乏層
６１ａ，８１ ｎ型領域
Ｄ１ トレンチの深さ
Ｄ２，Ｄ３ 溝の深さ
ｗ１ トレンチの幅
ｗ２，ｗ４ 溝の幅
ｗ３ ＦＰとトレンチの内側の側壁との距離
ｗ５ 溝の底面の内側のコーナー部間の距離
θ１ 溝の底面の内側のコーナー部を通る接線と基体おもて面との角度
θ２ 溝の底面の外側のコーナー部を通る接線と基体おもて面との角度

Claims (12)

  1. 活性領域よりも外側に設けられ、半導体基板の第１主面から所定深さに達するトレンチと、
    前記半導体基板の第１主面側に設けられ、前記活性領域から外側に延在し前記トレンチで終端する第１導電型領域と第２導電型領域との間のｐｎ接合と、
    前記トレンチの内部に埋め込まれた絶縁膜と、
    前記絶縁膜の内部に設けられた、深さ方向に長い第１フィールドプレートと、
    前記第２導電型領域および前記第１フィールドプレートに接する第１電極と、
    前記半導体基板の第２主面に設けられた第２電極と、
    を備え、
    前記第１フィールドプレートと前記トレンチの内側の側壁との距離は、前記第１フィールドプレートの幅よりも広く、
    前記第１フィールドプレートは、前記半導体基板の第１主面から深くなるにしたがって前記トレンチの内側の側壁から離れるように湾曲していることを特徴とする半導体装置。
  2. 前記第１フィールドプレートと前記トレンチの内側の側壁との距離は、前記半導体基板の第２主面側で前記第１フィールドプレートの幅よりも広いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１フィールドプレートの深さは、前記半導体基板の第１主面から前記ｐｎ接合よりも深く、かつ前記トレンチよりも浅いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１フィールドプレートの深さは、前記トレンチの深さの３０％以上７０％以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記絶縁膜の内部に設けられた、深さ方向に長い第２フィールドプレートをさらに備え、
    前記第２フィールドプレートは、前記第１フィールドプレートよりも外側に前記第１フィールドプレートと離して配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２フィールドプレートは、前記半導体基板の第１主面から深くなるにしたがって前記トレンチの外側の側壁から離れるように湾曲していることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第２フィールドプレートの深さは、前記第１フィールドプレートの深さよりも深いことを特徴とする請求項５または６に記載の半導体装置。
  8. 前記半導体基板の第１主面に設けられた前記第１電極に接する前記第２導電型領域と、
    前記半導体基板の第２主面に設けられた前記第２電極に接する支持基板と、
    前記第２導電型領域と前記支持基板との間の前記第１導電型領域と、で前記半導体基板が構成され、
    前記トレンチは、前記ｐｎ接合から、前記第１導電型領域の厚さの３０％以上、前記第１導電型領域の厚さ未満の深さに達することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記トレンチの幅は、前記トレンチの深さの３０％以上６０％以下であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 半導体基板の第１主面側に、活性領域から外側に延在するように第１導電型領域と第２導電型領域との間のｐｎ接合を形成する第１工程と、
    前記活性領域よりも外側に、前記半導体基板の第１主面から所定深さに達し、かつ前記ｐｎ接合が終端するトレンチを形成する第２工程と、
    前記トレンチの内部に、Ｕ字状の断面形状の溝が残るように絶縁膜を埋め込む第３工程と、
    前記溝に沿って金属膜を形成する第４工程と、
    前記金属膜を選択的に除去し、前記金属膜の残部を第１フィールドプレートとして前記溝の内側の側壁に残す第５工程と、
    前記トレンチの内部に、前記第１フィールドプレートを覆うようにさらに前記絶縁膜を埋め込む第６工程と、
    を含み、
    前記第１フィールドプレートは、前記半導体基板の第１主面から深くなるにしたがって前記トレンチの内側の側壁から離れるように湾曲していることを特徴とする半導体装置の製造方法。
  11. 前記第４工程の後、前記第５工程の前に、前記金属膜の上に反射防止膜を形成する工程をさらに含み、
    前記第５工程は、
    前記反射防止膜の上にレジスト膜を塗布する工程と、
    前記レジスト膜を露光して、前記第１フィールドプレートの形成領域を覆うレジストマスクを形成する工程と、
    前記レジストマスクをマスクとしてエッチングを行い、前記金属膜の残部を前記第１フィールドプレートとして前記溝の内側の側壁に残す工程と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第５工程では、さらに、前記第１フィールドプレートと離して、前記金属膜の残部を第２フィールドプレートとして前記溝の外側の側壁に残すことを特徴とする請求項１０に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023163235A1 (ja) * 2022-02-28 2023-08-31 京セラ株式会社 半導体素子、半導体装置及び半導体素子の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109580056A (zh) * 2018-12-26 2019-04-05 天津大学 一种埋入式法珀微腔超高压力光纤传感器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120807A (ja) * 2004-10-21 2006-05-11 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006216927A (ja) * 2005-02-03 2006-08-17 Power Integrations Inc エッジ終端構造を持つ高電圧縦型トランジスタ
JP2014229705A (ja) * 2013-05-21 2014-12-08 株式会社東芝 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3111827B2 (ja) 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
WO2000038242A1 (de) 1998-12-18 2000-06-29 Infineon Technologies Ag Leistungshalbleiterbauelement
GB0405325D0 (en) 2004-03-10 2004-04-21 Koninkl Philips Electronics Nv Trench-gate transistors and their manufacture
JP4581885B2 (ja) * 2005-07-22 2010-11-17 株式会社デンソー 半導体装置
US7679111B2 (en) 2005-09-16 2010-03-16 International Rectifier Corporation Termination structure for a power semiconductor device
DE102007030755B3 (de) 2007-07-02 2009-02-19 Infineon Technologies Austria Ag Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
CN102214689B (zh) 2010-04-06 2012-11-07 上海华虹Nec电子有限公司 超级结器件的终端保护结构及其制造方法
US8643135B2 (en) 2011-05-31 2014-02-04 Alpha And Omega Semiconductor Incorporated Edge termination configurations for high voltage semiconductor power devices
US8759935B2 (en) 2011-06-03 2014-06-24 Infineon Technologies Austria Ag Power semiconductor device with high blocking voltage capacity
US8809942B2 (en) 2011-09-21 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device having trench structure
US8872278B2 (en) * 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
JP6299581B2 (ja) 2014-12-17 2018-03-28 三菱電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120807A (ja) * 2004-10-21 2006-05-11 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006216927A (ja) * 2005-02-03 2006-08-17 Power Integrations Inc エッジ終端構造を持つ高電圧縦型トランジスタ
JP2014229705A (ja) * 2013-05-21 2014-12-08 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023163235A1 (ja) * 2022-02-28 2023-08-31 京セラ株式会社 半導体素子、半導体装置及び半導体素子の製造方法

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