JPWO2018042585A1 - 半導体装置の測定方法 - Google Patents

半導体装置の測定方法 Download PDF

Info

Publication number
JPWO2018042585A1
JPWO2018042585A1 JP2018536609A JP2018536609A JPWO2018042585A1 JP WO2018042585 A1 JPWO2018042585 A1 JP WO2018042585A1 JP 2018536609 A JP2018536609 A JP 2018536609A JP 2018536609 A JP2018536609 A JP 2018536609A JP WO2018042585 A1 JPWO2018042585 A1 JP WO2018042585A1
Authority
JP
Japan
Prior art keywords
semiconductor device
region
conductivity type
anode
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018536609A
Other languages
English (en)
Other versions
JP6526343B2 (ja
Inventor
幸史 大久野
幸史 大久野
鹿間　省三
省三 鹿間
陽一郎 樽井
陽一郎 樽井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2018042585A1 publication Critical patent/JPWO2018042585A1/ja
Application granted granted Critical
Publication of JP6526343B2 publication Critical patent/JP6526343B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

半導体装置に高電圧を印加するテストの際に、プローブ針にダメージが及ぶことを防止するために、プローブ針の近傍でスポット破壊が発生することを抑制する技術に関する。半導体装置の測定方法は、半導体装置が、半導体基板（１）と、エピタキシャル層（２）と、エピタキシャル層の表層に、輪郭を有して部分的に形成される、少なくとも１つの第２の導電型の第２導電型領域（３）と、ショットキー電極（１１）と、アノード電極（１２）と、カソード電極（１３）とを備える。プローブ針（２１）を、平面視で少なくとも１つの第２導電型領域の輪郭が形成される範囲内の、アノード電極の上面に接触させて、電圧を印加する。

Description

本願明細書に開示される技術は、半導体装置の測定方法に関するものである。
炭化珪素（ＳｉＣ）を用いたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ、すなわち、ＳＢＤ）、または、炭化珪素（ＳｉＣ）を用いたｊｕｎｃｔｉｏｎ ｂａｒｒｉｅｒ ｃｏｎｔｒｏｌｌｅｄ ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ（ＪＢＳ）に、たとえば、特許文献１（特開２０１４−２２９６５１号公報）に記載されるように、高電圧を印加するテストを行うと、ＳｉＣ中の結晶欠陥のためにスポット破壊が生じる場合がある。
従来の半導体チップでは、電流が流れる領域が均一な構造となっており、特に、測定用のプローブ針の近くで上記のスポット破壊が生じる場合がある。
測定用のプローブ針の近くでスポット破壊が生じた場合、破壊時のダメージがプローブ針に及んでしまうため、テストを中断してプローブ針を交換する必要があった。
特開２０１４−２２９６５１号公報
上記のように、従来のＳｉＣ−ＳＢＤ、または、ＳｉＣ−ＪＢＳでは、高電圧を印加するテストを行うと、ＳｉＣ中の結晶欠陥のためにスポット破壊が生じる場合がある。
このスポット破壊は、結晶欠陥を起点に高リーク電流が発生して発熱し、さらに、当該発熱によってリーク電流が増加するといった正帰還が働いた場合に熱破壊によって発生する。
この熱破壊がプローブ針の近傍で発生した場合は、電極が融解飛散してプローブ針に付着する、または、プローブ針自身が熱により変形するといった、プローブ針へのダメージが発生する。
このようなダメージが残存した状態で測定を継続すると、たとえば、電極コンタクト痕が大きくなり組み立て不具合を起こす、または、電極下部の半導体装置表面を傷付けて機能不全となる、といった測定不具合が発生する。
したがって、プローブ針の近傍でスポット破壊が生じた場合、テストを中断してプローブ針を交換する必要があった。特に、結晶欠陥が多数内在する半導体材料、たとえば、炭化珪素（ＳｉＣ）を用いた半導体装置のテストでは、スポット破壊が多数発生することによって、テスト中断頻度、および、プローブ針の交換頻度が高くなる。そのため、処理能力が低下するという問題がある。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、半導体装置に高電圧を印加するテストの際に、プローブ針にダメージが及ぶことを防止するために、プローブ針の近傍でスポット破壊が発生することを抑制する技術に関するものである。
本願明細書に開示される技術の第１の態様は、半導体装置に対しプローブ針を用いて電圧を印加する、半導体装置の測定方法であり、前記半導体装置は、第１の導電型の半導体基板と、前記半導体基板の上面に形成される、第１の導電型のエピタキシャル層と、前記エピタキシャル層の表層に、輪郭を有して部分的に形成される、少なくとも１つの第２の導電型の第２導電型領域と、前記エピタキシャル層の上面および前記第２導電型領域の上面を覆って形成されるショットキー電極と、前記ショットキー電極の上面に形成されるアノード電極と、前記半導体基板の下面に形成されるカソード電極とを備え、前記プローブ針を、平面視で少なくとも１つの前記第２導電型領域の前記輪郭が形成される範囲内の、前記アノード電極の上面に接触させて、電圧を印加する。
また、本願明細書に開示される技術の第２の態様は、半導体装置に対しプローブ針を用いて電圧を印加する、半導体装置の測定方法であり、前記半導体装置は、第１の導電型の半導体基板と、前記半導体基板の上面に形成される、第１の導電型のエピタキシャル層と、前記エピタキシャル層の上面に少なくとも１つ形成される第１のショットキー電極と、前記エピタキシャル層の上面に少なくとも１つ形成され、かつ、前記第１のショットキー電極よりも前記エピタキシャル層との間のショットキー障壁が高い第２のショットキー電極と、前記第１のショットキー電極の上面および前記第２のショットキー電極の上面に形成されるアノード電極と、前記半導体基板の下面に形成されるカソード電極とを備え、前記プローブ針を、平面視で少なくとも１つの前記第２のショットキー電極が形成される範囲内の、前記アノード電極の上面に接触させて、電圧を印加する。
本願明細書に開示される技術の第１の態様は、半導体装置に対しプローブ針を用いて電圧を印加する、半導体装置の測定方法であり、前記半導体装置は、第１の導電型の半導体基板と、前記半導体基板の上面に形成される、第１の導電型のエピタキシャル層と、前記エピタキシャル層の表層に、輪郭を有して部分的に形成される、少なくとも１つの第２の導電型の第２導電型領域と、前記エピタキシャル層の上面および前記第２導電型領域の上面を覆って形成されるショットキー電極と、前記ショットキー電極の上面に形成されるアノード電極と、前記半導体基板の下面に形成されるカソード電極とを備え、前記プローブ針を、平面視で少なくとも１つの前記第２導電型領域の前記輪郭が形成される範囲内の、前記アノード電極の上面に接触させて、電圧を印加するものである。このような構成によれば、プローブ針の近傍でスポット破壊が発生することを抑制することができる。
また、本願明細書に開示される技術の第２の態様は、半導体装置に対しプローブ針を用いて電圧を印加する、半導体装置の測定方法であり、前記半導体装置は、第１の導電型の半導体基板と、前記半導体基板の上面に形成される、第１の導電型のエピタキシャル層と、前記エピタキシャル層の上面に少なくとも１つ形成される第１のショットキー電極と、前記エピタキシャル層の上面に少なくとも１つ形成され、かつ、前記第１のショットキー電極よりも前記エピタキシャル層との間のショットキー障壁が高い第２のショットキー電極と、前記第１のショットキー電極の上面および前記第２のショットキー電極の上面に形成されるアノード電極と、前記半導体基板の下面に形成されるカソード電極とを備え、前記プローブ針を、平面視で少なくとも１つの前記第２のショットキー電極が形成される範囲内の、前記アノード電極の上面に接触させて、電圧を印加する。このような構成によれば、プローブ針の近傍でスポット破壊が発生することを抑制することができる。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の部分的な構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置の部分的な構造を概略的に例示する平面図である。 実施の形態に関する、半導体装置の全体構造を概略的に例示する断面図である。 実施の形態に関する、アノードｐ型領域の配置間隔を説明するための断面図である。 実施の形態に関する、アノードｐ型領域の配置間隔を説明するための断面図である。 実施の形態に関する、アノードｐ型領域の配置間隔を説明するための断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する平面図である。 実施の形態に関する、アノードｐ型領域の大きさと、プローブ針の断面大きさとの関係を例示する図である。 実施の形態に関する、アノードｐ型領域の配置間隔を説明するための断面図である。 実施の形態に関する、アノードｐ型領域の配置間隔を説明するための断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する平面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する平面図である。 実施の形態に関する、半導体装置の構造を概略的に例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。 実施の形態に関する、スポット破壊が生じた場合の半導体装置の様子を例示する断面図である。 図２８に例示される構造の平面図である。 実施の形態に関する、スポット破壊の様子を例示する図である。 実施の形態に関する、スポット破壊の発生メカニズムを説明するための断面図である。 実施の形態に関する、スポット破壊の発生メカニズムを説明するための断面図である。 実施の形態に関する、スポット破壊の発生メカニズムを説明するための断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置の測定方法について説明する。説明の便宜上、まず、スポット破壊と、その発生メカニズムについて説明する。
なお、以下の説明においては、第１の導電型がｎ型であり、第２の導電型がｐ型であるとする。
図２８は、スポット破壊が生じた場合の半導体装置の様子を例示する断面図である。また、図２９は、図２８に例示される構造の平面図である。また、図３０は、スポット破壊２２の様子を例示する図である。
図２８に例示されるように、本実施の形態に関する半導体装置は、ｎ＋型の炭化珪素半導体基板１と、ｎ＋型の炭化珪素半導体基板１の上面に形成されたｎ−型のエピタキシャル層２と、エピタキシャル層２の上面に形成されたショットキー電極１１と、ショットキー電極１１の上面に形成されたアノード電極１２とを備える。
また、本実施の形態に関する半導体装置は、エピタキシャル層２の表層において、平面視でショットキー電極１１を挟んで形成される、ｐ型の終端耐圧保持層９１を備える。終端耐圧保持層９１は、一部の領域でショットキー電極１１と接合する。
また、本実施の形態に関する半導体装置は、ショットキー電極１１およびアノード電極１２を覆って形成された終端保護膜９２と、炭化珪素半導体基板１の下面に形成されたカソード電極１３とを備える。
また、本実施の形態に関する半導体装置のアノード電極１２の上面には、複数のプローブ針２１が接触する。
上記のような構造である半導体装置の結晶欠陥２３に起因して、プローブ針２１の近くでスポット破壊２２が生じる場合がある。
測定用のプローブ針２１の近くでスポット破壊２２が生じた場合、破壊時のダメージがプローブ針２１に及んでしまうため、テストを中断してプローブ針を交換する必要があった。
ここで、スポット破壊の発生メカニズムについて説明する。
図３１、図３２、および、図３３は、スポット破壊の発生メカニズムを説明するための断面図である。
まず、図３１に例示されるように、半導体装置に結晶欠陥２３が存在する場合を想定する。このような半導体装置に対し、高電圧を印加するテストを行う。
具体的には、図３２に例示されるように、半導体装置のアノード電極１２の上面に、複数のプローブ針２１が接触する。そして、当該プローブ針２１を介して高電圧が印加される。
そうすると、図３２に例示されるように、結晶欠陥２３を起点として高いリーク電流２４が発生する。ここで、リーク電流２４を示す矢印の大きさは、リーク電流量のおおよその大きさを示すものとする。
図３３に例示されるように、高リーク電流が発生した箇所が発熱する。そして、当該箇所にさらにリーク電流が発生するという正帰還が働いた場合に、熱破壊、すなわち、スポット破壊２２が生じる。
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置、具体的には、ショットキーバリアダイオード（ＳＢＤ）の部分的な構造を概略的に例示する断面図である。また、図２は、本実施の形態に関する半導体装置の部分的な構造を概略的に例示する平面図である。図１は、図２のＡＢ断面図に相当する。
また、図３は、本実施の形態に関する半導体装置の全体構造を概略的に例示する断面図である。図３における点線で囲まれた領域Ｘ、すなわち、有効領域が、図１に例示された部分的な構造の範囲に対応する。
なお、構成を理解しやすくする観点から、図１、図２、および、図３においては、一部の構成要素が省略、または、簡略化されて示される場合がある。
本実施の形態に関する半導体装置は、ｎ＋型の炭化珪素半導体基板１と、ｎ＋型の炭化珪素半導体基板１の上面に形成されたｎ−型のエピタキシャル層２と、エピタキシャル層２の上面に形成されたショットキー電極１１と、ショットキー電極１１の上面に形成されたアノード電極１２とを備える。ここで、ショットキー電極１１は、たとえば、Ｔｉなどで構成される。なお、以下では、炭化珪素半導体装置である場合が説明されるが、半導体装置は、炭化珪素半導体装置に限られるものではない。
また、本実施の形態に関する半導体装置は、エピタキシャル層２の表面を含む内部、すなわち、エピタキシャル層２の表層の一部において、ショットキー電極１１と全面接合しつつ形成されたｐ型の半導体層、すなわち、アノードｐ型領域３を備える。アノードｐ型領域３は、平面視における輪郭内の全体がｐ型の領域である。
なお、ショットキー電極１１は、エピタキシャル層２の上面およびアノードｐ型領域３の上面を覆って形成される。
ここで、アノードｐ型領域３は、アノード電極１２よりも下層に形成されるが、図２においては、説明の便宜上、透過する態様でアノードｐ型領域３が図示されている。
また、図３に例示される本実施の形態に関する半導体装置の全体構造においては、エピタキシャル層２の表層において、平面視でアノードｐ型領域３を挟んで形成される、ｐ型の終端耐圧保持層９１が備えられる。終端耐圧保持層９１は、一部の領域でショットキー電極１１と接合する。
また、図３に例示される本実施の形態に関する半導体装置の全体構造は、ショットキー電極１１およびアノード電極１２を覆って形成された終端保護膜９２と、炭化珪素半導体基板１の下面に形成されたカソード電極１３とを備える。
また、図３に例示される本実施の形態に関する半導体装置のアノード電極１２の上面には、複数のプローブ針２１が接触する。
ここで、それぞれのプローブ針２１が接触する位置は、図３に例示されるように、平面視において、アノードｐ型領域３が位置する領域と重なる位置である。
アノードｐ型領域３は、ショットキー接合部の一部、すなわち、ショットキー電極１１の下面の一部において、少なくとも１つ存在する。複数のアノードｐ型領域３が存在する場合、隣り合うアノードｐ型領域３の間の距離は、順方向とは逆方向の定格電圧を印加した際にアノードｐ型領域３から延びる空乏層幅の２倍よりも大きい。
図４、図５、および、図６は、アノードｐ型領域３の配置間隔を説明するための断面図である。図４、図５、および、図６においては、順方向とは逆方向の定格電圧が印加された際に生じる空乏層４が図示される。
図４に例示されるように、隣り合うアノードｐ型領域３同士の間の距離Ｙは、順方向とは逆方向の定格電圧を印加した際にアノードｐ型領域３から延びる空乏層４の幅Ｗ１の２倍よりも大きいものとする。
なお、アノードｐ型領域３と終端耐圧保持層９１との間の距離も、順方向とは逆方向の定格電圧を印加した際にアノードｐ型領域３から延びる空乏層４の幅Ｗ１の２倍よりも大きい。
そうすることによって、図５のｐ型領域が設けられていない場合の構造と同様の空乏層４の幅Ｗ２となる領域Ｚが、図４に例示されるように形成される。
具体的には、定格電圧をＶとし、エピタキシャル濃度をＮｄとし、空乏層４の幅をＷとし、隣り合うアノードｐ型領域３の間の距離をｄとし、半導体の誘電率をεとし、電機素量をｑとした場合に、以下の関係となる。
ここで、隣り合うアノードｐ型領域３の間の距離が、従来のＪＢＳと同様に短く設定された場合、すなわち、図６に例示される構造である場合、ＪＦＥＴ抵抗の増加によってオン抵抗が増加する。
これは、順方向とは逆方向の定格電圧が印加された場合に、アノードｐ型領域３から半導体ウエハの面内方向に延びる空乏層４の影響が、アノードｐ型領域３が形成されない領域における空乏層４の幅にも及んでしまうためである。
すなわち、アノードｐ型領域３が形成されない領域においても、アノードｐ型領域３が形成された領域から半導体ウエハの面内方向に延びる空乏層４が達し、アノードｐ型領域３が形成されない領域における空乏層４の幅Ｗ３が、図５における空乏層４の幅Ｗ２よりも広いものとなってしまう。
上記のように、スポット破壊はリーク電流による熱破壊によって発生する。そのため、高リーク電流の起点となる結晶欠陥、および、その近傍のリーク電流を低減させる構造であれば、スポット破壊を抑制することができる。
炭化珪素半導体において、ショットキーバリアダイオードとして実用性のあるショットキー障壁の低い電極、たとえば、障壁高さが０．９５ｅＶ程度となるＴｉなどからなる電極を用いた場合、接合の障壁高さの差、および、リーク電流の発生機構の違いによって、障壁高さが２．５ｅＶ程度であるｐｎ接合は、ショットキー接合に比べてリーク電流が低くなる。
したがって、図１に例示されるように、ｎ型のショットキーバリアダイオードのショットキー接合部に、アノードｐ型領域３を導入した場合、ショットキー接合部と比べてアノードｐ型領域３によるｐｎ接合の方がリーク電流が低くなる。その結果、アノードｐ型領域３内におけるスポット破壊が抑制される。
＜半導体装置のテスト動作について＞
次に、本実施の形態に関する半導体装置にプローブ針を用いて高電圧を印加するテストを行う場合について述べる。ここで、高電圧を印加するテストとは、たとえば、逆方向に５０Ｖ以上の電圧を印加するテストをいう。
半導体装置を高電圧を印加する測定を行う場合に、図７、および、図８に例示されるように、プローブ針２１を、アノード電極１２の直下にアノードｐ型領域３が存在する範囲内に接触させる。すなわち、プローブ針２１を、平面視でアノードｐ型領域３の輪郭が形成される範囲内の、アノード電極１２の上面に接触させる。その結果、スポット破壊がプローブ針２１の近傍で発生しにくくなる。
なお、図７は、本実施の形態に関する半導体装置の構造を概略的に例示する断面図である。また、図８は、本実施の形態に関する半導体装置の構造を概略的に例示する平面図である。図７は、図８のＡＢ断面図に相当する。
したがって、スポット破壊のダメージがプローブ針２１に及ぶことを抑制することができる。その結果、テストの中断、および、プローブ針２１の交換を不要とすることができる。
アノードｐ型領域３の大きさは、プローブ針２１の断面大きさよりも大きいことが望ましい。アノードｐ型領域３の大きさと、プローブ針２１の断面大きさとの関係を例示する図である図９に例示されるように、たとえば、スポット破壊２２が生じる範囲の大きさが直径１００μｍであり、プローブ針２１とアノード電極１２との接触領域の大きさが直径２００μｍであり、プローブ針２１の位置精度が５０μｍであれば、アノードｐ型領域３の大きさは４００μｍ以上であればよい。
アノードｐ型領域３は、ショットキー接合部に比べてオン電圧が高い。そのため、順方向に電流を流す際には、ショットキーバリアダイオードのオン抵抗を増大させる。
したがって、アノードｐ型領域３の大きさは小さい方が望ましく、プローブ針２１を保護することができる必要最小限の大きさにすることが望ましい。
また、測定の際プローブ針２１は、電極下部にアノードｐ型領域３が位置する領域すべてに接触する必要はなく、アノードｐ型領域３が位置する領域のうちの一部の領域で接触してもよい。ただし、上記のように、アノードｐ型領域３はショットキーバリアダイオードのオン抵抗を増大させるため、アノードｐ型領域３の個数は少ない方が望ましく、プローブ針２１を保護することができる必要最小限の個数にすることが望ましい。
図１０、および、図１１は、アノードｐ型領域３の配置間隔を説明するための断面図である。図１０、および、図１１においては、順方向とは逆方向の定格電圧が印加された際に生じる空乏層４が図示される。
本実施の形態に関する半導体装置は、図１０に例示されるように、隣り合うアノードｐ型領域３の間の距離Ｙ、さらには、アノードｐ型領域３と終端耐圧保持層９１との間の距離Ｙが、アノードｐ型領域３直下のエピタキシャル層２の膜厚Ｗ４の２倍よりも大きい構造としてもよい。
隣り合うアノードｐ型領域３の間の距離Ｙが、アノードｐ型領域３直下のエピタキシャル層２の膜厚Ｗ４の２倍よりも大きい場合、順方向とは逆方向の定格電圧を印加した際に、アノードｐ型領域３からウエハ面内方向に延びる空乏層の影響を受けずに、図１１に例示される、アノードｐ型領域３が備えないショットキーバリアダイオードと同じ空乏層の幅Ｗ２となるｎ型の領域が部分的に形成される。
アノードｐ型領域３同士の間の間隔を広く配置することによって、ショットキーバリアダイオードの動作をする領域を広くすることができるため、オン抵抗の増加の影響は最低限に抑えつつ、本実施の形態の効果を得ることができる。
図１２、および、図１３は、本実施の形態における半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。
本実施の形態における半導体装置を用いた測定方法としては、図１３に例示されるように、順方向測定のような低電圧で大電流を測定する際に、アノードｐ型領域３が形成された領域以外にもプローブ針２５を接触させる測定方法であってもよい。ここで、低電圧で大電流を測定する場合とは、たとえば、順方向に０Ｖ以上、かつ、５Ｖ以下の電圧が印加され、かつ、プローブ１本の電流容量の目安である１Ａ以上の電流が流れる場合をいう。
１本のプローブ針２１に対して流せる電流量はあらかじめ決まっているので、大電流を測定する際には多数のプローブ針２１が必要である。アノードとカソードとが短絡するなどの初期不良を除けば、低電圧で大電流を測定する場合にはスポット破壊が発生しない。なお、初期不良のチップは、スクリーニングによって取り除くことが可能である。
したがって、低電圧で大電流を測定する場合には、アノードｐ型領域３が形成される箇所の上方のみにプローブ針２１を接触させる必要はない。すなわち、図１３に例示されるように、プローブ針２１を接触させる他に、プローブ針２５を接触させることができる。
一方で、スポット破壊が発生し得る高電圧を印加する測定においては、図１２に例示されるように、低電圧で大電流を測定する際に使用するプローブ針の本数よりもプローブ針の本数を減らして測定を行う。
上記のようにすることで、リーク電流の集中を抑制するためのアノードｐ型領域３の個数を減らすことができる。その結果、オン抵抗を低減することができる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置の測定方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１４は、本実施の形態に関する半導体装置、具体的には、ショットキーバリアダイオード（ＳＢＤ）の構造を概略的に例示する断面図である。図１４に例示される構成は、第１の実施の形態において例示された構成のうち、アノードｐ型領域３の代替として、ショットキー電極１１よりもショットキー障壁が高い電極である、高障壁ショットキー電極１４を備える。高障壁ショットキー電極１４は、エピタキシャル層２の上面に形成される。なお、高障壁ショットキー電極１４は、平面視において、同心円状に形成された複数の領域を有する構造であってもよい。また、高障壁ショットキー電極１４は、平面視において、同心円状に形成された単一の領域からなる構造、すなわち、円形の輪郭のみの構造であってもよい。
上記の構成において、高障壁ショットキー電極１４は、ショットキー電極１１と比べて生じるリーク電流が低い。そのため、スポット破壊が抑制される。
したがって、半導体装置に高電圧を印加する測定を行う場合に、図１５に例示されるように、プローブ針２１を、アノード電極１２の直下に高障壁ショットキー電極１４が存在する位置に接触させる。その結果、スポット破壊がプローブ針２１の近傍で発生しにくくなる。ここで、図１５は、本実施の形態に関する半導体装置の構造を概略的に例示する断面図である。
したがって、スポット破壊のダメージがプローブ針２１に及ぶことを抑制することができる。その結果、テストの中断、および、プローブ針２１の交換を不要とすることができる。
ショットキー電極１１の材料としては、４Ｈ−ＳｉＣに対する障壁高さが０．９５ｅＶであるチタン（Ｔｉ）が挙げられる。また、高障壁ショットキー電極１４の材料としては、４Ｈ−ＳｉＣに対する障壁高さが１．６２ｅＶであるニッケル（Ｎｉ）が挙げられる。
また、高障壁ショットキー電極１４の大きさは、第１の実施の形態における場合と同様に、プローブ針２１の断面大きさよりも大きいことが望ましい。
図１６、および、図１７は、本実施の形態における半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。
本実施の形態に関する半導体装置を用いた測定方法としては、図１７に例示されるように、順方向測定のような低電圧で大電流を測定する際には、高障壁ショットキー電極１４が形成された領域以外にもプローブ針２５を接触させる測定方法であってもよい。
一方で、スポット破壊が発生し得る高電圧を印加する測定においては、図１６に例示されるように、低電圧で大電流を測定する際に使用するプローブ針の本数よりもプローブ針の本数を減らして測定を行う。
上記のようにすることで、リーク電流の集中を抑制するための高障壁ショットキー電極１４の個数を減らすことができる。その結果、オン抵抗を低減することができる。
＜第３の実施の形態＞
本実施の形態に関する半導体装置の測定方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１８は、本実施の形態に関する半導体装置、具体的には、ショットキーバリアダイオード（ＳＢＤ）の構造を概略的に例示する断面図である。また、図１９は、本実施の形態に関する半導体装置の構造を概略的に例示する平面図である。図１８は、図１９のＡＢ断面図に相当する。
図１８に例示される構成は、第１の実施の形態において例示された構成のうち、アノードｐ型領域３の代替として、ＪＢＳ領域５を備える。
ここで、ＪＢＳ領域５は、アノード電極１２よりも下層に形成されるが、図１９においては、説明の便宜上、透過する態様でＪＢＳ領域５が図示されている。
ＪＢＳ領域５とは、エピタキシャル層２の表層において、ショットキー電極１１と接合しつつ形成されたｐ型領域である。そして、図６に例示される場合と同様に、隣り合うＪＢＳ領域５同士の間の距離は、順方向とは逆方向の定格電圧が印加された際にＪＢＳ領域５から延びる空乏層の幅の２倍よりも小さい。
ＪＢＳ領域５は、平面視において、同心円状に形成された複数のｐ型領域６からなる。すなわち、ＪＢＳ領域５は、平面視において、ｐ型領域に囲まれるｎ型の領域を有する。ただし、ＪＢＳ領域５は、平面視において、同心円状に形成された単一の領域からなる構造、すなわち、円形の輪郭のみの構造であってもよい。ＪＢＳ領域５が形成されることによって、ショットキー接合面積が小さくなる。また、ＪＢＳ領域５を成すｐ型領域６からウエハ面内方向に延びる空乏層によって、ＪＢＳ領域５内のショットキー接合に加わる電界の強度が低減される。これらによって、リーク電流が低くなる。したがって、ＪＢＳ領域５内ではスポット破壊が抑制される。
半導体装置を高電圧を印加する測定を行う場合に、図２０に例示されるように、プローブ針２１を、アノード電極１２の直下にＪＢＳ領域５が存在する位置に接触させる。その結果、スポット破壊がプローブ針２１の近傍で発生しにくくなる。なお、図２０は、本実施の形態に関する半導体装置の構造を概略的に例示する断面図である。
したがって、スポット破壊のダメージがプローブ針２１に及ぶことを抑制することができる。その結果、テストの中断、および、プローブ針２１の交換を不要とすることができる。
また、ＪＢＳ領域５の大きさは、プローブ針２１の断面大きさよりも大きいことが望ましい。
図２１、および、図２２は、本実施の形態における半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。
本実施の形態における半導体装置を用いた測定方法としては、図２２に例示されるように、順方向測定のような低電圧で大電流を測定する際に、ＪＢＳ領域５が形成された領域以外にもプローブ針２５を接触させる測定方法であってもよい。
一方で、スポット破壊が発生し得る高電圧を印加する測定においては、図２１に例示されるように、低電圧で大電流を測定する際に使用するプローブ針の本数よりもプローブ針の本数を減らして測定を行う。
上記のようにすることで、リーク電流の集中を抑制するためのＪＢＳ領域５の個数を減らすことができる。その結果、オン抵抗を低減することができる。
＜第４の実施の形態＞
本実施の形態に関する半導体装置の測定方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図２３は、本実施の形態に関する半導体装置、具体的には、ショットキーバリアダイオード（ＳＢＤ）の構造を概略的に例示する断面図である。また、図２４は、本実施の形態に関する半導体装置の構造を概略的に例示する平面図である。図２３は、図２４のＡＢ断面図に相当する。
図２３に例示される構成は、第１の実施の形態において例示された構成に加え、ショットキー接合部にＪＢＳ領域５０が形成される。
ＪＢＳ領域５０は、エピタキシャル層２の表層に部分的に形成される。また、ＪＢＳ領域５０は、ショットキー電極１１と接触するｐ型領域６０と、ショットキー電極１１と接触するｎ型の領域とが、断面視において交互に形成される。図２４に例示される場合では、ＪＢＳ領域５０のｐ型領域６０は、ストライプ形状である。
ここで、ＪＢＳ領域５０を成すｐ型領域６０の形成幅は、アノードｐ型領域３の形成幅よりも狭い。また、ｐ型領域６０のドーパント濃度は、アノードｐ型領域３のドーパント濃度と同じ、または、アノードｐ型領域３のドーパント濃度よりも高い。
なお、ＪＢＳ領域５０およびアノードｐ型領域３は、アノード電極１２よりも下層に形成されるが、図２４においては、説明の便宜上、透過する態様でＪＢＳ領域５０およびアノードｐ型領域３が図示されている。
前述の通り、ｐｎ接合は、ショットキー接合と比べてリーク電流が低くなる。したがって、ｐｎ接合を有するアノードｐ型領域３は、ショットキー接合とｐｎ接合との両方を有するＪＢＳ領域５０と比べてリーク電流が低くなる。したがって、アノードｐ型領域３ではスポット破壊が抑制される。
半導体装置を高電圧を印加する測定を行う場合に、図２５に例示されるように、プローブ針２１を、アノード電極１２の直下にアノードｐ型領域３が存在する位置に接触させる。その結果、スポット破壊がプローブ針２１の近傍で発生しにくくなる。なお、図２５は、本実施の形態に関する半導体装置の構造を概略的に例示する断面図である。
したがって、スポット破壊のダメージがプローブ針２１に及ぶことを抑制することができる。その結果、テストの中断、および、プローブ針２１の交換を不要とすることができる。
ただし、アノードｐ型領域３のドーパント濃度が高くなると、ｐｎ接合部の電界強度が高くなり、アノードｐ型領域３内のリーク電流が増加する。そのため、アノードｐ型領域３のドーパント濃度は、ＪＢＳ領域５０を成すｐ型領域６０のドーパント濃度と同じ、または、ＪＢＳ領域５０を成すｐ型領域６０のドーパント濃度よりも低くする必要がある。
また、アノードｐ型領域３が形成される範囲は、第１の実施の形態と同様、プローブ針２１よりも大きいことが望ましい。
図２６、および、図２７は、本実施の形態における半導体装置を用いて、電圧を印加するテストを行う様子を例示する断面図である。
本実施の形態における半導体装置を用いた測定方法としては、図２７に例示されるように、順方向測定のような低電圧で大電流を測定する際に、ＪＢＳ領域５０が形成された領域以外にもプローブ針２５を接触させる測定方法であってもよい。
一方で、スポット破壊が発生し得る高電圧を印加する測定においては、図２６に例示されるように、低電圧で大電流を測定する際に使用するプローブ針の本数よりもプローブ針の本数を減らして測定を行う。
上記のようにすることで、リーク電流の集中を抑制するためのＪＢＳ領域５０の個数を減らすことができる。その結果、オン抵抗を低減することができる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置の測定方法において、プローブ針２１を、平面視で少なくとも１つの第２導電型領域の輪郭が形成される範囲内の、アノード電極１２の上面に接触させて、電圧を印加する。ここで、第２導電型領域は、たとえば、アノードｐ型領域３に対応するものである。また、測定に用いられる炭化珪素半導体装置は、第１の導電型の炭化珪素半導体基板１と、第１の導電型のエピタキシャル層２と、少なくとも１つの第２の導電型のアノードｐ型領域３と、ショットキー電極１１と、アノード電極１２と、カソード電極１３とを備える。エピタキシャル層２は、炭化珪素半導体基板１の上面に形成される。アノードｐ型領域３は、エピタキシャル層２の表層に、輪郭を有して部分的に形成される。ショットキー電極１１は、エピタキシャル層２の上面およびアノードｐ型領域３の上面を覆って形成される。アノード電極１２は、ショットキー電極１１の上面に形成される。カソード電極１３は、炭化珪素半導体基板１の下面に形成される。
このような構成によれば、プローブ針の近傍でスポット破壊が発生することを抑制することができる。具体的には、高電圧を印加するテストを行う際に、プローブ針２１を、平面視においてアノードｐ型領域３が位置する領域に接触させる。ここで、ｐｎ接合は、ショットキー接合に比べて発生するリーク電流を抑えることができるため、プローブ針２１の周辺において、リーク電流が集中することを抑制することができる。したがって、リーク電流の集中に起因するスポット破壊がプローブ針２１の周辺で生じることが抑制されるため、スポット破壊のダメージがプローブ針２１に及びにくくなる。その結果として、テストの中断、および、プローブ針２１を交換する作業を少なくすることができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、以上に記載された実施の形態によれば、炭化珪素半導体装置に対ししきい値よりも高い電圧を印加する場合、プローブ針２１を、平面視で、少なくとも１つのアノードｐ型領域３の輪郭が形成される範囲内の、アノード電極１２の上面にのみ接触させる。また、炭化珪素半導体装置に対ししきい値よりも低い電圧を印加する場合、プローブ針２１を、平面視で、少なくとも１つのアノードｐ型領域３の輪郭が形成される範囲内のアノード電極１２の上面に接触させ、さらに、プローブ針２５を、平面視で、アノードｐ型領域３が形成されない範囲のアノード電極１２の上面に接触させる。このような構成によれば、たとえば、炭化珪素半導体装置に対ししきい値よりも低い電圧を印加する場合には、平面視で、アノードｐ型領域３が形成されない範囲のアノード電極１２の上面にもプローブ針２１を接触させてテストを行うことができるため、リーク電流の集中を抑制するためのアノードｐ型領域３を形成する箇所を減らすことができる。その結果、炭化珪素半導体装置のオン抵抗を低減することができる。
また、以上に記載された実施の形態によれば、アノードｐ型領域３は、平面視において、輪郭内の全体が第２の導電型である領域である。このような構成によれば、アノードｐ型領域３が形成される箇所に対応して接触するプローブ針２１の周辺にはリーク電流が集中しにくくなる。したがって、リーク電流の集中に起因するスポット破壊がプローブ針２１の周辺で生じることが抑制されるため、スポット破壊のダメージがプローブ針２１に及びにくくなる。その結果として、テストの中断、および、プローブ針２１を交換する作業を少なくすることができる。
また、以上に記載された実施の形態によれば、炭化珪素半導体装置は、少なくとも１つの第２の導電型のＪＢＳ領域５０を備える。ＪＢＳ領域５０は、エピタキシャル層２の表層に部分的に形成される。また、ＪＢＳ領域５０は、ショットキー電極１１と接触する第２の導電型である領域と、ショットキー電極１１と接触する第１の導電型である領域とを有する。そして、ＪＢＳ領域５０における第２の導電型である領域、すなわち、ｐ型領域６０の形成幅は、アノードｐ型領域３の形成幅よりも小さい。また、ＪＢＳ領域５０のドーパント濃度は、アノードｐ型領域３のドーパント濃度よりも高い。このような構成によれば、アノードｐ型領域３が形成される箇所に対応して接触するプローブ針２１の周辺にはリーク電流が集中しにくくなる。したがって、リーク電流の集中に起因するスポット破壊がプローブ針２１の周辺で生じることが抑制されるため、スポット破壊のダメージがプローブ針２１に及びにくくなる。その結果として、テストの中断、および、プローブ針２１を交換する作業を少なくすることができる。
また、以上に記載された実施の形態によれば、第２導電型領域は、平面視において、第２の導電型である領域に囲まれる第１の導電型である領域を有する。ここで、第２導電型領域は、たとえば、ＪＢＳ領域５に対応するものである。このような構成によれば、ＪＢＳ領域５が形成される箇所に対応して接触するプローブ針２１の周辺にはリーク電流が集中しにくくなる。したがって、リーク電流の集中に起因するスポット破壊がプローブ針２１の周辺で生じることが抑制されるため、スポット破壊のダメージがプローブ針２１に及びにくくなる。その結果として、テストの中断、および、プローブ針２１を交換する作業を少なくすることができる。
また、以上に記載された実施の形態によれば、半導体装置の測定方法において、プローブ針２１を、平面視で少なくとも１つの第２のショットキー電極が形成される範囲内の、アノード電極１２の上面に接触させて、電圧を印加する。ここで、第２のショットキー電極は、たとえば、高障壁ショットキー電極１４に対応するものである。また、測定に用いられる炭化珪素半導体装置は、第１の導電型の炭化珪素半導体基板１と、第１の導電型のエピタキシャル層２と、第１のショットキー電極と、高障壁ショットキー電極１４と、アノード電極１２と、カソード電極１３とを備える。ここで、第１のショットキー電極は、たとえば、ショットキー電極１１に対応するものである。第１の導電型のエピタキシャル層２は、炭化珪素半導体基板１の上面に形成される。ショットキー電極１１は、エピタキシャル層２の上面に少なくとも１つ形成される。高障壁ショットキー電極１４は、エピタキシャル層２の上面に少なくとも１つ形成される。また、高障壁ショットキー電極１４は、ショットキー電極１１よりもエピタキシャル層２との間のショットキー障壁が高い。アノード電極１２は、ショットキー電極１１の上面および高障壁ショットキー電極１４の上面に形成される。カソード電極１３は、炭化珪素半導体基板１の下面に形成される。
このような構成によれば、プローブ針の近傍でスポット破壊が発生することを抑制することができる。具体的には、高電圧を印加するテストを行う際に、プローブ針２１を、平面視において高障壁ショットキー電極１４が位置する領域に接触させる。ｐｎ接合は、ショットキー接合に比べて発生するリーク電流を抑えることができるため、プローブ針２１の周辺において、リーク電流が集中することを抑制することができる。したがって、リーク電流の集中に起因するスポット破壊がプローブ針２１の周辺で生じることが抑制されるため、スポット破壊のダメージがプローブ針２１に及びにくくなる。その結果として、テストの中断、および、プローブ針２１を交換する作業を少なくすることができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、特に制限がない限り、それぞれの処理が行われる順序は変更することができる。
また、以上に記載された実施の形態によれば、炭化珪素半導体装置に対ししきい値よりも高い電圧を印加する場合、プローブ針２１を、平面視で、少なくとも１つの高障壁ショットキー電極１４が形成される範囲内の、アノード電極１２の上面にのみ接触させる。また、炭化珪素半導体装置に対ししきい値よりも低い電圧を印加する場合、プローブ針２１を、平面視で、少なくとも１つの高障壁ショットキー電極１４が形成される範囲内のアノード電極１２の上面に接触させ、さらに、プローブ針２５を、平面視で、高障壁ショットキー電極１４が形成されない範囲のアノード電極１２の上面に接触させる。このような構成によれば、たとえば、炭化珪素半導体装置に対ししきい値よりも低い電圧を印加する場合には、平面視で、高障壁ショットキー電極１４が形成されない範囲のアノード電極１２の上面にもプローブ針２１を接触させてテストを行うことができるため、リーク電流の集中を抑制するための高障壁ショットキー電極１４を形成する箇所を減らすことができる。その結果、炭化珪素半導体装置のオン抵抗を低減することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１ 炭化珪素半導体基板、２ エピタキシャル層、３ アノードｐ型領域、４ 空乏層、５，５０ ＪＢＳ領域、６，６０ ｐ型領域、１１ ショットキー電極、１２ アノード電極、１３ カソード電極、１４ 高障壁ショットキー電極、２１，２５ プローブ針、２２ スポット破壊、２３ 結晶欠陥、２４ リーク電流、９１ 終端耐圧保持層、９２ 終端保護膜、Ｗ１，Ｗ２，Ｗ３ 幅、Ｗ４ 膜厚、Ｘ，Ｚ 領域、Ｙ 距離。

Claims (7)

  1. 半導体装置に対しプローブ針（２１、２５）を用いて電圧を印加する、半導体装置の測定方法であり、
    前記半導体装置は、
    第１の導電型の半導体基板（１）と、
    前記半導体基板（１）の上面に形成される、第１の導電型のエピタキシャル層（２）と、
    前記エピタキシャル層（２）の表層に、輪郭を有して部分的に形成される、少なくとも１つの第２の導電型の第２導電型領域（３、５）と、
    前記エピタキシャル層（２）の上面および前記第２導電型領域（３、５）の上面を覆って形成されるショットキー電極（１１）と、
    前記ショットキー電極（１１）の上面に形成されるアノード電極（１２）と、
    前記半導体基板（１）の下面に形成されるカソード電極（１３）とを備え、
    前記プローブ針（２１）を、平面視で少なくとも１つの前記第２導電型領域（３、５）の前記輪郭が形成される範囲内の、前記アノード電極（１２）の上面に接触させて、電圧を印加する、
    半導体装置の測定方法。
  2. 前記半導体装置に対ししきい値よりも高い電圧を印加する場合、前記プローブ針（２１）を、平面視で、少なくとも１つの前記第２導電型領域（３、５）の前記輪郭が形成される範囲内の、前記アノード電極（１２）の上面にのみ接触させ、
    前記半導体装置に対ししきい値よりも低い電圧を印加する場合、前記プローブ針（２１、２５）を、平面視で、少なくとも１つの前記第２導電型領域（３、５）の前記輪郭が形成される範囲内の前記アノード電極（１２）の上面に加え、平面視で、前記第２導電型領域（３、５）が形成されない範囲の前記アノード電極（１２）の上面にも接触させる、
    請求項１に記載の半導体装置の測定方法。
  3. 前記第２導電型領域（３）は、平面視において、前記輪郭内の全体が第２の導電型である領域である、
    請求項１または請求項２に記載の半導体装置の測定方法。
  4. 前記半導体装置は、さらに、
    前記エピタキシャル層（２）の表層に部分的に形成され、かつ、前記ショットキー電極（１１）と接触する第２の導電型である領域と前記ショットキー電極（１１）と接触する第１の導電型である領域とを有する、少なくとも１つの第２の導電型のＪＢＳ領域（５０）を備え、
    前記ＪＢＳ領域（５０）における第２の導電型である領域の形成幅は、前記第２導電型領域（３）の形成幅よりも小さく、
    前記ＪＢＳ領域（５０）のドーパント濃度は、前記第２導電型領域（３）のドーパント濃度よりも高い、
    請求項３に記載の半導体装置の測定方法。
  5. 前記第２導電型領域（５）は、平面視において、第２の導電型である領域に囲まれる第１の導電型である領域を有する、
    請求項１または請求項２に記載の半導体装置の測定方法。
  6. 半導体装置に対しプローブ針（２１、２５）を用いて電圧を印加する、半導体装置の測定方法であり、
    前記半導体装置は、
    第１の導電型の半導体基板（１）と、
    前記半導体基板（１）の上面に形成される、第１の導電型のエピタキシャル層（２）と、
    前記エピタキシャル層（２）の上面に少なくとも１つ形成される第１のショットキー電極（１１）と、
    前記エピタキシャル層（２）の上面に少なくとも１つ形成され、かつ、前記第１のショットキー電極（１１）よりも前記エピタキシャル層（２）との間のショットキー障壁が高い第２のショットキー電極（１４）と、
    前記第１のショットキー電極（１１）の上面および前記第２のショットキー電極（１４）の上面に形成されるアノード電極（１２）と、
    前記半導体基板（１）の下面に形成されるカソード電極（１３）とを備え、
    前記プローブ針（２１）を、平面視で少なくとも１つの前記第２のショットキー電極（１４）が形成される範囲内の、前記アノード電極（１２）の上面に接触させて、電圧を印加する、
    半導体装置の測定方法。
  7. 前記半導体装置に対ししきい値よりも高い電圧を印加する場合、前記プローブ針（２１）を、平面視で、少なくとも１つの前記第２のショットキー電極（１４）が形成される範囲内の、前記アノード電極（１２）の上面にのみ接触させ、
    前記半導体装置に対ししきい値よりも低い電圧を印加する場合、前記プローブ針（２１、２５）を、平面視で、少なくとも１つの前記第２のショットキー電極（１４）が形成される範囲内の前記アノード電極（１２）の上面に加え、平面視で、前記第２のショットキー電極（１４）が形成されない範囲の前記アノード電極（１２）の上面にも接触させる、
    請求項６に記載の半導体装置の測定方法。
JP2018536609A 2016-09-01 2016-09-01 半導体装置の測定方法 Active JP6526343B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/075618 WO2018042585A1 (ja) 2016-09-01 2016-09-01 半導体装置の測定方法

Publications (2)

Publication Number Publication Date
JPWO2018042585A1 true JPWO2018042585A1 (ja) 2018-11-29
JP6526343B2 JP6526343B2 (ja) 2019-06-05

Family

ID=61300397

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018536609A Active JP6526343B2 (ja) 2016-09-01 2016-09-01 半導体装置の測定方法

Country Status (5)

Country Link
US (1) US11125803B2 (ja)
JP (1) JP6526343B2 (ja)
CN (1) CN109643667B (ja)
DE (1) DE112016007192T5 (ja)
WO (1) WO2018042585A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110873636A (zh) * 2020-01-19 2020-03-10 常州纵慧芯光半导体科技有限公司 一种激光发射模组的控温测试治具

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060939A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置の製造方法
JP2012069567A (ja) * 2010-09-21 2012-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2013118213A (ja) * 2011-12-01 2013-06-13 Showa Denko Kk 炭化珪素半導体装置及びその製造方法
JP2014238332A (ja) * 2013-06-07 2014-12-18 三菱電機株式会社 半導体装置の検査方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306967A (ja) * 1999-04-19 2000-11-02 Sony Corp 半導体装置の製造方法。
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP2005191227A (ja) * 2003-12-25 2005-07-14 Sanyo Electric Co Ltd 半導体装置
JP2008251772A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置
JP2009016733A (ja) * 2007-07-09 2009-01-22 Sharp Corp 半導体装置の品質評価方法および製造方法
CN101946322B (zh) * 2008-02-12 2012-12-19 三菱电机株式会社 碳化硅半导体装置
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2009267032A (ja) * 2008-04-24 2009-11-12 Toyota Motor Corp 半導体装置とその製造方法
JP2010003841A (ja) 2008-06-19 2010-01-07 Toyota Motor Corp 縦型のショットキーダイオード
CN102237288B (zh) * 2010-04-28 2013-02-06 中国科学院微电子研究所 一种检测氮化镓基场效应晶体管表面钝化效果的方法
JP5644536B2 (ja) 2011-01-21 2014-12-24 三菱電機株式会社 電力用半導体装置
JPWO2012157679A1 (ja) * 2011-05-18 2014-07-31 ローム株式会社 半導体装置およびその製造方法
JP6063629B2 (ja) * 2012-03-12 2017-01-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5858952B2 (ja) 2013-05-20 2016-02-10 三菱電機株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060939A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置の製造方法
JP2012069567A (ja) * 2010-09-21 2012-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2013118213A (ja) * 2011-12-01 2013-06-13 Showa Denko Kk 炭化珪素半導体装置及びその製造方法
JP2014238332A (ja) * 2013-06-07 2014-12-18 三菱電機株式会社 半導体装置の検査方法

Also Published As

Publication number Publication date
WO2018042585A1 (ja) 2018-03-08
US11125803B2 (en) 2021-09-21
JP6526343B2 (ja) 2019-06-05
CN109643667B (zh) 2023-08-25
CN109643667A (zh) 2019-04-16
US20190310306A1 (en) 2019-10-10
DE112016007192T5 (de) 2019-05-09

Similar Documents

Publication Publication Date Title
JP6058228B1 (ja) 半導体装置および半導体装置の製造方法
KR101209568B1 (ko) 반도체장치
US8310028B2 (en) Semiconductor device with crystal defect and manufacturing method thereof
JP6995725B2 (ja) 半導体装置
JP2018032794A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2010016103A (ja) 半導体装置
JP5655705B2 (ja) 半導体装置
JP2020145288A (ja) 絶縁ゲート型半導体装置及びその製造方法
JP2012069567A (ja) 半導体装置およびその製造方法
WO2016194419A1 (ja) 半導体装置および半導体装置の製造方法
JP6526343B2 (ja) 半導体装置の測定方法
JP2017212317A (ja) 通電検査装置、および、通電検査方法
JP2022176696A (ja) 炭化珪素半導体装置の製造方法
JP7257912B2 (ja) 半導体装置
JP2022176695A (ja) 炭化珪素半導体装置の製造方法
JP3879697B2 (ja) 半導体装置
US20220359314A1 (en) Semiconductor device with termination structure and field-free region
JP7224247B2 (ja) 半導体装置
US12132084B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US20220367642A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN111954926B (zh) 半导体装置、半导体晶片及半导体装置的制造方法
JP2023136028A (ja) 半導体装置
JP2024154934A (ja) 半導体装置の検査方法、および、半導体装置の製造方法
CN117747674A (zh) 半导体装置
KR20230153819A (ko) 탄화 규소 기판 및 그를 이용한 탄화 규소 반도체 소자의 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190507

R150 Certificate of patent or registration of utility model

Ref document number: 6526343

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250