JP2000306967A

JP2000306967A - 半導体装置の製造方法。

Info

Publication number: JP2000306967A
Application number: JP11111086A
Authority: JP
Inventors: Junichiro Kobayashi; 純一郎小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】エンハンスメント型電界効果トランジスタを
有する半導体装置の製造においても、その製造過程で、
正確な閾値電圧の測定を行うことができるようにする。【解決手段】半導体基体１に、チャネル形成領域２，
２２を形成する工程と、チャネル形成領域２２に、凹部
３１を形成する工程と、凹部３１内に電界効果トランジ
スタを形成する工程とを有し、この電界効果トランジス
タの形成工程と同一工程をとって凹部外に、閾値電圧測
定用素子を形成し、この閾値電圧測定用素子への印加電
圧に対するインピーダンス変化を測定してこの閾値電圧
測定用素子の閾値電圧を検出し、更に凹部の深さから実
験的または理論的に求めた閾値電圧の変化量をもとに、
閾値電圧測定用素子で測定された閾値電圧から相対的
に、電界効果トランジスタの製造過程における閾値電圧
を判知して電界効果トランジスタのゲート部への不純物
導入の追加、あるいは停止を行って、目的とする閾値電
圧Ｖ_thを有するエンハンスメント型電界効果トランジス
タを得るものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にエンハンスメント型電界効果トランジスタ
（以下ＥＦＥＴという）を有する半導体装置とその製造
方法に係わる。

【０００２】

【従来の技術】半導体基板に、電界効果トランジスタ
（ＦＥＴ）、例えば接合型ＦＥＴ（以下ＪＦＥＴとい
う）を形成する場合、そのゲート閾値電圧Ｖ_thをいかに
精度良く制御できるかが、その歩留りの向上、および回
路特性の良否を決定する大きな要因となる。

【０００３】例えば半絶縁性ＧａＡｓ基板に、ＪＦＥＴ
を作製する場合、この半絶縁性ＧａＡｓ基板に、例えば
ｎ型不純物が拡散またはイオン注入されて成るｎ型のチ
ャネル形成領域を形成して後、不純物の拡散マスクとな
る例えば窒化シリコン膜を形成し、そのゲート形成部に
開口を形成し、この開口を通じてｐ型不純物を導入して
ゲート領域の形成がなされる。この場合、このゲート領
域の形成において、そのゲート閾値電圧を逐次測定して
不純物濃度の追加導入等を行ってその不純物およびその
深さを制御して目的とするゲート閾値電圧Ｖ_thを得るこ
とが望まれる。

【０００４】しかしながら、このＦＥＴの製造過程で、
高温の熱処理となる不純物拡散工程時には、オーミック
金属電極を予め形成しておくことができないため、ＦＥ
Ｔの各領域に測定探針をオーミック接触させることがで
きず、ゲート閾値電圧を測定することが実質的に不可能
である。

【０００５】そこで、半導体基板の、目的とするＦＥＴ
の形成部以外に、このＦＥＴの形成と同時に、もしくは
このＦＥＴの形成工程と同一工程すなわち同一条件下
で、閾値電圧を測定するための閾値電圧測定用素子を設
けてこれにおける閾値電圧の測定によって逐次間接的に
目的とするＦＥＴの閾値電圧を測定しながら、例えばゲ
ート領域を所要の閾値電圧に制御する例えば追加の不純
物導入を行うという方法が採られる。

【０００６】このような、ＦＥＴの製造工程において、
この閾値電圧の測定方法の例としては、例えば特開平１
０−２８４５６２号公報（以下参考資料１という）に開
示された方法がある。

【０００７】図６および図７は、上記参考資料１に開示
されている、ＦＥＴの製造過程における閾値電圧Ｖ
_th（ピンチオフ電圧Ｖp ）の測定方法を用いる測定用素
子部の等価回路を付した模式的断面図である。

【０００８】これら図６および図７の例は、その目的と
するＦＥＴ（図示せず）が、ディプレッション型のＦＥ
Ｔ（以下ＤＦＥＴという）で、かつｎチャネル型ＪＦＥ
Ｔである場合の閾値電圧測定用素子について示したもの
で、この場合、例えば半絶縁性ＧａＡｓ半導体基板１に
対する上述の目的とするＤＦＥＴを形成するｎ型チャネ
ル形成領域の形成と同時に形成したｎ型のチャネル形成
領域２が形成される。

【０００９】図６の例では、この半導体領域２上に、目
的とするＦＥＴのｐ型ゲート領域の形成と同時に、この
ゲート領域に比し充分大なる面積を有し、それぞれ測定
回路の測定探針を接触させるに充分な面積を有する第１
および第２の領域３ａおよび３ｂを形成した場合であ
る。そして、第１および第２の領域３ａおよび３ｂに、
例えばＣ（容量）Ｖ（電圧）メータの探針を、例えば第
１の領域３ａを正極側とし、第２の領域３ｂを負極側と
して接触させ、両者探針間に電圧Ｖを印加してＣ−Ｖ測
定を行う。このとき、電圧Ｖの印加によって正極側の第
１の領域３ａの接合Ｊ₁の空乏層Ｄ₁の広がりはみられ
ないが、負極側の第２の領域３ｂの接合Ｊ₂に大きな逆
バイアスが印加されることから、その空乏層Ｄ₂が広が
る（図６Ａ）。そして、この空乏層Ｄ₂が、半導体領域
２の底面に達する（図６Ｂ）ピンチオフする電圧Ｖ _pOの
近くで、ＣＶメータの検出容量が変化することによっ
て、図８中曲線１１を得ることができ、このこのピンチ
オフ電圧Ｖ_pOをもって、目的とするＦＥＴのゲート部の
閾値電圧Ｖ_thとするものである。

【００１０】しかしながら、この方法を用いて、ゲート
領域の不純物導入の制御を行って得た目的とするＦＥＴ
のゲート閾値電圧は、目的とした値と相違し、またその
変動も不安定であるという不都合が生じた。この減少
は、特に短チャネルのＦＥＴを得る場合において著しく
生じる。

【００１１】このような、閾値電圧のずれは、ゲート領
域の形成に際しての、不純物拡散例えばＺｎの拡散係数
が、この拡散をゲート領域の形成部に選択的に形成する
ための例えば窒化シリコンによる拡散マスクの形成によ
って発生する応力によって変動することによって生じる
ものであることが究明された。そして、この拡散マスク
の開口幅、すなわちゲート領域のチャネル長方向の幅が
狭小となるほど、半導体基体に生じる応力が大となり、
これがＺｎの拡散係数を増大させる効果を大きくするも
のであり、しかもその拡散係数は、諸条件によって大き
く変動する。

【００１２】そこで、上記参考資料に記載された発明で
は、図７に示すように、このような不都合を回避する測
定方法を提案している。すなわち、この場合、図６にお
けると同様に、目的とするＦＥＴのチャネル形成領域の
形成と同時にチャネル形成領域２を形成し、この領域２
に、目的とするＦＥＴのゲート領域の形成と同時に、図
６におけると同様に、大面積の第１および第２の領域３
ａおよび３ｂを形成し、更にこれと同時に領域３ａおよ
び３ｂ間に、目的とするＦＥＴのゲート領域のパターン
例えばチャネル長方向の幅に対応する幅を有する第３の
領域３ｃを形成し、この第３の領域３ｃと例えば第２の
領域３ｂとを、半導体基板内部もしくは外部で電気的に
接続する構成とするものである。

【００１３】この測定用素子においては、第３の領域３
のパターンが、目的とするＦＥＴのゲート領域に対応す
るパターンとされていることによって、その深さが、第
１および第２の領域３ａおよび３ｂに比し深くされるも
のであり、ここにおけるピンチオフ電圧Ｖp の測定によ
って、目的とするＦＥＴのゲートにおける正確な閾値電
圧Ｖ_thの測定を可能にしたものである。

【００１４】

【発明が解決しようとする課題】しかしながら、図６お
よび図７のいづれの方法においても、測定用素子の接合
の空乏層がピンチオフする方向への印加電圧Ｖの測定に
よるものであることから、印加電圧Ｖが０Ｖのときにピ
ンチオフ状態にあるいわゆるＥＦＥＴの閾値電圧Ｖ_thの
測定には適用し難い。

【００１５】また、エンハンスメントモードの閾値電圧
Ｖ_thを制御するのに、Ｖ_thが測定可能な値までゲート不
純物を導入して後、Ｖ_thが所望の値に達すると推定され
る一定時間の追加導入するなどの方法も知られている
が、最終的に得られるＦＥＴの特性のばらつきが大き
く、目的とする特性を正確に得ることが困難であるとい
う問題がある。

【００１６】本発明においては、各種半導体装置の製造
において、この半導体装置を構成する半導体素子に、Ｅ
ＦＥＴを含む場合においても、このＥＦＥＴの製造過程
で、正確な閾値電圧の測定を行い、これに基いてこのＥ
ＦＥＴについても、正確な閾値電圧Ｖ_thの制御を行うこ
とができるようにするものであり、これによって歩留り
の向上と、特性にすぐれたＥＦＥＴを得ることができる
ようにするものである。

【００１７】

【課題を解決するための手段】本発明による半導体装置
の製造方法においては、半導体基体に、チャネル形成領
域を形成する工程と、チャネル形成領域に、凹部を形成
する工程と、凹部内に電界効果トランジスタを形成する
工程と凹部外に閾値電圧測定用素子を形成する工程とを
有するものである。そして、この閾値電圧測定用素子へ
の印加電圧に対するインピーダンス変化を測定してこの
閾値電圧測定用素子の閾値電圧を検出し、更に凹部の深
さから実験的または理論的に求めた閾値電圧の変化量を
もとに、閾値電圧測定用素子で測定された閾値電圧から
相対的に、電界効果トランジスタの製造過程における閾
値電圧を判知して電界効果トランジスタのゲート部への
不純物導入の追加、あるいは停止を行って、目的とする
閾値電圧Ｖ_thを有する電界効果トランジスタを得るもの
である。

【００１８】尚、本発明における半導体基体とは、その
全体が半導体によって構成されるバルク型構成はもとよ
り、例えば絶縁ないしは半絶縁基板上に半導体層が形成
された構成による基体をも含んで指称するものである。

【００１９】上述したように、本発明方法では、目的と
する、すなわち最終的に得る半導体装置を構成する半導
体素子としての電界効果トランジスタは凹部に形成し、
閾値電圧測定用素子の少なくとも１つは凹部外に形成し
て実質的にチャネル形成領域の厚さを異ならしめたこと
から、その目的とする半導体素子が、その製造過程で不
純物導入によってエンハンスメント構成とされた状態で
も閾値電圧測定用素子においては、ピンチオフ状態にな
いことからこの状態からの印加電圧の変化によるインピ
ーダンス変化を発生させることができるようにするもの
である。すなわち、このようにすることによって、この
閾値電圧測定用素子のピンチオフ電圧の測定、ひいては
閾値電圧の測定を可能とし、この閾値電圧をもって、上
述した凹部の深さ、すなわちチャネル形成領域の厚さの
差に応じた閾値電圧の変化量をもとに、目的とする半導
体装置を構成するエンハンスメント型の電界効果トラン
ジスタＥＦＥＴの閾値電圧Ｖ_thを判知することができる
ようにするものである。

【００２０】

【発明の実施の形態】本発明による半導体装置の製造方
法の一実施形態を説明する。この実施形態の一例を図１
で示す工程図を参照して説明する。この例では、目的と
するＦＥＴが、ｎチャネル型のＥＦＥＴである。この場
合、図１Ａに示すように、例えば半絶縁性ＧａＡｓによ
る半導体基体１の一主面側に、少なくとも目的とするＦ
ＥＴの形成部と、これとは別の位置の閾値電圧測定用素
子の形成部とに、それぞれ深さＤのチャネル形成領域２
２および２を同時に形成する。これらチャネル形成領域
２２および２の形成は、ｎ型の不純物例えばＳｉをイオ
ン注入法、拡散法等によって導入することによって形成
することができる。

【００２１】図１Ｂに示すように、半導体基体１のチャ
ネル形成領域２２および２の形成側から、チャネル形成
領域２２の形成部を所要の深さｄをもってエッチングし
て凹部３１を形成する。このようにして、目的とするＦ
ＥＴを形成するチャネル形成領域２２においては、その
実質的深さＤＭを、ＤＭ＝Ｄ−ｄとして、他方のチャネ
ル形成領域２の深さＤＳに比し、所要の差をもって小と
する。この凹部３１の形成は、図示しないが、凹部３１
の形成部以外に、例えばフォトレジストをフォトリソグ
ラフィによって選択的に被着形成し、このフォトレジス
トが形成されていない、すなわちその開口部を通じて、
半導体基体１に対してエッチングすることによって行う
ことができる。

【００２２】そして、図１Ｃに示すように、半導体基体
１の、チャネル形成領域２２および２が臨む面上に、次
に行う不純物導入に用いる例えばｐ型不純物のＺｎに対
してマスク効果を有する、例えば窒化シリコンによる絶
縁層３２を形成し、この絶縁層３２に、フォトリソグラ
フィによるパターンエッチングを行って、各チャネル形
成領域２２および２上にそれぞれ開口３３を形成する。
この場合の開口３３は、チャネル形成領域２２上におい
ては、目的とするＦＥＴを構成するゲート領域の形成部
に形成し、チャネル形成領域２上においては、目的とす
るＦＥＴのゲート領域より充分大なる面積の２つの開口
３３を形成する。

【００２３】そして、これら開口３３を通じて、ｐ型の
不純物の導入、例えばＺｎの拡散を行って、チャネル形
成領域２２に、所要のチャネル長を形成する幅狭のゲー
ト領域３４を形成する。また、これと同時に、他方のチ
ャネル形成領域２に、ゲート領域３４に比し大なる面積
の第１および第２の領域３ａおよび３ｂを形成して閾値
電圧測定用素子３５を形成する。

【００２４】このようにして形成された閾値電圧測定用
素子３５は、第１および第２の領域３ａおよび３ｂと、
半導体領域２との間にそれぞれｐ−ｎ接合Ｊ₁およびＪ
₂が形成された対のダイオード構成を有する。

【００２５】そして、凹部３１内に形成され目的とする
ＦＥＴにおいては、最終的にＥＦＥＴを形成するもの
の、凹部３１外に形成する閾値電圧測定用素子３５に関
しては、外部からの電圧が印加されない状態で、第１お
よび第２の領域３ａおよび３ｂによってチャネル形成領
域２をピンチオフされることがないように、つまり、こ
の条件となるように凹部３１の深さの選定がなされる。

【００２６】この状態で、閾値電圧測定用素子３５に関
する閾値電圧の測定がなされる。この測定方法を図６を
参照して説明する。すなわち、この場合、第１および第
２の領域３ａおよび３ｂに、例えばＣ（容量）Ｖ（電
圧）メータの探針を、例えば第１の領域３ａを正極側と
し、第２の領域３ｂを負極側として接触させ、両探針間
に電圧Ｖを印加してＣ−Ｖ測定を行う。

【００２７】このとき、電圧Ｖの印加によって正側の第
１の領域３ａの接合Ｊ₁の空乏層Ｄ ₁の広がりはみられ
ないが、負側の第２の領域３ｂの接合Ｊ₂に大きな逆バ
イアスが印加され、その空乏層Ｄ₂が広がる。図６にお
いて、容量Ｃ₁₁およびＣ₂₁は、接合Ｊ₁およびＪ₂の底
面部における接合容量を示し、容量Ｃ₁₂およびＣ₂₂は、
接合Ｊ₁およびＪ₂の側面での接合容量を示す。また、
抵抗Ｒ₁およびＲ₂は、半導体領域２における正極側お
よび負極側の分布抵抗を示す。

【００２８】図６Ａは、この空乏層Ｄ₂が、半導体領域
２の底部に達してピンチオフする電圧Ｖ_pOより小なる状
態、すなわちＶ＜Ｖ_pOの状態を示し、図６Ｂは、Ｖ＞Ｖ
_pOの状態を示す。また、このＶ＞Ｖ_pOの状態では、負極
側の抵抗Ｒ₂は、開放となり、換わって等価回路上では
極めて小さな基板容量Ｃ_subに置き換わる。

【００２９】そして、前記資料１で説明されているよう
に、ＣＶメータの検出容量Ｃは、Ｖ＜Ｖ_pOの状態では下
記（数１）となり、Ｖ＞Ｖ_pOの状態では下記（数２）と
なる。

【００３０】

【数１】Ｃ＝（Ｃ₁₁＋Ｃ₁₂）／／（Ｃ₂₁＋Ｃ₂₂） ≒Ｃ₁₁／／Ｃ₂₂ ・・・（１)

【００３１】ここで、“／／”なる記号は、２つの容量
Ｃ_xとＣ_yとが直列に接続されていることを示す演算記
号であり、Ｃ_x／／Ｃ_y＝Ｃ_x・Ｃ_y／（Ｃ_x＋Ｃ_y）
で表される。そして、Ｃ₁₁およびＣ₁₂は、第１および第
２の領域３ａおよび３ｂが、大面積であるが故に、前記
近似式（１）が得られる。

【００３２】

【数２】Ｃ＝（Ｃ₁₁＋Ｃ₁₂）／／｛（Ｃ₂₁／／Ｃ_sub）＋Ｃ₂₂｝ ≒Ｃ₁₁／／（Ｃ_sub＋Ｃ₂₂） ≒Ｃ_sub＋Ｃ₂₂ ・・・（２）すなわち、Ｃ_subは、Ｃ₂₁よりはるかに小さく、また、
Ｃ₂₂も面積の相違によりＣ₂₁より数桁小さいことから、
接合容量Ｃ₂₁と基板容量Ｃ_subの直列容量Ｃ₂₂／／Ｃ
_sub、極めて小さいＣ_subで抑えられてＣ_subに近い値
をとるし、同様にＣ₁₁／／（Ｃ_sub＋Ｃ₂₂）は小さい方
の（Ｃ_sub＋Ｃ₂₂）に近い値をとり、上記（２）式とな
る。

【００３３】そして、（１）式と（２）式とを比較して
明らかなように、電圧ＶがＶ_pOとなるとき、検出容量Ｃ
が大きく変化する。したがって、図８の破線曲線１１に
示すように、検出容量Ｃが急激に低下するものであり、
これによりピンチオフ電圧、すなわち閾値電圧Ｖ_thの検
出を行うことができる。

【００３４】そして、この閾値電圧測定用素子の閾値電
圧の測定なされれば、この閾値電圧から目的とするＦＥ
Ｔにおけるゲート部の閾値電圧を予測することは、チャ
ネル形成領域２２および２の深さが異なるだけであるの
で容易である。すなわち、チャネルの不純物濃度分布と
凹部３１のエッチング量から、一定のエッチング量に対
応する閾値電圧Ｖ_thの変化（差分）を理論的に求めるこ
とも、あるいは目的とするＦＥＴを完成させて、閾値電
圧測定用素子と目的とするＦＥＴとの間のＶ_thを求めた
結果を用意し、これに基いて予測することもできる。

【００３５】そして、この測定結果および予測結果によ
って求められたゲート領域３４において、所要の閾値電
圧を得るだけの例えば追加拡散を行って目的とするＦＥ
Ｔにおいて所要の閾値電圧の選定を行う。

【００３６】このようにしてゲート閾値電圧の選定を行
って後は、図２示すように、ゲート領域３４上に、例え
ばＴｉ／Ｐｔ／Ａｕの積層によるゲート電極３６をオー
ミックに被着形成し、ゲート領域３４を挟んでその両側
において、絶縁層３２にそれぞれ電極窓を穿設して、こ
れら電極窓を通じて例えばＡｕＧｅ／Ｎｉ積層金属膜を
形成し、加熱処理することによって、チャネル形成領域
２２上に合金化してソースおよびドレイン電極３７およ
び３８をオーミックに形成する。このようにして目的と
するＥＦＥＴ３９を形成する。

【００３７】上述したように、本発明方法においては、
閾値電圧測定用素子３５に関しては、そのチャネル形成
領域２の深さを、ＥＦＥＴの形成部のチャネル形成領域
２２の深さより大としたことにより、ＥＦＥＴにおいて
は、ピンチオフされた状態にあっても、閾値電圧測定用
素子３５の第２の領域２２においては、ピンチオフされ
ない状態となっていることから、この閾値電圧測定用素
子３５に関しては、インピーダンス測定、すなわちＣＶ
特性の測定によってそのピンチオフ電圧の測定、すなわ
ち閾値電圧Ｖ_thの測定を行うことができる。したがっ
て、これによって上述したように、ＥＦＥＴに関しても
そのゲート閾値を確実に知ることができる。

【００３８】上述した例では、チャネル形成領域２２お
よび２を、半導体基体１に不純物導入によって形成した
場合であるが、これら領域を半導体層によって形成し、
高抵抗領域によって分離する構成とすることもできる。
この場合の一例を、図３の工程図を参照して説明する。
この例においては、図３Ａに示すように、例えば半絶縁
性のＧａＡｓ等による半導体基板１Ａ上に、ｎ型の半導
体層１Ｂをエピタキシャル成長するとか、半導体基板１
Ａ自体に全面的にｎ型の不純物例えばＳｉの導入によっ
てｎ型の半導体層１Ｂを形成した半導体基体１を構成す
る。

【００３９】図３Ｂに示すように、図１で説明したチャ
ネル形成領域２２および２の形成部間に例えばイオン注
入によって高抵抗化した分離領域４０を形成することに
よってそれぞれチャネル形成領域２２および２を形成す
る。

【００４０】その後は、図３Ｃに示すように、図１Ｃで
説明したと同様の方法によって、チャネル形成領域２２
に、ゲート領域３４を形成し、チャネル形成領域２に第
１および第２の領域３ａおよび３ｂを形成する。図３Ｃ
において、図１Ｃに対応する部分には同一符号を付して
重複説明を省略する。

【００４１】上述した実施形態では、閾値電圧測定用素
子３５が、図６で示したダイオード構成とした場合であ
るが、この閾値電圧測定用素子３５を、図７で示すＦＥ
Ｔ構成とする実施形態をとることができる。この場合に
おいては、ゲート領域３４が、狭隘なパターン、すなわ
ち、短チャネル長パターンとされた場合においても確実
に閾値電圧の測定を行う構成とすることができる。

【００４２】この場合の実施形態の一例を、図４を参照
して説明する。図４Ａは、その平面図で、図４Ｂは、そ
の概略断面図を示す。この例においても、チャネル形成
領域２２および２を形成し、チャネル形成領域２２にお
いては、目的とするＦＥＴを形成するためのゲート領域
３４を形成し、これと同時にチャネル形成領域２に、図
１で説明した第１および第２の領域３ａおよび３ｂを形
成するとともに、これら領域３ａおよび３ｂ間に、ゲー
ト領域３４のパターンに対応する第３の領域３ｃを形成
して、第１および第２の領域３ａおよび３ｂをソースお
よびドレイン領域とし、第３の領域３ｂをゲート領域と
するＪＦＥＴ型の閾値電圧測定用素子４５とした場合で
ある。そして、この場合、第３の領域３ｃと例えば第２
の領域３ｂとを、半導体基板内部もしくは外部で電気的
に接続する構成とするものである。すなわち、図７に示
した閾値電圧測定用素子構成とした場合である。

【００４３】この場合の製造方法も、図１で説明したと
同様の方法によって形成することができる。図４におい
て、図１Ｃと対応する部分に同一符号を付して重複説明
を省略する。しかしながら、この例においても図３で説
明した方法によることもできる。

【００４４】そして、ＥＦＥＴの製造過程で、このＪＦ
ＥＴ構成による閾値電圧測定用素子４５に関する閾値電
圧の測定がなされる。この測定方法を図７を参照して説
明する。すなわち、この場合においても、第１および第
２の領域３ａおよび３ｂに、例えばＣ（容量）Ｖ（電
圧）メータの探針を、この場合、第１の領域３ａを正極
側とし、第２の領域３ｂを負極側として接触させ、両探
針間に電圧Ｖを印加してＣ−Ｖ測定を行う。

【００４５】このとき、電圧Ｖの印加によって正極側の
第１の領域３ａの接合Ｊ₁の空乏層Ｄ₁の広がりはみら
れないが、負極側の第２の領域３ｂおよび３ｃの接合Ｊ
₂およびＪ₃に大きな逆バイアスが印加されることか
ら、その空乏層Ｄ₂が広がる。このとき、第３の領域３
ｃに関しては、これが、ゲート領域３４に対応した細い
パターンであることから、前述した理由によって不純物
の拡散が大であり、これにより、その接合Ｊ₃は、接合
Ｊ₁およびＪ₂に比し深い。したがって、この閾値電圧
測定用素子４５においては、この接合Ｊ₃におけるピン
チオフ電圧の測定がなされ、この場合の検出容量Ｃは、
図８中曲線１２に示すように、急峻な曲線が得られる。

【００４６】これについて、図７を参照して更に説明す
る。図７中、Ｃ₁およびＲ₁は、ＪＦＥＴ構成の閾値電
圧測定用素子４５におけるソース領域３ａとチャネルの
ソース領域３ａ側端との間に直列に接続される接合容量
および抵抗であり、Ｃ₂およびＲ₂は、ドレイン領域領
域３ｂとチャネルの第２の領域３ｂ側端との間に直列に
接続される接合容量および抵抗で、Ｒ_chはチャネル抵抗
である。また、Ｃ_gs,Ｃ_gd,Ｃ_dsは、ゲート・ソース間
容量，ゲート・ドレイン間容量，ドレイン・ソース間容
量である。この構成において、ソース領域（第１の領
域）３ａとドレイン領域（第２の領域）３ｂとの間に電
圧Ｖを印加すると、その電圧の殆んどがドレイン領域３
ｂに掛かる。ゲート領域（第３の領域）３ｃには、これ
がドレイン領域３と接続されているために、ドレイン領
域３と同電位が印加される。印加電圧Ｖがゲート領域３
ｃのピンチオフ電圧に達していないときは、図７Ａに示
すように、接合容量Ｃ ₁とＣ₂とがチャネル抵抗Ｒ_chで
つながっているために、これらＣ₁およびＣ₂の直列容
量にほぼ等しい値が観測される。この検出容量Ｃは、次
式（数３）で表せられる。

【００４７】

【数３】Ｃ＝Ｃ₁／／（Ｃ₂＋Ｃ_gs＋Ｃ_gd） ≒Ｃ₁／／Ｃ₂ ・・・（３）

【００４８】そして、Ｃ₁およびＣ₂は、第１および第
２の領域３ａおよび３ｂが、大面積であるが故に、前記
近似式（３）が得られ、検出容量Ｃも接合容量Ｃ₁，Ｃ
₂とほぼ同じオーダーの値となる。

【００４９】そして、さらに印加電圧Ｖを増加させる
と、拡散深さの深いゲート領域すなわち第３の領域３ｃ
直下でチャネルがピンチオフして抵抗Ｒ_chが開放とな
り、検出容量Ｃは、次式のように変化する。

【００５０】

【数４】Ｃ＝Ｃ₁／／（Ｃ_gs＋（Ｃ_ds／／（Ｃ_gd＋Ｃ₂））） ≒Ｃ₁／／（Ｃ_gs＋Ｃ_ds） ≒Ｃ_gs＋Ｃ_ds ・・・（４）

【００５１】ここで、Ｃ_dsは、Ｃ_gs，Ｃ_gdと同様、大面
積の接合容量Ｃ₁およびＣ₂より極めて小さく無視でき
る程度であることから、近似的に上記（４）式となる。

【００５２】これら、（３）式と（３）式とを比較して
あきらかなように、電圧Ｖがピンチオフ電圧Ｖp で大き
く変化することから、図８中曲線１２に示すように、検
出容量Ｃが急峻に変化する。

【００５３】そして、この場合においても、閾値電圧測
定用素子４５の閾値電圧の測定なされれば、この閾値電
圧から目的とするＥＦＥＴにおけるゲート部の閾値電圧
を予測することは、前述したように、チャネル形成領域
２２および２の深さが異なるだけであるので容易であ
る。すなわち、この場合においても、チャネルの不純物
濃度分布と凹部３１のエッチング量から、一定のエッチ
ング量に対応する閾値電圧Ｖ_thの変化（差分）を理論的
に求めることも、あるいは目的とするＦＥＴを完成させ
て、閾値電圧測定用素子と目的とするＦＥＴとの間のＶ
_thを求めた実験的結果を用意し、これに基いて予測する
こともできるものである。

【００５４】そして、この測定結果および予測結果によ
って求められたゲート領域３４において、所要の閾値電
圧を得るだけの例えば追加拡散を行って目的とするＦＥ
Ｔにおいて所要の閾値電圧の選定を行う。

【００５５】上述した各実施形態においては、半導体基
体１に、凹部３１の形成部にＥＦＥＴを形成し、凹部３
１外において閾値電圧測定用素子３５あるいは４５（以
下これを第１の閾値電圧測定用素子という）を形成した
場合であるが、他の種々の実施形態を採ることができ
る。

【００５６】例えば図５Ａにその一実施形態の一例を示
すように、半導体基体１に形成した凹部３１外に、図４
で説明したと同様の、上述したチャネル形成領域２２お
よび２の形成と同時に他のチャネル形成領域５２を形
成、此処に、上述の第１の閾値電圧測定用素子４５と同
様にＪＦＥＴ構成による第２の閾値電圧測定用素子５５
を形成する。すなわち、この第２の閾値電圧測定用素子
５５においても、第１の閾値電圧測定用素子４５におけ
る各第１，第２および第３の領域３ａ，３ｂおよび３ｃ
の形成と同時に、同様に第１，第２および第３の領域５
３ａ，５３ｂおよび５３ｃを形成する。

【００５７】そして、この場合、目的とするＥＦＥＴの
製造過程で、これがまだディプレッションモードの状態
では、この第２の閾値電圧測定用素子５５においてもピ
ンチオフ電圧の測定が可能な状態であることから、これ
によって閾値電圧Ｖ_thの測定を行い、第１の閾値電圧測
定用素子４５とのＶ_thとの差を求めておくことにより、
前述した理論的または実験的予測の代替または補助とし
て用いることができる。この場合、第２の閾値電圧測
定用素子５５では、いわば目的とするＥＦＥＴの目標と
する閾値電圧Ｖ_thに至ることのない途中の段階の測定で
はあるが、この第２の閾値電圧測定用素子においては、
目的とするＥＦＥＴの実測であることから、その測定の
確度を高めることができる。

【００５８】また、図５Ｂで示す例は、目的とする半導
体装置が、ＥＦＥＴとＤＦＥＴとを混載した半導体装置
である場合の実施形態の一例を示す概略断面図で、この
場合は、凹部３１において目的とするＦＥＴとしてＥＦ
ＥＴを形成し、凹部３１外においてチャネル形成領域２
と同時に形成した、深いチャネル形成領域６２を形成
し、此処にゲート領域６４を形成することもできる。こ
の場合においては、凹部３１外に設けた閾値電圧測定用
素子４５をもって閾値電圧をもってこの閾値電圧の制御
を行うことができる。

【００５９】更に、図５Ｃで示す実施形態は、図５Ａお
よびＢを組み合わせた構造とした場合を例示したもので
ある。尚、図５Ａ〜Ｃにおいて、図４と対応する部分に
は同一符号を付して重複説明を省略する。

【００６０】これらの例においても、最終的には、目的
とする半導体装置の半導体素子となる例えばＥＦＥＴお
よびＤＦＥＴにおいては、それぞれ図２で説明したと同
様のゲート電極、ソースおよびドレイン電極の形成がな
される。

【００６１】上述した例では、閾値電圧測定用素子の閾
値電圧の測定を、Ｃ−Ｖ測定によって行った場合である
が、例えばインピーダンスの電圧変化の測定によって求
めることもできる。

【００６２】また、例えば図５Ａ〜Ｃにおいて、各第１
および第２の閾値電圧測定用素子４５および５５を、図
２で説明した閾値電圧測定用素子３５と同様の構成とす
ることもできるなど、図示の例に限られるものではな
く、種々の組み合わせおよび構造とすることができる。

【００６３】例えば各目的とするＦＥＴおよび閾値電圧
測定用素子において、ｎチャネル構成とする場合に限ら
れるものではなく、ｐチャネル構成とすることもでき
る。

【００６４】また、目的とするＦＥＴがＪＦＥＴ構成に
限られるものではなく、いわゆるショットキーゲートに
よるいわゆるＭＥＳ（金属−半導体）ＦＥＴ、ＨＥＭＴ
（高電子移動度トランジスタ、ＭＩＳ（金属−絶縁層−
半導体）ＦＥＴ構成とすることもでき、この場合には、
目的とするＦＥＴにおいては、ゲート部を形成せずに、
閾値電圧測定用素子において、目的とするＦＥＴにおけ
るショットキーゲート、絶縁ゲート構成によるＦＥＴを
構成して、その閾値電圧を測定することによって、目的
とするＦＥＴの形成部におけるチャネル形成領域の濃度
を制御する。

【００６５】このように、本発明は上述した各実施形態
およびその例に限られるものではなく、目的とする半導
体装置、使用態様等に応じて種々の変形変更を行うこと
ができる。

【００６６】

【発明の効果】上述したように、本発明方法によれば、
閾値電圧測定用素子におけるチャネル形成領域の深さ
を、目的とするＥＦＥＴの形成部のチャネル形成領域の
深さより大にしたことにより、ＥＦＥＴにおいては、ピ
ンチオフされた状態にあっても、閾値電圧測定用素子に
おいては、ピンチオフされない状態となっていることか
ら、この閾値電圧測定用素子に関しては、そのピンチオ
フ電圧の測定、すなわち閾値電圧Ｖ_thの測定を行うこと
ができる。したがって、これによってＥＦＥＴに関して
もそのゲート閾値を確実に知ることができる。

【００６７】そして、この閾値電圧測定用素子の閾値電
圧の測定なされれば、この閾値電圧から目的とするＦＥ
Ｔにおけるゲート部の閾値電圧を予測することは、両チ
ャネル形成領域の深さが凹部の深さ異なるだけであるの
で、チャネルの不純物濃度分布と凹部のエッチング量か
ら、一定のエッチング量に対応する閾値電圧Ｖ_thの変化
（差分）を理論的に求めることも、あるいは目的とする
ＦＥＴを完成させて、閾値電圧測定用素子と目的とする
ＦＥＴとの間のＶ_thを求めた実験結果を用意し、これに
基いて予測することもできることから、ＥＦＥＴにおい
てもそのゲート閾値電圧を確実に知ることができ、これ
に基いて正確に例えば不純物の追加導入等によって、目
的とする特性のＥＦＥＴを有する半導体装置を製造する
ことができるものである。

【図面の簡単な説明】

【図１】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の各工程の概略断面図である。

【図２】本発明方法によって得た半導体装置の一例の概
略断面図である。

【図３】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の各工程の概略断面図である。

【図４】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の一工程の概略平面図および概略断面図であ
る。

【図５】Ａ〜Ｃは、それぞれ本発明による半導体装置の
製造方法の各一例の一工程の概略断面図である。

【図６】ＡおよびＢは、本発明および従来方法の閾値電
圧測定用素子部の動作の説明に供する概略断面図であ
る。

【図７】ＡおよびＢは、本発明および従来方法の閾値電
圧測定用素子部の動作の説明に供する概略断面図であ
る。

【図８】閾値電圧測定用素子によるＣ−Ｖ曲線図であ
る。

【符号の説明】

１・・・半導体基体、２，２２，６２・・・半導体領域
（チャネル形成領域）、３ａ，５３ａ・・・第１の領
域、３ｂ，５３ｂ・・・第２の領域、３ｃ，５３ｃ・・
・第３の領域、３１・・・凹部、３２・・・絶縁層、３
３・・・開口、３４・・・ゲート領域、３５，４５・・
・閾値電圧測定用素子、３６・・・ゲート電極、３７・
・・ソース電極、３８・・・ドレイン電極、３９・・・
目的とするＤＦＥＴ

Claims

【特許請求の範囲】

【請求項１】半導体基体に、チャネル形成領域を形成
する工程と、該チャネル形成領域に、凹部を形成する工程と、該凹部内に電界効果トランジスタを形成する工程とを有
し、上記凹部外に閾値電圧測定用素子を形成することを特徴
とする半導体装置の製造方法。
【請求項２】上記閾値電圧測定用素子への印加電圧に
対するインピーダンス変化を測定して該閾値電圧測定用
素子の閾値電圧を検出し、上記凹部の深さから実験的ま
たは理論的に求めた閾値電圧の変化量をもとに、上記閾
値電圧測定用素子で測定された閾値電圧から相対的に、
上記電界効果トランジスタの製造過程における閾値電圧
を判知して上記電界効果トランジスタのゲート部への不
純物導入制御を行うことを特徴とする請求項１に記載の
半導体装置の製造方法。
【請求項３】上記電界効果トランジスタが、エンハン
スメント型電界効果トランジスタであることを特徴とす
る請求項１に記載の半導体装置の製造方法。
【請求項４】上記電界効果トランジスタが接合型電界
効果トランジスタで、上記閾値電圧測定用素子が、上記
チャネル形成領域と異なる導電型を有する第１および第
２の半導体領域を有して成り、該第１および第２の領域
を、上記接合型電界効果トランジスタのゲート領域の製
造と同時に形成することを特徴とする請求項１に記載の
半導体装置の製造方法。
【請求項５】上記電界効果トランジスタが接合型電界
効果トランジスタで、上記閾値電圧測定用素子が、それ
ぞれ上記チャネル形成領域と異なる導電型を有する第１
および第２の半導体領域と、これら間に形成されたゲー
ト領域とを上記接合型電界効果トランジスタのゲート領
域の製造と同時に形成することを特徴とする請求項１に
記載の半導体装置の製造方法。
【請求項６】上記凹部内にも上記閾値電圧測定用素子
が形成されて成ることを特徴とする請求項１に記載の半
導体装置。
【請求項７】上記電界効果トランジスタの製造過程に
おいて、上記凹部の内外の閾値電圧測定用素子で測定さ
れた閾値電圧の差をもとに、上記電界効果トランジスタ
のゲート領域の不純物導入の制御を行うことを特徴とす
る請求項６に記載の半導体装置の製造方法。