JPWO2017126018A1 - 半導体装置 - Google Patents
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Abstract
Description
図1は、本実施の形態による半導体装置の一例を示す一部断面図である。図1の半導体装置1では、基板5の上にはんだボール6を介してプロセッサ2が実装されている。また、基板5の上には、DRAM(Dynamic Random Access Memory)のメモリチップが基板5に対して垂直方向に積層された積層構造(積層DRAM4)が設けられている。積層DRAM4におけるメモリチップの積層方向の一端には、インターポーザ3が配置されている。プロセッサ2とDRAMの各メモリチップとは、インターポーザ3を介して電気的に接続される。インターポーザ3を設けることで、プロセッサ2で発した熱がDRAMの動作に悪影響を与えるのを防止できる。尚、半導体装置1は、例えば、プロセッサ2の周囲に、インターポーザ3と積層DRAM4とからなる構造体が複数配置された構造とすることができる。積層は、フュージョンボンディング(Fusion Bonding)によって実現されている。積層は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。
図4は、本実施の形態による半導体装置の一例を示す一部断面図である。図4の半導体装置101では、基板105の上に、はんだボール106を介してプロセッサ102が実装されており、また、DRAM(Dynamic Random Access Memory)のメモリチップが基板105に対して垂直方向に積層された積層DRAM104が設けられている。
本実施の形態の半導体装置は、実施の形態1で述べた図1と同様の構造とすることができる。すなわち、基板の上には、はんだボールを介してプロセッサが実装される。また、この基板の上には、DRAM(Dynamic Random Access Memory)のメモリチップが基板に対して垂直方向に積層された積層構造(積層DRAM)が設けられる。積層DRAMにおけるメモリチップの積層方向の一端には、インターポーザが配置される。プロセッサとDRAMとは、インターポーザを介して電気的に接続される。
2,102 プロセッサ
3,20 インターポーザ
4,104,204 積層DRAM
5,105 基板
6,106 はんだボール
11〜14,21〜28 メモリチップ
Claims (11)
- 誘導結合による通信用の第1の送受信コイルを備えた複数のメモリチップと、
前記複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって前記第1の送受信コイルと結合する第2の送受信コイルを前記複数のメモリチップ毎に備えたインターポーザとを有し、
前記第1の送受信コイルおよび前記第2の送受信コイルのサイズは、前記メモリチップと前記インターポーザとの間の通信距離が大きいものほど大きい半導体装置。 - 前記第1の送受信コイルおよび前記第2の送受信コイルは、前記インターポーザと前記メモリチップとの間の通信で前記メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められたサイズである請求項1に記載の半導体装置。
- 前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項1に記載の半導体装置。
- 前記メモリチップには、前記第1の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項1に記載の半導体装置。
- 前記インターポーザは前記アドレスを生成して出力する請求項4に記載の半導体装置。
- 前記サイズの指標は、前記第1の送受信コイルおよび前記第2の送受信コイルの半径である請求項1に記載の半導体装置。
- 誘導結合による通信用の第1の送受信コイルを備えた複数のメモリチップと、
前記複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって前記第1の送受信コイルと結合する第2の送受信コイルを前記複数のメモリチップ毎に備えたインターポーザとを有し、
前記第1の送受信コイルおよび前記第2の送受信コイルの巻き数は、前記メモリチップと前記インターポーザとの間の通信距離が大きいものほど多い半導体装置。 - 前記第1の送受信コイルおよび前記第2の送受信コイルは、前記インターポーザと前記メモリチップとの間の通信で前記メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められた巻き数である請求項7に記載の半導体装置。
- 前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項7に記載の半導体装置。
- 前記メモリチップには、前記第1の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項7に記載の半導体装置。
- 前記インターポーザは前記アドレスを生成して出力する請求項10に記載の半導体装置。
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