JPWO2014185010A1 - 半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ - Google Patents
半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ Download PDFInfo
- Publication number
- JPWO2014185010A1 JPWO2014185010A1 JP2015516895A JP2015516895A JPWO2014185010A1 JP WO2014185010 A1 JPWO2014185010 A1 JP WO2014185010A1 JP 2015516895 A JP2015516895 A JP 2015516895A JP 2015516895 A JP2015516895 A JP 2015516895A JP WO2014185010 A1 JPWO2014185010 A1 JP WO2014185010A1
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- semiconductor element
- main surface
- layer
- carbide substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 172
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 111
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 105
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 104
- 229910052751 metal Inorganic materials 0.000 claims abstract description 58
- 239000002184 metal Substances 0.000 claims abstract description 58
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 168
- 229910000679 solder Inorganic materials 0.000 description 21
- 239000010936 titanium Substances 0.000 description 14
- 230000008569 process Effects 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000008646 thermal stress Effects 0.000 description 7
- 239000011889 copper foil Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04026—Bonding areas specifically adapted for layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05017—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05563—Only on parts of the surface of the internal layer
- H01L2224/05564—Only on the bonding interface of the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05575—Plural external layers
- H01L2224/0558—Plural external layers being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
- H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/26145—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29199—Material of the matrix
- H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32057—Shape in side view
- H01L2224/32058—Shape in side view being non uniform along the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
- H01L2224/83365—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1027—IV
- H01L2924/10272—Silicon Carbide [SiC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Die Bonding (AREA)
Abstract
炭化珪素基板(11)の第2の主面上にオーミック電極層(14)が配置され、オーミック電極層(14)上に金属電極層(15)が配置されている。炭化珪素基板(11)の第2の主面の周辺部において、少なくとも対向する一組の辺に沿って、切り欠き部(20)が形成されている。切り欠き部(20)は、第2主面の辺に直交する断面の形状が角部(21)を有している。この断面において、炭化珪素基板(11)の厚みは、切り欠き部(20)における基板端部では、切り欠き部(20)が形成されていない部分よりも小さく、角部(21)の底よりも大きい。
Description
本開示は、炭化珪素基板を有する半導体素子およびその製造方法に関する。
炭化珪素(シリコンカーバイド:SiC)は、珪素(Si)に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。SiCを用いたパワー素子は、Siパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
SiCを用いたパワー素子のうち代表的なスイッチング素子は、金属−酸化物−半導体電界効果トランジスタ(MOSFET)や金属−半導体電界効果トランジスタ(MESFET)である。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数A(アンペア)以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、SiCによれば、オフ状態のとき、数百V以上の高耐圧を実現できる。また他にも整流素子として、ショットキーダイオードやpnダイオードが報告されており、いずれも大電流、高耐圧を実現する整流素子として期待されている。
これらのパワーデバイスは、基板面の表裏方向に電流を流す構造が多く採用されている。この場合、表面側はフォトレジストを用いたパターニング加工が施されるが、裏面側はほぼ全面にオーミック接合を形成する場合がほとんどである。
これらのパワー素子をモジュールにする場合には、裏面側の電極とモジュール基板の配線層との接続には、半田などの導電材料を介して、全面で接合が形成される。そのため、動作時には、パワー素子(Si,SiC,GaNなど)と配線層材料(主に銅など)との熱膨張係数差に応じた熱応力が加わることによって、接合部分の信頼性が大きな問題となる。
この接合部分の信頼性を向上させるために、個片化する前にチップの外周部に相当する部分の裏面に予めダイサーによるハーフカットによって凹みを形成しておき、個片化して実装する際にその空間に半田を充填させることによって、チップ外周部の半田層の厚みを厚くし、接合信頼性を向上させる方法が検討されている。(特許文献1、2を参照)
炭化珪素基板を有する半導体素子の場合、裏面に形成した金属電極層(例えばTi/Ni/Agによる積層電極)が、基板に形成したオーミック電極層から剥離しやすい、という問題がある。例えば、ウェハをダイシングによって個片化する際に、裏面電極と半導体素子裏面との接合部において、柔らかい金属層と硬い半導体素子間との界面に大きなストレスが加わる。これが、裏面電極の剥離の要因となる。また、半導体素子をモジュール化した際に、最も熱膨張係数差の異なる界面に応力が加わるため、これが裏面電極の剥離に繋がる。すなわち、金属電極層に剥離のきっかけがあれば、製造工程中の熱ストレスによって剥離が進行してしまい、場合によっては、金属電極層が半導体素子の裏面全体にわたって剥離してしまう。
一方、上述した特許文献1,2では、半田層の厚みを厚くすることによって接合部の信頼性を高めることについては検討されているが、上のような、炭化珪素基板を有する半導体素子における裏面電極と半導体素子裏面との接合信頼性、すなわち裏面の金属電極層の剥離の問題に関しては、何ら検討されていない。
そこで、本開示は、炭化珪素基板を有する半導体素子において、裏面に配置された金属電極層の剥離を抑制可能にする半導体素子を提供する。
本明細書において開示される半導体素子は、第1の主面および第2の主面を有する炭化珪素基板と、炭化珪素基板の第1の主面上に配置された炭化珪素層と、炭化珪素基板の第2の主面上に配置されたオーミック電極層と、オーミック電極層上に配置された金属電極層とを備え、炭化珪素基板の第2の主面の周辺部において、少なくとも、対向する一組の辺に沿って、切り欠き部が形成されており、オーミック電極層および金属電極層は、第2の主面上から切り欠き部表面上にわたって配置されており、切り欠き部は、辺に直交する断面の形状が、角部を有しており、前記断面において、切り欠き部における炭化珪素基板の端部での炭化珪素基板の厚みは、切り欠き部が形成されていない部分における炭化珪素基板の厚みよりも小さく、かつ角部の底における炭化珪素基板の厚みよりも大きい。
本明細書において開示される技術によると、炭化珪素基板を有する半導体素子において、裏面に配置された金属電極層の剥離を抑制することが可能となる。
本開示の第1態様では、半導体素子は、第1の主面および第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面上に配置された炭化珪素層と、前記炭化珪素基板の前記第2の主面上に配置されたオーミック電極層と、前記オーミック電極層上に配置された金属電極層とを備える。前記炭化珪素基板の前記第2の主面の周辺部において、少なくとも、対向する一組の辺に沿って、切り欠き部が形成されている。前記オーミック電極層および前記金属電極層は、前記第2の主面上から前記切り欠き部表面上にわたって配置されている。前記切り欠き部は、前記辺に直交する断面の形状が、角部を有している。前記断面において、切り欠き部における炭化珪素基板の端部での炭化珪素基板の厚みは、切り欠き部が形成されていない部分における炭化珪素基板の厚みよりも小さく、かつ角部の底における炭化珪素基板の厚みよりも大きい。
この態様によると、炭化珪素基板の第2の主面の周辺部において、断面形状が角部を有している切り欠き部が形成されている。このため、素子端面から金属電極層の剥離が生じた場合であっても、切り欠き部の角部において剥離方向の力のベクトルが異なる向きに走るため、剥離を抑えることができる。
第2態様では、第1態様の半導体素子において、前記切り欠き部が有する前記角部がなす角度は、90度よりも小さい。
この態様によると、金属電極層の剥離を、より効果的に抑えることができる。
第3態様では、第1態様の半導体素子において、前記切り欠き部は、前記炭化珪素基板の前記第2の主面の周辺部全体にわたって、形成されている。
この態様によると、第2の主面の周辺部全体にわたって、金属電極層の剥離を抑えることができる。
第4態様では、第3態様の半導体素子において、前記炭化珪素基板の前記第2の主面の対角線を通る断面での前記切り欠き部の幅は、前記炭化珪素基板の前記第2の主面における対向する一組の辺の中点同士を結ぶ線を通る断面での切り欠き部の幅よりも大きい。
この態様によると、金属電極層にかかる応力が大きくなる、半導体素子の裏面の対角線上において、太い幅を有する切り欠き部が配置されることになるため、金属電極層の剥離を効果的に抑制することができる。
第5態様では、第3態様の半導体素子において、前記炭化珪素基板の前記第2の主面に、溝部がさらに配置されている。
この態様によると、金属電極層とオーミック電極層との界面において素子端面から金属電極層の剥離が生じた場合であっても、切り欠き部の角部に加えて、溝部の角部においても剥離方向の力のベクトルの向きが変わるため、剥離をさらに抑制することができる。
第6態様では、第5態様の半導体素子において、前記溝部は、前記炭化珪素基板の前記第2の主面において、隣接する2つの辺に沿って配置された前記切り欠き部をつなぐ位置に配置されている。
この態様によると、半導体素子を半田で実装する際に気泡が生じた場合であっても、溝部を通して気泡を除去することができる。
第7態様では、半導体素子の製造方法として、第1の主面上に炭化珪素層が形成された炭化珪素基板を準備する工程と、前記炭化珪素層上に、スクライブラインが形成された回路素子層を形成する工程と、前記炭化珪素基板の第2の主面のうち、前記スクライブラインに対応する部分に対して、異方性エッチングにより、前記スクライブラインと同一方向に延びる凹部を形成する工程と、前記凹部が形成された前記第2の主面上に、オーミック電極層を形成する工程と、前記オーミック電極層上に金属電極層を形成する工程と、前記スクライブラインに沿って前記炭化珪素基板を半導体素子に個片化する工程とを備える。前記凹部は、両側面と底面とがそれぞれ角部をなすように形成され、前記凹部に、前記角部として、サブトレンチが形成されている。
この態様によると、第1態様の半導体素子を、容易に製造することができる。
第8態様では、第7態様の半導体素子の製造方法において、前記個片化する工程において、前記第2の主面からブレードを入れて、ダイシングを行う。
この態様によると、第1の主面側の素子面積を大きくでき、また、チップの取れ数を増やすことができる。
第9態様では、半導体モジュールは、第1から第6態様のいずれかの半導体素子と、表面に配線層が配置されたモジュール基板と、前記配線層の少なくとも一部上に配置された導電接続層とを備え、前記導電接続層を介して、前記配線層と、前記半導体素子の前記第2の主面上における前記金属電極層とが、接続されている。
この態様によると、信頼性の高い半導体モジュールが実現される。
第10態様では、第9態様の半導体モジュールにおいて、前記導電接続層の厚さは、前記半導体素子の前記第2の主面の中央部よりも、前記切り欠き部の位置の方が厚い。
この態様によると、半導体モジュールの信頼性がさらに向上する。
第11態様では、半導体モジュールの製造方法は、第1から第6態様のいずれかの半導体素子を準備する工程と、配線層を有するモジュール基板を準備する工程と、前記モジュール基板の前記配線層上に、導電接続層を形成する工程と、前記導電接続層を介して、前記半導体素子の前記第2の主面上における前記金属電極層を、前記モジュール基板の前記配線層に接続する工程とを備えている。
この態様によると、第9態様の半導体モジュールを、容易に製造することができる。
第12態様では、半導体パッケージは、第1から第6態様のいずれかの半導体素子と、リードフレームと、前記リードフレームの少なくとも一部上に配置された導電接続層とを備え、前記導電接続層を介して、前記リードフレームと、前記半導体素子の前記第2の主面上における前記金属電極層とが接続されている。
この態様によると、信頼性の高い半導体パッケージが実現される。
第13態様では、第12態様の半導体パッケージにおいて、前記導電接続層の厚さは、前記半導体素子の前記第2の主面の中央部よりも、前記切り欠き部の位置の方が厚い。
この態様により、半導体パッケージの信頼性がさらに向上する。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
以下、本開示の例示的な実施の形態について図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は本開示の例示的な実施形態に係る半導体素子の概略構成を示す断面図である。図1の半導体素子10は、炭化珪素(SiC)基板11を備えている。炭化珪素基板11は例えば、4H−SiC(0001)面からθ度(0≦θ≦10度)傾いた主面を有し、基板表面(第1の主面)がSi面側で、裏面(第2の主面)がC面側である。炭化珪素基板11の表面に、例えばエピタキシャル成長したn型4H−SiCであるエピタキシャル層12が炭化珪素層として形成されている。エピタキシャル層12の上に半導体プロセスを用いて回路素子層13が形成されている。回路素子層13には回路が形成されており、ソース電極及びゲート電極を備える。
炭化珪素基板11の裏面にはオーミック電極層14が形成されている。オーミック電極層14は、ここでは例えばチタンを含み、炭化珪素基板11と接している側においてシリサイド化されている。厚さは例えば150nm程度である。オーミック電極層14上には金属電極層15が形成されている。金属電極層15は、図1では1層で図示しているが、単層であっても多層であっても差し支えない。金属電極層15の候補として、例えばTi/Ni/Agの積層電極が選択される。このとき、Ti側がオーミック電極層14に接する構造となる。この金属電極層15は、半導体モジュールの配線層やTO−220等のリードフレームにダイボンディング(半田や導電性接着剤、金属拡散などによる接合)する際に配置される。
そして、炭化珪素基板11の裏面において、チップ表面の周辺部の辺に沿って、切り欠き部20が形成されている。この切り欠き部20では、チップ表面の辺に直交する断面の形状が、角部21を有している。図1に示すように、切り欠き部20における炭化珪素基板11の端部での炭化珪素基板11の厚みXは、切り欠き部20が形成されていない部分における炭化珪素基板11の厚みZよりも小さく、かつ角部21の底における炭化珪素基板11の厚みYよりも大きい。また、角部21がなす角度は90度よりも小さく、鋭角になっている。オーミック電極層14および金属電極層15は、炭化珪素基板11の裏面上から切り欠き部20表面上にわたって配置されている。
図2は、本実施形態に係る半導体素子の切り欠き部20の概略構成を拡大して示す断面図である。図2に示すように、角部21は丸みを帯びた形状であってもよい。このとき、角部21がなす角度は、切り欠き部20の底面150の角部21近傍における接線160と、切り欠き部20の側面152の角部21近傍における接線162とのなす角度θにより定義される。
このように、本実施形態に係る半導体素子10は、裏面において、周辺部の辺に沿って、断面形状に角部21を有する切り欠き部20が形成されている。このため、半導体素子10の端面から金属電極層15の剥離が生じた場合であっても、切り欠き部20における角部21において、剥離方向の力のベクトルの向きが変わるため、剥離の進行が止まる。したがって、金属電極層15が半導体素子10の裏面全面にわたって剥離してしまうことを抑制することができる。
以下、半導体素子10の製造方法について、図3から図6を用いて説明する。
まず、図3(a)に示すように、表面(第1の主面)に炭化珪素層としてのエピタキシャル層12を形成した炭化珪素基板11を準備する。このとき、その界面にバッファー層(n+型の半導体層、ここでは炭化珪素層)を約0.5から4μm程度(濃度は1x1016から1x1019cm−3程度)形成しておいてもよい。次に図3(b)に示すように、エピタキシャル層12の上に半導体形成プロセスを用いて回路素子層13を形成する。また、回路素子層13を区切るようにスクライブライン13aを形成する。ここでは詳細な説明は省略する。
次に、図4(a)に示すように、炭化珪素基板11の裏面(第2の主面)において、表面側のスクライブライン13aに対応した部分に対して、断面形状が矩形の凹部(溝)16を形成する。凹部16はサブトレンチ18を有する。なお、本開示において、サブトレンチとは、凹部の主たる部分であるトレンチから、角部がさらに深く掘り下げられた部分のことをいう。凹部16はスクライブライン13aと同一方向に延びており、2つの側面152と底面150とがそれぞれ角部21をなすように、形成される。この凹部16は例えば、深さ50μm、幅150μmである。
凹部16の具体的な形成方法は、例えば次のとおりである。ウェハ裏面及び表面に、プラズマCVD装置を用いてSiO2層を形成した後に、裏面側のSiO2層上にレジストを塗布する。そして、裏面側から顕微鏡で表面側のアライメント用マークを透過させてアライメントをとり、炭化珪素基板11の表面側に形成されたスクライブライン13aに対応したレジストパターンを露光・現像により形成する。そのレジストマスクを利用して、SiO2層をドライエッチングによりパターニングする。このようにして形成されたSiO2層をマスクとして、炭化珪素基板11の裏面をドライエッチングすることによって、凹部16を形成する。例えば、Cl2とO2ガスを2:1の比率で混合した条件でドライエッチングを行うことによって、サブトレンチ18を持つ溝形状が形成される。これらのガスの混合比率を変えることによって、形成されるサブトレンチ18の形状を制御することが可能となる。図7はサブトレンチを持つ実際の断面形状を示す写真である。図7において、凹部16には、サブトレンチ18が形成されており、このサブトレンチ18が、個片化後に、切り欠き部20の角部21となる。
次に、炭化珪素基板11の裏面にチタンを含むオーミック電極層14を堆積し、800から1100℃程度の熱処理を窒素雰囲気中で実施する。これにより、図4(b)に示したように、表面が窒化されたオーミック電極層14が形成される。オーミック電極層14は凹部16にも形成される。このとき、炭化珪素基板11とチタンとの界面ではシリサイド反応がおこり、少なくとも界面でTiシリサイドが形成される。また窒素雰囲気で熱処理しているので、裏面側の最表層はTiNが形成される。例えば裏面側から見れば、熱処理前がTi/SiCという構造に対して、熱処理後はTiN/Ti/Tiシリサイド/SiCとなる。膜厚や熱処理温度、時間により、TiNとTiシリサイドの間の未反応層の膜厚は変化し、TiN/Tiシリサイド/SiCとなる場合もある。
この後、回路素子層13を有する表面側に上部配線となる金属として、例えばアルミニウムを堆積し、パターニングしてソース電極とゲート電極を形成する。なお、後述の図5(a),(b)では、これらの図示を省略している。上部配線がアルミニウムであり、そのパターニングを燐酸系のウェットエッチングで行った場合には、裏面側のオーミック電極層14はその表面が窒化されたTiNが形成されているため、ほとんどエッチングされない。なお、パターニングをドライエッチングで行う場合には、オーミック電極層14の腐食防止のため、Cu、Au、Ptなどの金属をオーミック電極層14上に形成しておくことが好ましい。
次に、図5(a)に示すように、オーミック電極層14上に金属電極層15を形成する。金属電極層15もオーミック電極層14と同様に、凹部16にも形成される。金属電極層15の例として、Ti層、Ni層、Ag層が用いられるが、金属電極層15の層構造は、半導体素子10のパッケージ形態により適宜選択される。他の例としては、Ti/Ni/Au層や、Cr/NiCr/Ni/Ag層、もちろんその他の組み合わせでも差し支えない。
最後に、スクライブライン13aに沿って炭化珪素基板11を半導体素子10に個片化する。図5(b)の例では、回路素子層13側にダイシング用フィルム31を貼り付け、ダイサーを用いて、裏面側からブレード32を入れて炭化珪素基板11をダイシングしている。すなわち、凹部16からブレード32が入射される。なお、図6に示すように、炭化珪素基板11の表面側からブレード32を入射して、個片化してもよい。この場合は、スクライブライン13aからブレード32が入射される。
ここで、ダイシング用のブレード32は、その形状が先端に向かって細くなっている。このため、図5(b)のように、炭化珪素基板11の裏面側からブレード32を入射した場合には、半導体素子10の端面が逆べベル形状になるとともに、表面側のチッピングが抑えられる。ここで、逆ベベル形状とは、半導体素子10の端面が、回路素子層13が配置された表面(第1の主面)から裏面(第2の主面)にかけて半導体素子10の幅が狭まるように、傾斜していることを意味している。このため、炭化珪素基板11の表面側のスクライブライン13aを細くすることができる。この結果、表面側の素子面積を大きくできる、あるいは、チップの取れ数を増やせるという効果が得られる。
以上説明したように本実施形態によると、半導体素子10の裏面の周辺部に、断面形状が角部21を有している切り欠き部20が形成されている。このため、ダイシング工程等の製造工程や素子動作中の発熱による熱応力により、金属電極層15とオーミック電極層14との界面において素子端面から金属電極層15の剥離が生じた場合であっても、切り欠き部20の角部21において剥離方向の力のベクトルの向きが変わるため、剥離を止めることができる。したがって、金属電極層15が全面に渡って剥離してしまうことを抑制することができる。
なお、本実施形態では、図8(a)に示すように、半導体素子10の炭化珪素基板11の裏面において、切り欠き部20は、チップ表面の周辺部全体にわたって形成されているものとした。ただし、これに限られるものではなく、例えば図8(b)に示すように、対向する一組の辺に沿って切り欠き部20a,20bが形成されており、もう一組の辺には切り欠き部が形成されていない構成としてもよい。例えば、半導体素子の個片化工程において、一方向はダイシングを用い、他方向は劈開を用いるというように、個片化手法が方向によって異なる場合がある。そして、劈開のように金属電極層15の剥離の可能性が低い手法を用いる方向に関しては、切り欠き部を設けないものとする。これにより、製造工程の簡素化が可能となる。
また、本実施形態では、図8(a)に示すように、半導体素子10の炭化珪素基板11の裏面において、切り欠き部20は、チップ表面の周辺部全体にわたって、等しい幅で配置されているものとした。ただし、これに限られるものではない。
図9(a)は本実施形態に係る半導体素子の一変形例の概略構成を示す平面図である。図9(b)は図9(a)に示す半導体素子のA−A部分の断面図であり、図9(c)は図9(b)に示す半導体素子のB−B部分の断面図である。A−A部分は炭化珪素基板11の裏面における対角線に相当し、B−B部分は炭化珪素基板11の裏面における対向する一組の辺の中点同士を結ぶ線に相当する。図9では、半導体素子のうち炭化珪素基板11以外の構成は省略して示している。
図9(b)及び(c)に示すように、A−A部分における切り欠き部25の幅は、B−B部分における切り欠き部25の幅よりも大きい。すなわち、炭化珪素基板11の裏面の対角線を通る断面での切り欠き部25の幅は、炭化珪素基板11の裏面における対向する一組の辺の中点同士を結ぶ線を通る断面での切り欠き部25の幅よりも大きくなるように、切り欠き部25が配置されていてもよい。このようにすると、金属電極層にかかる応力が大きくなる、半導体素子の裏面の対角線上において、太い幅を有する切り欠き部25が配置されることになるため、金属電極層の剥離を効果的に抑制することができる。また、半導体素子を半田等の導電性材料で実装する際に、半田の厚みが厚い領域を増やすことができるため、実装時の信頼性を高くすることができる。
また、半導体素子の炭化珪素基板の裏面において、切り欠き部の内側に、溝部が配置されていてもよい。図10(a)は、本実施形態に係る半導体素子の他の変形例の概略構成を示す平面図であり、図10(b)は同半導体素子の断面図である。図11(a)は、本実施形態に係る半導体素子の他の変形例の概略構成を示す平面図であり、図11(b)は同半導体素子のA−A部分の断面図であり、図11(c)は同半導体素子のB−B部分の断面図である。A−A部分は炭化珪素基板11の裏面における対角線に相当し、B−B部分は炭化珪素基板11の裏面における対向する一組の辺の中点同士を結ぶ線に相当する。図10及び図11では、半導体素子のうち炭化珪素基板11以外の構成は省略して示している。
図10に示す例では、半導体素子の裏面において、切り欠き部20から間隔を空けて、切り欠き部20の内周に沿って、1本の溝部300が配置されている。図11に示す例では、半導体素子の裏面において、隣接する2つの辺に沿って配置された切り欠き部20をつなぐように、半導体素子の裏面の対角線と直交するように、4本の溝部400が配置されている。図10及び図11に示す例では、金属電極層とオーミック電極層との界面において素子端面から金属電極層の剥離が生じた場合であっても、切り欠き部の角部に加えて、溝部300、400の角部においても剥離方向の力のベクトルの向きが変わるため、剥離をさらに抑制することができる。さらに、図11に示す例では、隣接する2つの辺に沿って配置された切り欠き部20をつなぐように溝部400が配置されているため、半導体素子を半田で実装する際に気泡が生じた場合であっても、溝部400を通して気泡を除去することができる。
なお、図10及び図11に示す例では、溝部300、400の底部にサブトレンチがある例について示したが、これに限定されない。溝部の底部にサブトレンチが配置されておらず、溝部の底部が平坦であってもよい。
(半導体モジュールの例)
図12は上述した実施形態に係る半導体素子を用いた半導体モジュールの例の概略構成を示す断面図である。なお、図12では、半導体素子10とその周囲の概略について示しており、通常の半導体モジュールで形成される封止樹脂層やケース等は図示を省略している。
図12は上述した実施形態に係る半導体素子を用いた半導体モジュールの例の概略構成を示す断面図である。なお、図12では、半導体素子10とその周囲の概略について示しており、通常の半導体モジュールで形成される封止樹脂層やケース等は図示を省略している。
図12の半導体モジュール100は、本開示の例示的な実施形態で示した半導体素子10と、表面に配線層102a,102b,102cが形成されたモジュール基板101とを備えている。配線層102aはワイヤボンディング用のパターン、配線層102bは素子搭載部、配線層102cは、モジュール基板101とベース基板(図示せず)とを接続するための接続用配線層である。そして、配線層102b上に半田や導電性接着剤などにより構成される導電接続層103が配置されており、この導電接続層103を介して、配線層102bと半導体素子10の裏面における金属電極層15とが接続されている。導電接続層103は切り欠き部20まで入り込んでおり、このため導電接続層103の厚さは、半導体素子10の裏面の中央部よりも切り欠き部20の位置の方が厚くなっている。また、ワイヤ104によって、配線層102aと、半導体素子10の表面における回路素子層13上に配置された電極(図示せず)とが接続されている。
図12の構成によると、上述した実施形態と同様に、半導体素子10の裏面における金属電極層15の剥離が抑制される。また、切り欠き部20において導電接続層103が厚くなっていることによって、半導体モジュール100の信頼性が向上する。これは、最も熱応力が大きくなるチップ外周部における導電接続層103の厚みを厚くすることができることにより、動作時の熱応力に起因した導電接続層103におけるクラックの発生を抑制することができるためである。
以下、半導体モジュール100の製造方法について、図13および図14を用いて説明する。
まず、図13(a)に示すように、絶縁性のモジュール基板101の両面に、例えば銅箔102を貼り付ける。モジュール基板101に銅箔102を貼り付ける方法としては、例えば基板と銅板とを直接接合する直接接合法が挙げられる。モジュール基板101の材料としてはアルミナ、窒化アルミニウム、窒化シリコンなどのセラミックス等が選択される。モジュール基板101の厚さは、例えば0.5mmである。モジュール基板101の材料はモジュールの熱抵抗、耐圧の設計値などにより各種選択される。また、銅箔102の素材としては純銅箔などが使用され、例えば0.2mm厚である。銅箔102の厚さは、半導体素子10に流れる電流の設計値によって決定され、電流量が多くなるほど厚みが大きくなる。
次に、図13(b)に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、所定領域を選択的に除去し、素子搭載部として機能する配線層102b、回路(図示せず)、ワイヤボンディング用のパターンとして機能する配線層102a、ベース基板との接続用配線層として機能する配線層102cを形成する。なお、図13(b)には図示していないが、パターニング後にめっきなどにより、銅配線上にNiめっきやNi/Auめっきなどを施してもよい。めっき膜を形成することによって、銅表面への酸化膜の形成を抑制することができ、はんだ接合の接合信頼性を向上させることができる。
次に、図14(a)に示すように、半田などの導電接続層103を塗布し、リフローすることで半田バンプを形成する。ここで用いられる半田は、モジュール基板の裏面に配置された配線層102cをベース基板(ここでは図示しない)に接続する際に熱処理を実施しても接合用の半田が溶けて半導体素子10が動いてしまわないように、高融点の半田が選択される。例えば、Au−Ge半田やAu−Sn半田などの高融点半田材料が選択される。また、導電接続層103の材料として導電性接着剤などが選択された場合には、塗布後にリフローは行わず、塗布後にそのまま図14(b)に示す半導体素子搭載の工程を行う。
次に、図14(b)に示すように、半導体素子10を導電接続層103上に搭載し、リフローを行うことで接合を形成する。このとき、半田は流動性を持つため、半導体素子10裏面の周辺部に形成した切り欠き部20にまで半田が入り込み、これにより、半導体素子10裏面の周辺部の導電接続層103の厚みが厚くなる。
最後に、半導体素子10表面から、モジュール基板101上の配線層102aに向かってワイヤボンディングによりワイヤ104を形成する。これにより、図12に示すような半導体モジュール100が完成する。
以上説明した半導体モジュールによると、本開示の例示的な実施形態で説明した金属電極層15の剥離の進行を止める効果だけでなく、半導体素子10の裏面周辺部に形成された切り欠き部20に入り込み厚くなった導電接続層103によって、半導体モジュールの信頼性を向上させることができる。
(半導体パッケージの例)
図15は上述した実施形態に係る半導体素子を用いた半導体パッケージの例の概略構成を示す断面図である。ここで示す半導体パッケージ200は、先に説明した半導体モジュールとほぼ同様の構成となるが、リードフレーム201に、導電接続層203を介して半導体素子10が接続されている点が異なる。すなわち、リードフレーム201上に、半田や導電性接着剤などにより構成される導電接続層203が配置されており、この導電接続層203を介して、リードフレーム201と半導体素子10の裏面における金属電極層15とが接続されている。導電接続層203は切り欠き部20まで入り込んでおり、このため導電接続層203の厚さは、半導体素子10の裏面の中央部よりも切り欠き部20の位置の方が厚くなっている。また、ワイヤ204によって、別のリードフレーム205と、半導体素子10の表面における回路素子層13とが接続されている。
図15は上述した実施形態に係る半導体素子を用いた半導体パッケージの例の概略構成を示す断面図である。ここで示す半導体パッケージ200は、先に説明した半導体モジュールとほぼ同様の構成となるが、リードフレーム201に、導電接続層203を介して半導体素子10が接続されている点が異なる。すなわち、リードフレーム201上に、半田や導電性接着剤などにより構成される導電接続層203が配置されており、この導電接続層203を介して、リードフレーム201と半導体素子10の裏面における金属電極層15とが接続されている。導電接続層203は切り欠き部20まで入り込んでおり、このため導電接続層203の厚さは、半導体素子10の裏面の中央部よりも切り欠き部20の位置の方が厚くなっている。また、ワイヤ204によって、別のリードフレーム205と、半導体素子10の表面における回路素子層13とが接続されている。
図15の構成によると、上述した実施形態と同様に、半導体素子10の裏面における金属電極層15の剥離が抑制される。また、切り欠き部20において導電接続層203が厚くなっていることによって、半導体パッケージ200の信頼性が向上する。これは、最も熱応力が大きくなるチップ外周部における導電接続層203の厚みを厚くすることができることにより、動作時の熱応力に起因した導電接続層203におけるクラックの発生を抑制することができるためである。
以上説明した半導体パッケージによると、本開示の例示的な実施形態で説明した金属電極層15の剥離の進行を止める効果だけでなく、半導体素子10の裏面周辺部に形成された切り欠き部20に入り込み厚くなった導電接続層203によって、半導体パッケージの信頼性を向上させることができる。
本開示は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本開示の範囲に含まれうるものである。
本開示は、例えば高い耐圧特性や信頼性が求められる種々の半導体装置に好適に用いられる。特に、縦型のSiC基板を用いたダイオードやトランジスタなどに好適に用いられる。
10 半導体素子
11 炭化珪素基板
12 エピタキシャル層(炭化珪素層)
13 回路素子層
13a スクライブライン
14 オーミック電極層
15 金属電極層
16 凹部
18 サブトレンチ
20,20a,20b,25 切り欠き部
21 角部
31 ダイシング用フィルム
32 ブレード
100 半導体モジュール
101 モジュール基板
102 銅箔
102a,102b,102c 配線層
103,203 導電接続層
104,204 ワイヤ
150 底面
152 側面
160,162 接線
200 半導体パッケージ
201,205 リードフレーム
300,400 溝部
11 炭化珪素基板
12 エピタキシャル層(炭化珪素層)
13 回路素子層
13a スクライブライン
14 オーミック電極層
15 金属電極層
16 凹部
18 サブトレンチ
20,20a,20b,25 切り欠き部
21 角部
31 ダイシング用フィルム
32 ブレード
100 半導体モジュール
101 モジュール基板
102 銅箔
102a,102b,102c 配線層
103,203 導電接続層
104,204 ワイヤ
150 底面
152 側面
160,162 接線
200 半導体パッケージ
201,205 リードフレーム
300,400 溝部
Claims (13)
- 第1の主面および第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面上に配置された炭化珪素層と、
前記炭化珪素基板の前記第2の主面上に配置されたオーミック電極層と、
前記オーミック電極層上に配置された金属電極層とを備え、
前記炭化珪素基板の前記第2の主面の周辺部において、少なくとも、対向する一組の辺に沿って、切り欠き部が形成されており、
前記オーミック電極層および前記金属電極層は、前記第2の主面上から前記切り欠き部表面上にわたって配置されており、
前記切り欠き部は、前記辺に直交する断面の形状が、角部を有しており、
前記断面において、
前記切り欠き部における前記炭化珪素基板の端部での前記炭化珪素基板の厚みは、前記切り欠き部が形成されていない部分における前記炭化珪素基板の厚みよりも小さく、かつ前記角部の底における前記炭化珪素基板の厚みよりも大きい半導体素子。 - 請求項1記載の半導体素子において、
前記切り欠き部が有する前記角部がなす角度は、90度よりも小さい半導体素子。 - 請求項1記載の半導体素子において、
前記切り欠き部は、前記炭化珪素基板の前記第2の主面の周辺部全体にわたって、形成されている半導体素子。 - 請求項3記載の半導体素子において、
前記炭化珪素基板の前記第2の主面の対角線を通る断面での前記切り欠き部の幅は、前記炭化珪素基板の前記第2の主面における対向する一組の辺の中点同士を結ぶ線を通る断面での前記切り欠き部の幅よりも大きい半導体素子。 - 請求項3記載の半導体素子において、
前記炭化珪素基板の前記第2の主面に、溝部がさらに配置されている半導体素子。 - 請求項5記載の半導体素子において、
前記溝部は、前記炭化珪素基板の前記第2の主面において、隣接する2つの辺に沿って配置された前記切り欠き部をつなぐ位置に配置されている半導体素子。 - 第1の主面上に炭化珪素層が形成された炭化珪素基板を準備する工程と、
前記炭化珪素層上に、スクライブラインが形成された回路素子層を形成する工程と、
前記炭化珪素基板の第2の主面のうち、前記スクライブラインに対応する部分に対して、異方性エッチングにより、前記スクライブラインと同一方向に延びる凹部を形成する工程と、
前記凹部が形成された前記第2の主面上に、オーミック電極層を形成する工程と、
前記オーミック電極層上に金属電極層を形成する工程と、
前記スクライブラインに沿って前記炭化珪素基板を半導体素子に個片化する工程とを備え、
前記凹部は、両側面と底面とがそれぞれ角部をなすように形成され、
前記凹部に、前記角部として、サブトレンチが形成されている、半導体素子の製造方法。 - 請求項7記載の半導体素子の製造方法において、
前記個片化する工程において、前記第2の主面からブレードを入れて、ダイシングを行う、半導体素子の製造方法。 - 請求項1から6のうちいずれか1項に記載の半導体素子と、
表面に配線層が配置されたモジュール基板と、
前記配線層の少なくとも一部上に配置された導電接続層とを備え、
前記導電接続層を介して、前記配線層と、前記半導体素子の前記第2の主面上における前記金属電極層とが、接続されている半導体モジュール。 - 請求項9記載の半導体モジュールにおいて、
前記導電接続層の厚さは、前記半導体素子の前記第2の主面の中央部よりも、前記切り欠き部の位置の方が厚い半導体モジュール。 - 請求項1から6のうちいずれか1項に記載の半導体素子を準備する工程と、
配線層を有するモジュール基板を準備する工程と、
前記モジュール基板の前記配線層上に、導電接続層を形成する工程と、
前記導電接続層を介して、前記半導体素子の前記第2の主面上における前記金属電極層を、前記モジュール基板の前記配線層に接続する工程とを備える、半導体モジュールの製造方法。 - 請求項1から6のうちいずれか1項に記載の半導体素子と、
リードフレームと、
前記リードフレームの少なくとも一部上に配置された導電接続層とを備え、
前記導電接続層を介して、前記リードフレームと、前記半導体素子の前記第2の主面上における前記金属電極層とが接続されている半導体パッケージ。 - 請求項12記載の半導体パッケージにおいて、
前記導電接続層の厚さは、前記半導体素子の前記第2の主面の中央部よりも、前記切り欠き部の位置の方が厚い半導体パッケージ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013101275 | 2013-05-13 | ||
JP2013101275 | 2013-05-13 | ||
PCT/JP2014/002239 WO2014185010A1 (ja) | 2013-05-13 | 2014-04-21 | 半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5942212B2 JP5942212B2 (ja) | 2016-06-29 |
JPWO2014185010A1 true JPWO2014185010A1 (ja) | 2017-02-23 |
Family
ID=51898003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015516895A Expired - Fee Related JP5942212B2 (ja) | 2013-05-13 | 2014-04-21 | 半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US9362366B2 (ja) |
JP (1) | JP5942212B2 (ja) |
WO (1) | WO2014185010A1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015115665A1 (ja) * | 2014-02-03 | 2015-08-06 | 国立大学法人大阪大学 | 接合構造体、及び接合構造体の製造方法 |
DE102014115770B4 (de) * | 2014-10-30 | 2018-03-29 | Infineon Technologies Ag | Verfahren zur verbindung eines substrats |
JP2016157880A (ja) * | 2015-02-26 | 2016-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
JP6467592B2 (ja) * | 2016-02-04 | 2019-02-13 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体 |
JP6658171B2 (ja) * | 2016-03-22 | 2020-03-04 | 富士電機株式会社 | 半導体装置の製造方法 |
US10535588B2 (en) * | 2017-01-18 | 2020-01-14 | Stmicroelectronics, Inc. | Die with metallized sidewall and method of manufacturing |
JP7095844B2 (ja) * | 2018-05-30 | 2022-07-05 | 住友電工デバイス・イノベーション株式会社 | 半導体装置およびその製造方法 |
JP7530202B2 (ja) | 2019-05-23 | 2024-08-07 | ローム株式会社 | 半導体装置 |
US11521917B2 (en) * | 2019-05-23 | 2022-12-06 | Rohm Co., Ltd. | Semiconductor device |
JP7339819B2 (ja) * | 2019-09-04 | 2023-09-06 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
US11923837B2 (en) | 2020-11-25 | 2024-03-05 | Nuvolta Technologies (Hefei) Co., Ltd. | Load switch including back-to-back connected transistors |
US20220166426A1 (en) * | 2020-11-25 | 2022-05-26 | Nuvolta Technologies (Hefei) Co., Ltd. | Load Switch Including Back-to-Back Connected Transistors |
DE102021109003B4 (de) | 2021-04-12 | 2022-12-08 | Infineon Technologies Ag | Verfahren zur Chiptrennung unterstützt von einem Rückseitengraben und einem Haftmittel darin und elektronischer Chip |
CN116013847A (zh) * | 2021-10-22 | 2023-04-25 | 联华电子股份有限公司 | 半导体装置的制作方法 |
EP4228004A1 (en) * | 2022-02-09 | 2023-08-16 | Infineon Technologies AG | Silicon carbide device with metallic interface layers and method of manufacturing |
JP2023179261A (ja) * | 2022-06-07 | 2023-12-19 | 株式会社デンソー | 半導体装置の製造方法 |
US20240297258A1 (en) * | 2023-03-01 | 2024-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5648142A (en) * | 1979-09-27 | 1981-05-01 | Sanyo Electric Co Ltd | Adherence of semiconductor pellet |
JPS6292604U (ja) * | 1985-12-02 | 1987-06-13 | ||
JPH07120642B2 (ja) | 1989-03-27 | 1995-12-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JPH0345668U (ja) * | 1989-09-11 | 1991-04-26 | ||
JPH05182997A (ja) * | 1991-04-17 | 1993-07-23 | Oki Electric Ind Co Ltd | ガラス又は半導体からなるブロックの形成方法及びそのブロックと金属性の基台の接合方法 |
JPH04335551A (ja) | 1991-05-13 | 1992-11-24 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
JPH06177178A (ja) * | 1992-12-01 | 1994-06-24 | Nissan Motor Co Ltd | 半導体チップの構造 |
JP3351053B2 (ja) * | 1993-10-19 | 2002-11-25 | 株式会社豊田自動織機 | 電子部品 |
JP3439597B2 (ja) * | 1996-04-10 | 2003-08-25 | 新日本製鐵株式会社 | n型SiC用オーミック電極とその製造方法 |
JP3795145B2 (ja) | 1996-09-04 | 2006-07-12 | 松下電器産業株式会社 | 炭化珪素の成長法 |
US5972730A (en) * | 1996-09-26 | 1999-10-26 | Kabushiki Kaisha Toshiba | Nitride based compound semiconductor light emitting device and method for producing the same |
JPH113804A (ja) * | 1997-06-13 | 1999-01-06 | Matsushita Electric Ind Co Ltd | 低抵抗抵抗器及びその製造方法 |
JP4493127B2 (ja) | 1999-09-10 | 2010-06-30 | シャープ株式会社 | 窒化物半導体チップの製造方法 |
US6818532B2 (en) | 2002-04-09 | 2004-11-16 | Oriol, Inc. | Method of etching substrates |
CN1241253C (zh) * | 2002-06-24 | 2006-02-08 | 丰田合成株式会社 | 半导体元件的制造方法 |
JP2006086516A (ja) * | 2004-08-20 | 2006-03-30 | Showa Denko Kk | 半導体発光素子の製造方法 |
JP2006156658A (ja) | 2004-11-29 | 2006-06-15 | Toshiba Corp | 半導体装置 |
US8237172B2 (en) * | 2007-10-24 | 2012-08-07 | Panasonic Corporation | Semiconductor device having a silicon carbide substrate with an ohmic electrode layer in which a reaction layer is arranged in contact with the silicon carbide substrate |
JP2010021251A (ja) | 2008-07-09 | 2010-01-28 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2010118573A (ja) | 2008-11-14 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP5758116B2 (ja) * | 2010-12-16 | 2015-08-05 | 株式会社ディスコ | 分割方法 |
JP2012156246A (ja) * | 2011-01-25 | 2012-08-16 | Hitachi Cable Ltd | 半導体ウェハ及び半導体デバイスウェハ |
US9768120B2 (en) * | 2012-11-21 | 2017-09-19 | Infineon Technologies Austria Ag | Semiconductor device assembly including a chip carrier, semiconductor wafer and method of manufacturing a semiconductor device |
-
2014
- 2014-04-21 WO PCT/JP2014/002239 patent/WO2014185010A1/ja active Application Filing
- 2014-04-21 JP JP2015516895A patent/JP5942212B2/ja not_active Expired - Fee Related
- 2014-04-21 US US14/428,289 patent/US9362366B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP5942212B2 (ja) | 2016-06-29 |
US20150249133A1 (en) | 2015-09-03 |
WO2014185010A1 (ja) | 2014-11-20 |
US9362366B2 (en) | 2016-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5942212B2 (ja) | 半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ | |
JP5578184B2 (ja) | 半導体装置の製造方法 | |
US8058732B2 (en) | Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same | |
JP6224292B2 (ja) | 半導体装置および半導体モジュール | |
JP5621334B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US8598035B2 (en) | Semiconductor dice with backside trenches filled with elastic material for improved attachment, packages using the same, and methods of making the same | |
US10103229B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
KR20130103359A (ko) | 탄화 규소 반도체장치 및 그 제조방법 | |
US20190371932A1 (en) | Semiconductor device | |
US11916112B2 (en) | SiC semiconductor device | |
JP5280611B2 (ja) | 半導体デバイスの製造方法、および得られるデバイス | |
US9460995B2 (en) | Semiconductor device and structure therefor | |
US20230019230A1 (en) | High reliability semiconductor devices and methods of fabricating the same | |
US20220384286A1 (en) | Chip package structure with heat conductive layer | |
JP7546537B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2018206871A (ja) | 半導体素子及びその製造方法 | |
JP7258668B2 (ja) | 半導体装置、及び、半導体装置の製造方法 | |
CN107408575B (zh) | 半导体装置及半导体装置的制造方法 | |
US11587840B2 (en) | Semiconductor device and manufacturing method thereof | |
US20130069080A1 (en) | Semiconductor device and method for manufacturing same | |
WO2024157764A1 (ja) | 半導体装置 | |
WO2020144790A1 (ja) | 電力用半導体装置 | |
JP5566798B2 (ja) | 半導体整流素子 | |
JP2005217012A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160419 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160426 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5942212 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |