JPWO2014087792A1 - 高周波モジュール - Google Patents

高周波モジュール Download PDF

Info

Publication number
JPWO2014087792A1
JPWO2014087792A1 JP2014528365A JP2014528365A JPWO2014087792A1 JP WO2014087792 A1 JPWO2014087792 A1 JP WO2014087792A1 JP 2014528365 A JP2014528365 A JP 2014528365A JP 2014528365 A JP2014528365 A JP 2014528365A JP WO2014087792 A1 JPWO2014087792 A1 JP WO2014087792A1
Authority
JP
Japan
Prior art keywords
ground
base material
electrodes
electrode
stacking direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014528365A
Other languages
English (en)
Other versions
JP5610111B1 (ja
Inventor
祐貴 若林
祐貴 若林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2014528365A priority Critical patent/JP5610111B1/ja
Application granted granted Critical
Publication of JP5610111B1 publication Critical patent/JP5610111B1/ja
Publication of JPWO2014087792A1 publication Critical patent/JPWO2014087792A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/70—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes
    • H04B5/77—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes for interrogation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09354—Ground conductor along edge of main surface
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

高周波モジュールは、積層部（２）と、底面電極（４）と、グランド用内部電極（３２Ａ，３３Ａ，３４Ａ，３５Ａ）と、を備えている。底面電極（４）は、グランド用であり、積層部（２）の底面に設けられている。積層部（２）は、高周波回路部の配線が内部を通過する配線領域（１０）を有している。グランド用内部電極（３２Ａ〜３５Ａ）は、それぞれ、積層部（２）のいずれかの層間に設けられて底面電極（４）に接続されており、積層部（２）の外縁に沿って配線領域（１０）の外側を延伸する有端線路からなる。グランド用内部電極（３２Ａ〜３５Ａ）を、積層部（２）の積層方向から透視すると、互いに無端状に連なっている。

Description

本発明は、複数の基材が積層された積層基板の内部に、グランドに接続される内部電極およびビア電極と、高周波回路構成部とが設けられている高周波モジュールに関する。
高周波モジュールは、高周波回路を構成する能動素子や受動素子、配線を、積層基板の内部や積層基板の天面に搭載して構成される。積層基板は、複数の基材を積層し、層間に内部電極を設けるとともに、層内を貫通するビア電極を設けて構成される（例えば、特許文献１参照）。
図６は、従来例に係る高周波モジュールを構成する積層基板の斜視図である。
図６に示す積層基板１０１は、複数の基材からなる積層部１０２と、積層部１０２の層間に設けられているグランド用の内部電極１０３と、積層部１０２の層内に設けられているグランド用のビア電極１０４と、を備えている。内部電極１０３は、積層方向から視た積層部１０２の外縁（以下、積層方向から視た外縁を、単に外縁と称する。）に沿って無端状に設けられている。ビア電極１０４は、積層部１０２の外縁に沿って密に配列されており、対向する内部電極１０３同士を接続している。したがって、高周波モジュール１０１は、グランド用の内部電極１０３とビア電極１０４とにより、積層部２の外縁での高周波ノイズに対するシールド性を得ている。
実開平０６−５２１９１号公報
従来例に係る高周波モジュールでは、グランド用の内部電極１０３が積層部１０２の外縁に沿って設けられているため、内部電極１０３の厚み分だけ積層部１０２の外縁周辺の厚みが増してしまう。その上、製造時に生じる積層部１０２の厚み縮小量は、ビア電極の周囲で小さくなるため、グランド用のビア電極１０４の数が多い場合には、積層部１０２の外縁周辺と中心部とで厚みが大きく相違してしまう。したがって、高い平坦度で積層部１０２を成形するためには、積層部１０２の層数や、内部電極１０３の数、ビア電極１０４の数は少ない方が望ましい。
しかしながら、従来例に係る高周波モジュールでは、積層部１０２の全ての層で、外縁の全周に沿って内部電極１０３が設けられているために、内部電極１０３よりも内側の面積が小さく、面積利用効率が低い。したがって、積層部１０２に多数の能動素子や受動素子を搭載する複雑な配線構造を実現するためには、積層部１０２の層数や、内部電極１０３の数を減らすことが難しかった。
また、内部電極１０３が積層部１０２の外縁の全長と殆ど同じ全長で設けられているために、ビア電極１０４の数を少なくした場合、内部電極１０３が誘導性を持ち、内部電極１０３にグランド電位からの電位差が生じて高周波特性が劣化してしまう。したがって高周波特性の劣化を防ぐためには、ビア電極１０４の数を大きく減らすことも難しかった。
このように従来例に係る高周波モジュール１０１は、複雑な配線構造や良好な高周波特性を確保するために、積層部１０２の層数や、内部電極１０３の数、ビア電極１０４の数を減らすことができず、高い平坦度を実現することが難しかった。
さらには、従来例に係る積層基板１０１では、積層部１０２の外縁付近における金属密度が高いために、製造時に内部残留物から放出されるガスの透過（ガス抜け）が妨げられて積層部１０２の層間でデラミネーションが発生し易く、信頼性が低下する問題もあった。
そこで本発明の目的は、グランド用の内部電極やビア電極の数を減らしても、配線構造が複雑な高周波回路や、高周波特性が良好な高周波回路を構成することが可能であり、高い平坦性と信頼性とシールド性とを実現することができる、高周波モジュールを提供することにある。
本発明に係る高周波モジュールは、積層部と、複数の底面電極と、高周波回路部と、複数のグランド用内部電極と、を備えている。積層部は、複数の基材を積層方向に積層してなる。底面電極は、積層部の積層方向の一方主面に設けられている。高周波回路部は、積層部の内部を通過して設けられており、少なくともいずれかの底面電極に接続されている。複数のグランド用内部電極は、それぞれ、積層部のいずれかの層間に設けられてグランド用の底面電極に接続されており、積層部の外縁に沿って高周波回路部の外側を延伸する有端線路からなり、積層方向から透視すると互いに無端状に連なっている。
この構成では、複数のグランド用内部電極を、積層方向から透視して無端状（ループ状）に連なるように配置するので、グランド用内部電極よりも内側に設けられる高周波回路部が高周波ノイズの影響を受けにくい。また、積層部の外縁付近での金属密度が小さいので、製造時のガス抜け性が高い。また、積層方向でのグランド用内部電極の重なりが少ないので、積層部の外縁付近での厚みが抑制される。また、各層においてグランド用内部電極の面積が小さいので、面積利用効率が高い。また、グランド用内部電極が有端線路状で外縁部の全周よりも短いので、グランド用内部電極が誘導性を持ち難い。
上述の高周波モジュールにおいて高周波回路部は、前記底面電極が設けられている前記積層部の一方主面とは反対側の他方主面に搭載される表面実装型素子を備え、前記グランド用の底面電極は、積層方向から透視すると前記高周波回路部に重なっていると好適である。
この構成では、グランド用内部電極により側面方向に対するシールド性を得ながら、表面実装型素子とグランド用の底面電極とにより積層方向に対するシールド性も得られる。
上述の高周波モジュールにおいて複数のグランド用内部電極それぞれの端部は、積層方向から透視すると積層部の角部分で互いに重なり合っていると好適である。
この構成では、積層部の角部分での電極密度が高くなり強度が高くなる。通常、外部基板から高周波モジュールに作用する外部応力は積層部の角部分で大きいため、角部分の強度を高めることでさらに信頼性を高められる。
上述の高周波モジュールにおいて積層部は、第１乃至第４の基材を含む立方体であり、複数のグランド用内部電極として、積層方向から視て積層部の第１の辺に沿って第１の基材に設けられている第１のグランド用内部電極と、第１の辺に直交する第２の辺に沿って第２の基材に設けられている第２のグランド用内部電極と、第２の辺に直交する第３の辺に沿って第３の基材に設けられている第３のグランド用内部電極と、第３の辺に直交する第４の辺に沿って第４の基材に設けられている第４のグランド用内部電極と、を備えていてもよい。
上述の高周波モジュールにおいて、第１の基材と第２の基材と第３の基材と第４の基材とは、記載順に従った順番で積層方向に並んでいてもよい。
上述の高周波モジュールにおいて積層部は、第１および第２の基材を含む立方体であり、複数のグランド用内部電極として、積層方向から視て積層部の第１の辺に沿って第１の基材に設けられている第１のグランド用内部電極と、第１の辺に対して直交する第２の辺に沿って第２の基材に設けられている第２のグランド用内部電極と、第２の辺に対して直交する第３の辺に沿って第１の基材に設けられている第３のグランド用内部電極と、第３の辺に対して直交する第４の辺に沿って第２の基材に設けられている第４のグランド用内部電極と、を備えていてもよい。
上述の高周波モジュールにおいて積層部は、第１および第２の基材を含む立方体であり、複数のグランド用内部電極として、積層方向から視て積層部の第１の辺と第１の辺に直交する第２の辺とに沿って第１の基材に設けられている第１のグランド用内部電極と、第２の辺に直交する第３の辺と第３の辺に直交する第４の辺とに沿って第２の基材に設けられている第２のグランド用内部電極と、を備えていてもよい。
本発明によれば、高周波モジュールにおいて、積層部に設けられる高周波回路部が高周波ノイズの影響を受けにくく、高いシールド性が得られる。また、製造時に積層部からのガス抜け性が高いため、デラミネーションが生じにくく、高い信頼性が得られる。また、積層部の外縁付近での厚みが抑制されるため、高い平坦性が得られる。
その上、各層において面積利用効率が高く、また、グランド用の内部電極が誘導性を持ち難いために、複雑な配線構造や良好な高周波特性を実現することが容易であり、複雑な配線構造や良好な高周波特性を実現する場合でも、基材の数や、グランド用内部電極の数、グランド用のビア電極の数を減らすことができる。これにより、極めて高い平坦度を実現することが可能である。
第１の実施形態に係る高周波モジュールの回路図である。 第１の実施形態に係る高周波モジュールの構造を説明する図である。 第１の実施形態に係る高周波モジュールの分解斜視図および透過図である。 第２の実施形態に係る高周波モジュールの分解斜視図および透過図である。 第３の実施形態に係る高周波モジュールの分解斜視図および透過図である。 従来例に係る高周波モジュールの積層基板を示す分解斜視図である。
まず、本発明の第１の実施形態に係る高周波モジュールについて説明する。
図１は、第１の実施形態に係る高周波モジュール１が備える高周波回路部１１の回路図である。
高周波回路部１１は、例えば、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のリーダライタ回路であり、アンテナ１２に接続される。
高周波回路部１１は、ＲＦ−ＩＣ１３と、複数の受動素子１４とを備えている。複数の受動素子１４は、低域通過フィルタ回路１５と、整合回路１６とを構成している。ＲＦ−ＩＣ１３は、低域通過フィルタ回路１５と整合回路１６とを介してアンテナ１２に接続される。ＮＦＣ方式のリーダライタ回路のような高周波回路部１１では、グランドの電位が安定することにより、各部の高周波特性、即ち低域通過フィルタ回路１５におけるフィルタ特性や、整合回路１６によるマッチング特性が安定する。
図２（Ａ）は、高周波モジュール１の側面側断面図である。図２（Ｂ）は、高周波モジュール１の底面側平面図である。図２（Ａ）に示す断面は、図２（Ｂ）中に破線Ｂ−Ｂ’で示す位置の断面である。
なお、各図では、導電性を持つ部材は実直線によるハッチングで示し、絶縁性を持つ部材は非実直線によるハッチングで示している。
高周波モジュール１は、前述の高周波回路部１１を構成するＲＦ−ＩＣ１３および受動素子１４に加えて、積層部２と、入出力用の底面電極３と、グランド用の底面電極４と、底面側レジスト部５と、天面電極７と、天面側レジスト部８と、を備えている。
積層部２は、底面を実装面とする立方体であり、ここでは後述する６層の基材を上下方向に積層して構成されている。積層部２の内部には、図１で示した高周波回路部１１において、ＲＦ−ＩＣ１３と各受動素子１４とアンテナ１２とを接続する配線が、内部電極として設けられている。
ＲＦ−ＩＣ１３と各受動素子１４とは、積層部２の天面に搭載されるチップ型素子として構成されている。なお、受動素子１４の一部または全部は、チップ型素子として積層部２の天面に搭載するほか、チップ型素子として積層部２に内蔵したり、積層部２の内部電極によって構成したりしてもよい。
天面電極７は、積層部２の天面に設けられており、ＲＦ−ＩＣ１３と各受動素子１４との端子が接合されている。天面側レジスト部８は、天面電極７の形成領域を除いて、積層部２の天面に設けられており、ＲＦ−ＩＣ１３や各受動素子１４を実装するための実装用はんだが、各天面電極７から漏れてショート不良が発生することを防ぐ機能を有している。
底面電極３および底面電極４は、積層部２の底面に設けられている。したがって、高周波モジュール１は、底面実装型の構成となっている。入出力用である底面電極３は、積層部２の底面において外縁に沿って配列されている小面積のパッド電極である。これらの底面電極３は、ＲＦ−ＩＣ１３を制御するための制御信号が入力される制御端子や、ＲＦ−ＩＣ１３が出力する出力信号を出力する出力端子、グランド端子などとして機能する。また、グランド用の底面電極４は、積層部２の底面において、底面電極３に囲まれる中心部を覆うように設けられている大面積のパッド電極である。
図２（Ｂ）に示すように、底面側レジスト部５は、複数の開口部６をマトリクス状に形成した状態で積層部２の底面に設けられており、後述する外部基板２１への実装時に、実装用はんだが、各端子から漏れてショート不良が発生することを防ぐ機能を有している。
各開口部６は、底面電極３または底面電極４を積層部２の底面側に露出させている。より具体的には、積層部２の外縁に沿って配列されている外側の行および列に位置する複数の開口部６は、それぞれ、複数の底面電極３のうちのいずれかの全面に対向して、それらの底面電極３の全面を積層部２の底面側に露出させている。また、積層部２の中心部付近に配列されている内側の行および列に位置する複数の開口部６は、それぞれ、底面電極４の一部に対向して、底面電極４を部分的に積層部２の底面側に露出させている。
図２（Ｃ）は、高周波モジュール１を外部基板に実装した状態での側面側断面図である。
図２（Ｃ）に示すように、高周波モジュール１は外部基板２１に実装される。外部基板２１は、表面に部品搭載電極２３，２４が設けられている。部品搭載電極２３は、前述の底面電極３を構成する複数のパッド電極と重なる領域それぞれに設けられる小面積のパッド電極である。部品搭載電極２４は、前述の底面電極４を構成する大面積のパッド電極と重なる領域に設けられる大面積の単一のパッド電極である。また、部品搭載電極２３，２４は、全面にクリーム状の実装用はんだ（はんだペースト）２５が塗布され、溶融、固化させることにより、開口部６から露出する底面電極３および底面電極４に接合している。
図３（Ａ）は、高周波モジュール１の分解斜視図である。図３（Ｂ）は、高周波モジュール１を積層方向の天面側から視た透過図である。なお、以下の説明では、積層部２を積層方向の天面側から視て、図３（Ｂ）中で下側を向く第１の辺を、辺Ｘ１と称する。また、図３（Ｂ）中の左側を向く第２の辺を、辺Ｙ１と称する。また、図３（Ｂ）中の上側を向く第３の辺を、辺Ｘ２と称する。また、図３（Ｂ）中の右側を向く第４の辺を、辺Ｙ２と称する。
積層部２の構成についてより具体的に説明すると、図３（Ａ）に示すように、高周波モジュール１の積層部２は、基材の層数が６であり、基材３１，３２，３３，３４，３５，３６を備えている。基材３１は積層部２の天面を構成しており、基材３１の天面には、前述のＲＦ−ＩＣ１３および複数の受動素子１４が搭載されている。基材３６は、積層部２の底面を構成しており、基材３６の底面には、前述の底面電極４と底面電極３とが形成されている。なお、図３（Ａ）において、底面電極４と底面電極３とは図示されていない。基材３１，３２，３３，３４，３５，３６は、記載順に従った順番で、積層部２の天面側から底面側に掛けて積層されている。
基材３１は、天面に前述の天面電極７が形成されており、天面電極７に接続されているビア電極が内部に形成されている。図３（Ａ）において、基材３１のビア電極と天面電極７とは図示されていない。
基材３２は、外縁付近の一部に、グランド用内部電極３２Ａとグランド用ビア電極３２Ｂとが形成されている。グランド用内部電極３２Ａは、積層方向の天面側から視て辺Ｘ１に沿って延伸しており、辺Ｙ１と辺Ｙ２との近傍で両端が終端する有端線路状に形成されている。また、グランド用ビア電極３２Ｂは、辺Ｘ１に沿って等間隔に配列されており、グランド用内部電極３２Ａに重なって接続されている。
また、基材３２は、積層方向から視てグランド用内部電極３２Ａが設けられていない領域が、配線領域１０として構成されている。基材３２の配線領域１０は、図１に示した高周波回路部１１の接続配線を構成する内部電極とビア電極とが形成されている。図３（Ａ）において基材３２の配線領域１０に形成されている配線電極とビア電極とは、図示されていない。
基材３３は、外縁付近の一部に、グランド用内部電極３３Ａとグランド用ビア電極３３Ｂとが形成されている。グランド用内部電極３３Ａは、積層方向の天面側から視て辺Ｙ１に沿って延伸しており、辺Ｘ１と辺Ｘ２との近傍で両端が終端する有端線路状に形成されている。また、グランド用ビア電極３３Ｂは、辺Ｙ１に沿って等間隔に配列されており、グランド用内部電極３３Ａに重なって接続されている。
また、基材３３は、積層方向から視てグランド用内部電極３３Ａが設けられていない領域が、配線領域１０として構成されている。基材３３の配線領域１０は、図１に示した高周波回路部１１の接続配線を構成する内部電極およびビア電極が形成されている。なお、基材３３の配線領域１０は、前述のグランド用ビア電極３２Ｂに接続されている内部電極やビア電極が形成されていてもよい。図３（Ａ）において基材３３の配線領域１０に形成されている配線電極とビア電極とは、図示されていない。
基材３４は、外縁付近の一部に、グランド用内部電極３４Ａとグランド用ビア電極３４Ｂとが形成されている。グランド用内部電極３４Ａは、積層方向の天面側から視て辺Ｘ２に沿って延伸しており、辺Ｙ１と辺Ｙ２との近傍で両端が終端する有端線路状に形成されている。また、グランド用ビア電極３４Ｂは、辺Ｘ２に沿って等間隔に配列されており、グランド用内部電極３４Ａに重なって接続されている。
また、基材３４は、積層方向から視てグランド用内部電極３４Ａが設けられていない領域が、配線領域１０として構成されている。基材３４の配線領域１０は、図１に示した高周波回路部１１の接続配線を構成する内部電極およびビア電極が形成されている。なお、基材３４の配線領域１０は、前述のグランド用ビア電極３２Ｂ，３３Ｂに接続されている内部電極やビア電極が形成されていてもよい。図３（Ａ）において基材３４の配線領域１０に形成されている配線電極とビア電極とは、図示されていない。
基材３５は、積層方向から視た外縁付近の一部に、グランド用内部電極３５Ａとグランド用ビア電極３５Ｂとが形成されている。グランド用内部電極３５Ａは、積層方向の天面側から視て辺Ｙ２に沿って延伸しており、辺Ｘ２と辺Ｘ１との近傍で両端が終端する有端線路状に形成されている。また、グランド用ビア電極３５Ｂは、辺Ｙ２に沿って等間隔に配列されており、グランド用内部電極３５Ａに重なって接続されている。
また、基材３５は、積層方向から視てグランド用内部電極３５Ａが設けられていない領域が、配線領域１０として構成されている。基材３５の配線領域１０は、図１に示した高周波回路部１１の接続配線を構成する内部電極およびビア電極が形成されている。なお、基材３５の配線領域１０は、前述のグランド用ビア電極３２Ｂ，３３Ｂ，３４Ｂに接続されている内部電極やビア電極が形成されていてもよい。図３（Ａ）において基材３５の配線領域１０に形成されている配線電極とビア電極とは、図示されていない。
基材３６は、積層方向から視て全域が、配線領域１０として構成されている。基材３６の配線領域１０は、図１に示した高周波回路部１１の接続配線を構成する内部電極およびビア電極が形成されている。これらの内部電極およびビア電極は、前述の入出力用の底面電極３にも接続されている。また、基材３６の配線領域１０は、前述のグランド用ビア電極３２Ｂ，３３Ｂ，３４Ｂ，３５Ｂに接続されている内部電極やビア電極が形成されている。これらの内部電極やビア電極は、前述のグランド用の底面電極４にも接続されている。図３（Ａ）において基材３６の配線領域１０に形成されている配線電極とビア電極とは、図示されていない。
このようにグランド用内部電極３２Ａ〜３５Ａが積層部２に形成されているため、各基材３２〜３５に設けられているグランド用内部電極３２Ａ〜３５Ａは、図３（Ｂ）に示すように積層方向の天面側から視ると、積層部２の内部で、無端状に連なる。
したがって、この高周波モジュール１に対して外部から来る高周波ノイズや、積層部２の内部で生じる高周波ノイズは、グランド用内部電極３２Ａ〜３５Ａが設けられている積層部２の外縁周辺の全周に亘って、グランド用内部電極３２Ａ〜３５Ａおよびグランド用ビア電極３２Ｂ〜３５Ｂに吸収や反射されることになる。これにより、各基材３１〜３６の配線領域１０を通過して設けられている高周波回路部１１は、積層部２の側面側でのシールド性が高いものになる。
また、積層部２の底面に設けられているグランド用の底面電極４は、図３（Ｂ）に示すように積層方向の天面側から視ると、グランド用内部電極３２Ａ〜３５Ａに囲まれる領域の全面を覆っている。したがって、この高周波モジュール１では、側面方向に対するシールド性だけでなく、積層方向の底面側でのシールド性も得られる。また、積層部２の天面は、天面電極７や各素子によって殆ど覆われているので、この高周波モジュール１では、積層方向の天面側でのシールド性も、一定程度、確保することができる。
このように、本実施形態に係る高周波モジュール１の構成では、積層部２のシールド性を高めることができるが、グランド用内部電極３２Ａ〜３５Ａやグランド用ビア電極３２Ｂ〜３５Ｂを設けることで、積層部２の外縁周辺での厚みが、積層部２の中心付近での厚みよりも増してしまう。
しかしながら、積層部２の外縁周辺においては、角部分でのみ、全てのグランド用内部電極３２Ａ〜３５Ａが重なり合い、全てのグランド用内部電極３２Ａ〜３５Ａの厚み分だけ積層部２の厚みが増し、それ以外では、グランド用内部電極３２Ａ〜３５Ａが重なり合わず、グランド用内部電極３２Ａ〜３５Ａのうちの一つの厚み分だけしか積層部２の厚みが増すことがない。
したがって、積層部２における外縁付近の少なくとも一部の領域で、金属密度が小さくなる。すると、積層部２の形成時に材料に含まれる溶剤成分や水分が揮散するような場合に、揮散ガスが積層部２から抜けやすくなる。したがって、積層部２の内部に揮散ガスが滞留して生じる層間のデラミネーションなどの不具合の発生が抑制されることになる。また、積層部２の角部分では金属密度が大きく、強度が局所的に高いものになる。すると、積層部２の角部分に作用する外部応力が大きい場合でも、積層部２が破壊され難くなる。したがって、外部応力による積層部２の損壊や、残留ガスによるデラミネーションの発生を抑制でき、高周波モジュールの信頼性が高いものになる。
また、各基材３２〜３５においては、グランド用内部電極３２Ａ〜３５Ａに占有される面積が外縁部の一辺に沿う領域の面積だけであるため、配線領域１０の占める面積が大きく、各基材３２〜３５における面積利用効率が高いものになる。したがって、高周波回路部１１の配線構造が複雑であっても、積層部２における基材の数を増す必要が無く、グランド用内部電極の数を抑制することができる。すると、グランド用内部電極による積層部２の厚みの増加も抑制することができるため、高周波回路部１１の配線構造が複雑であっても、積層部２に高い平坦性を実現することが可能である。
また、グランド用内部電極３２Ａ〜３５Ａは、積層部２の外縁全周の長さに比べて十分に短く、グランド用ビア電極３２Ｂ〜３５Ｂの数が少なくても、誘導性を持ち難い。したがって、グランド用内部電極３２Ａ〜３５Ａが、グランド電位からの電位差を持ち難く、良好な高周波特性を実現することが容易である。このため、良好な高周波特性を実現しながらグランド用ビア電極の数を減らすことができる。すると、製造時に、グランド用ビア電極の周辺で生じる積層部２の厚み収縮量の低下の影響を抑制することができ、積層部２の平坦度をより高めることが可能である。
以上の説明では、積層部２の内部で、グランド用内部電極３２Ａ〜３５Ａが螺旋状にずれるように配置される例を示したが、グランド用内部電極３２Ａ〜３５Ａの配置は、上記した配置に限られるものではない。例えば、グランド用内部電極３２Ａ〜３５Ａが設けられている基材の積層順を入れ替えるようにしてもよい。
また、ここでは、入出力用の底面電極３を外縁周辺に配置し、グランド用の底面電極４を内側の中心付近に配置する例を示したが、底面電極の配置はこのような配置関係に限定されるものでは無い。
また、ここでは、グランド用内部電極３２Ａ〜３５Ａが積層部２の角部分で重なるように配置される例を示したが、グランド用内部電極３２Ａ〜３５Ａが重なる位置は、積層部２の角部分以外であってもよく、例えば外縁の各辺中央付近で重なるようにしてもよい。
次に、本発明の第２の実施形態に係る高周波モジュールについて説明する。
図４（Ａ）は、第２の実施形態に係る高周波モジュール４１の分解斜視図である。図４（Ｂ）は、高周波モジュール４１を積層方向の天面側から視た透過図である。
高周波モジュール４１は、積層部４２を備えている。積層部４２は、基材の層数が４であり、基材５１，５２，５３，５６を備えている。基材５１は積層部４２の天面を構成しており、基材５１の天面には、ＲＦ−ＩＣ４３および複数の受動素子４４が搭載されている。基材５６は、積層部４２の底面を構成しており、基材５６の底面には、グランド用の底面電極４５が形成されている。基材５１，５２，５３，５６は、記載順に従った順番で、積層部４２の天面側から底面側に掛けて積層されている。
基材５１は、天面に天面電極が形成されており、天面電極に接続されているビア電極が内部に形成されている。
基材５２は、外縁付近の一部に、グランド用内部電極５２Ａ，５４Ａとグランド用ビア電極５２Ｂ，５４Ｂとが形成されている。グランド用内部電極５２Ａは、積層方向の天面側から視て辺Ｘ１に沿って延伸しており、辺Ｙ１と辺Ｙ２との近傍で両端が終端する有端線路状に形成されている。グランド用内部電極５４Ａは、積層方向の天面側から視て辺Ｘ２に沿って延伸しており、辺Ｙ１と辺Ｙ２との近傍で両端が終端する有端線路状に形成されている。グランド用ビア電極５２Ｂは、辺Ｘ１に沿って等間隔に配列されており、グランド用内部電極５２Ａに重なって接続されている。グランド用ビア電極５４Ｂは、辺Ｘ２に沿って等間隔に配列されており、グランド用内部電極５４Ａに重なって接続されている。
また、基材５２は、積層方向から視てグランド用内部電極５２Ａ，５４Ａが設けられていない領域が、配線領域１０として構成されている。基材５２の配線領域１０は、高周波回路部の接続配線を構成する内部電極とビア電極とが形成されている。
基材５３は、外縁付近の一部に、グランド用内部電極５３Ａ，５５Ａとグランド用ビア電極５３Ｂ，５５Ｂとが形成されている。グランド用内部電極５３Ａは、積層方向の天面側から視て辺Ｙ１に沿って延伸しており、辺Ｘ１と辺Ｘ２との近傍で両端が終端する有端線路状に形成されている。グランド用内部電極５５Ａは、積層方向の天面側から視て辺Ｙ２に沿って延伸しており、辺Ｘ１と辺Ｘ２との近傍で両端が終端する有端線路状に形成されている。グランド用ビア電極５３Ｂは、辺Ｙ１に沿って等間隔に配列されており、グランド用内部電極５３Ａに重なって接続されている。グランド用ビア電極５５Ｂは、辺Ｙ２に沿って等間隔に配列されており、グランド用内部電極５５Ａに重なって接続されている。
また、基材５３は、積層方向から視てグランド用内部電極５３Ａ，５５Ａが設けられていない領域が、配線領域１０として構成されている。基材５３の配線領域１０は、高周波回路部の接続配線を構成する内部電極およびビア電極が形成されている。なお、基材５３の配線領域１０は、前述のグランド用ビア電極５２Ｂ，５４Ｂに接続されている内部電極やビア電極が形成されていてもよい。
基材５６は、積層方向から視て全域が、配線領域１０として構成されている。基材５６の配線領域１０は、高周波回路部の接続配線を構成する内部電極およびビア電極が形成されている。また、基材５６の配線領域１０は、前述のグランド用ビア電極５２Ｂ，５３Ｂ，５４Ｂ，５５Ｂに接続されている内部電極やビア電極が形成されている。これらの内部電極やビア電極は、グランド用の底面電極４５にも接続されている。
このようにグランド用内部電極５２Ａ〜５５Ａが積層部４２に形成されているため、グランド用内部電極５２Ａ〜５５Ａは、図４（Ｂ）に示すように積層方向の天面側から視ると、積層部４２の内部で、無端状に連なっている。
このような構成の高周波モジュール４１においても、第１の実施形態と同様な効果が得られる。
次に、本発明の第３の実施形態に係る高周波モジュールについて説明する。
図５（Ａ）は、第３の実施形態に係る高周波モジュール６１の分解斜視図である。図５（Ｂ）は、高周波モジュール６１を積層方向の天面側から視た透過図である。
高周波モジュール６１は、積層部６２を備えている。積層部６２は、基材の層数が４であり、基材７１，７２，７３，７６を備えている。基材７１は積層部６２の天面を構成しており、基材７１の天面には、ＲＦ−ＩＣ６３および複数の受動素子６４が搭載されている。基材７６は、積層部６２の底面を構成しており、基材７６の底面には、グランド用の底面電極６５が形成されている。基材７１，７２，７３，７６は、記載順に従った順番で、積層部６２の天面側から底面側に掛けて積層されている。
基材７１は、天面に天面電極が形成されており、天面電極に接続されているビア電極が内部に形成されている。
基材７２は、外縁付近の一部に、グランド用内部電極７２Ａとグランド用ビア電極７２Ｂとが形成されている。グランド用内部電極７２Ａは、積層方向の天面側から視て辺Ｘ１および辺Ｙ１に沿って延伸しており、辺Ｘ２や辺Ｙ２との近傍で両端が終端する有端線路状に形成されている。グランド用ビア電極７２Ｂは、辺Ｘ１および辺Ｙ１に沿って等間隔に配列されており、グランド用内部電極７２Ａに重なって接続されている。
また、基材７２は、積層方向から視てグランド用内部電極７２Ａが設けられていない領域が、配線領域１０として構成されている。基材７２の配線領域１０は、高周波回路部の接続配線を構成する内部電極とビア電極とが形成されている。
基材７３は、外縁付近の一部に、グランド用内部電極７３Ａとグランド用ビア電極７３Ｂとが形成されている。グランド用内部電極７３Ａは、積層方向の天面側から視て辺Ｘ２および辺Ｙ２に沿って延伸しており、辺Ｘ１と辺Ｙ１との近傍で両端が終端する有端線路状に形成されている。グランド用ビア電極７３Ｂは、辺Ｘ２および辺Ｙ２に沿って等間隔に配列されており、グランド用内部電極７３Ａに重なって接続されている。
また、基材７３は、積層方向から視てグランド用内部電極７３Ａが設けられていない領域が、配線領域１０として構成されている。基材７３の配線領域１０は、高周波回路部の接続配線を構成する内部電極およびビア電極が形成されている。なお、基材７３の配線領域１０は、前述のグランド用ビア電極７２Ｂに接続されている内部電極やビア電極が形成されていてもよい。
基材７６は、積層方向から視て全域が、配線領域１０として構成されている。基材７６の配線領域１０は、高周波回路部の接続配線を構成する内部電極およびビア電極が形成されている。また、基材７６の配線領域１０は、前述のグランド用ビア電極７２Ｂ，７３Ｂに接続されている内部電極やビア電極が形成されている。これらの内部電極やビア電極は、グランド用の底面電極６５にも接続されている。
このようにグランド用内部電極７２Ａ，７３Ａが積層部６２に形成されているため、グランド用内部電極７２Ａ，７３Ａは、図５（Ｂ）に示すように積層方向の天面側から視ると、積層部６２の内部で、無端状に連なっている。
このような構成の高周波モジュール６１においても、第１の実施形態と同様な効果が得られる。
１，４１，６１…高周波モジュール
２，４２，６２…積層部
３，４，４５，６５…底面電極
５…底面側レジスト部
６…開口部
７…天面電極
８…天面側レジスト部
１０…配線領域
１１…高周波回路部
１２…アンテナ
１３，４３，６３…ＲＦ−ＩＣ
１４，４４，６４…受動素子
１５…低域通過フィルタ回路
１６…整合回路
２１…外部基板
２３，２４…部品搭載電極
３１，３２，３３，３４，３５，３６，５１，５２，５３，５６，７１，７２，７３，７６…基材
３２Ａ，３３Ａ，３４Ａ，３５Ａ，５２Ａ，５３Ａ，５４Ａ，５５Ａ，７２Ａ，７３Ａ…グランド用内部電極
３２Ｂ，３３Ｂ，３４Ｂ，３５Ｂ，５２Ｂ，５３Ｂ，５４Ｂ，５５Ｂ，７２Ｂ，７３Ｂ…グランド用ビア電極

Claims (7)

  1. 複数の基材を積層方向に積層してなる積層部と、
    前記積層部の積層方向の一方主面に設けられている複数の底面電極と、
    前記積層部の内部を通過して設けられており、少なくともいずれかの前記底面電極に接続されている高周波回路部と、
    それぞれ、前記積層部のいずれかの層間に設けられてグランド用の前記底面電極に接続されており、前記積層部の外縁に沿って前記高周波回路部の外側を延伸する有端線路からなり、前記積層方向から透視すると互いに無端状に連なっている、複数のグランド用内部電極と、
    を備える高周波モジュール。
  2. 前記高周波回路部は、前記積層部の一方主面とは反対側の他方主面に搭載される表面実装型素子を備え、
    前記グランド用の底面電極は、積層方向から透視すると前記高周波回路部に重なっている、
    請求項１に記載の高周波モジュール。
  3. 前記複数のグランド用内部電極それぞれの端部は、前記積層方向から透視すると前記積層部の角部分で互いに重なり合っている、
    請求項１または２に記載の高周波モジュール。
  4. 前記積層部は、第１乃至第４の基材を含む立方体であり、
    前記複数のグランド用内部電極として、
    前記積層方向から視て前記積層部の第１の辺に沿って前記第１の基材に設けられている第１のグランド用内部電極と、
    前記第１の辺に直交する第２の辺に沿って前記第２の基材に設けられている第２のグランド用内部電極と、
    前記第２の辺に直交する第３の辺に沿って前記第３の基材に設けられている第３のグランド用内部電極と、
    前記第３の辺に直交する第４の辺に沿って前記第４の基材に設けられている第４のグランド用内部電極と、
    を備える、請求項１〜３のいずれかに記載の高周波モジュール。
  5. 前記第１の基材と前記第２の基材と前記第３の基材と前記第４の基材とは、記載順に従った順番で積層方向に並んでいる、請求項４に記載の高周波モジュール。
  6. 前記積層部は、第１および第２の基材を含む立方体であり、
    前記複数のグランド用内部電極として、
    前記積層方向から視て前記積層部の第１の辺に沿って前記第１の基材に設けられている第１のグランド用内部電極と、
    前記第１の辺に対して直交する第２の辺に沿って前記第２の基材に設けられている第２のグランド用内部電極と、
    前記第２の辺に対して直交する第３の辺に沿って前記第１の基材に設けられている第３のグランド用内部電極と、
    前記第３の辺に対して直交する第４の辺に沿って前記第２の基材に設けられている第４のグランド用内部電極と、
    を備える、請求項１〜３のいずれかに記載の高周波モジュール。
  7. 前記積層部は、第１および第２の基材を含む立方体であり、
    前記複数のグランド用内部電極として、
    前記積層方向から視て前記積層部の第１の辺と前記第１の辺に直交する第２の辺とに沿って前記第１の基材に設けられている第１のグランド用内部電極と、
    前記第２の辺に直交する第３の辺と前記第３の辺に直交する第４の辺に沿って前記第２の基材に設けられている第２のグランド用内部電極と、を備える、請求項１〜３のいずれかに記載の高周波モジュール。
JP2014528365A 2012-12-07 2013-11-08 高周波モジュール Active JP5610111B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014528365A JP5610111B1 (ja) 2012-12-07 2013-11-08 高周波モジュール

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012267909 2012-12-07
JP2012267909 2012-12-07
JP2014528365A JP5610111B1 (ja) 2012-12-07 2013-11-08 高周波モジュール
PCT/JP2013/080189 WO2014087792A1 (ja) 2012-12-07 2013-11-08 高周波モジュール

Publications (2)

Publication Number Publication Date
JP5610111B1 JP5610111B1 (ja) 2014-10-22
JPWO2014087792A1 true JPWO2014087792A1 (ja) 2017-01-05

Family

ID=50883218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014528365A Active JP5610111B1 (ja) 2012-12-07 2013-11-08 高周波モジュール

Country Status (4)

Country Link
US (1) US9437559B2 (ja)
JP (1) JP5610111B1 (ja)
CN (1) CN204994110U (ja)
WO (1) WO2014087792A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110710118B (zh) * 2017-06-02 2021-08-20 株式会社村田制作所 高频模块以及通信装置
WO2022124035A1 (ja) * 2020-12-11 2022-06-16 株式会社村田製作所 高周波モジュールおよび通信装置
CN113013567A (zh) * 2021-01-29 2021-06-22 中国电子科技集团公司第三十八研究所 基于siw多馈网络的芯片-封装-天线一体化结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2822482B2 (ja) * 1989-09-20 1998-11-11 松下電器産業株式会社 駆動回路装置
JPH0652191U (ja) * 1992-12-17 1994-07-15 株式会社村田製作所 多層回路基板
JP2882992B2 (ja) * 1994-03-01 1999-04-19 株式会社ピーエフユー シールド機能を備えたプリント板
JP2000040895A (ja) * 1998-07-24 2000-02-08 Sumitomo Metal Electronics Devices Inc 高周波用基板
JP3669255B2 (ja) * 2000-09-19 2005-07-06 株式会社村田製作所 セラミック多層基板の製造方法および未焼成セラミック積層体
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
JP2007027683A (ja) * 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP4557002B2 (ja) * 2005-07-01 2010-10-06 株式会社村田製作所 多層セラミック基板およびその製造方法ならびに多層セラミック基板作製用複合グリーンシート
US20070215962A1 (en) * 2006-03-20 2007-09-20 Knowles Elecronics, Llc Microelectromechanical system assembly and method for manufacturing thereof
WO2010143472A1 (ja) * 2009-06-11 2010-12-16 株式会社村田製作所 高周波スイッチモジュール
JP5617829B2 (ja) * 2011-05-31 2014-11-05 株式会社村田製作所 コモンモードチョークコイルおよび高周波部品

Also Published As

Publication number Publication date
JP5610111B1 (ja) 2014-10-22
US9437559B2 (en) 2016-09-06
US20150221600A1 (en) 2015-08-06
CN204994110U (zh) 2016-01-20
WO2014087792A1 (ja) 2014-06-12

Similar Documents

Publication Publication Date Title
JP4711026B2 (ja) 複合モジュール
JP5574073B2 (ja) 高周波モジュール
JP5817925B2 (ja) 高周波モジュール
JP6687115B2 (ja) Ｅｓｄ保護機能付き実装型複合部品
JP2008060426A (ja) 電子部品モジュール
JP5356520B2 (ja) 配線基板、フィルタデバイスおよび携帯機器
JP5610111B1 (ja) 高周波モジュール
JP6477991B2 (ja) Ｌｃデバイス、ｌｃデバイスの製造方法
JP4956466B2 (ja) 段差が形成された伝導層を有する印刷回路基板
JP2006295111A (ja) 積層型多連バリスタ−ノイズフィルター複合素子
JP6443451B2 (ja) 高周波部品
JP6102770B2 (ja) 高周波モジュール
JP5958454B2 (ja) 部品内蔵モジュール
JP6662204B2 (ja) 電子部品
JP6019367B2 (ja) 半導体装置
JP6256575B2 (ja) 高周波モジュール
JP4849859B2 (ja) 積層回路基板及びこれを具えた携帯型電子機器
JP5846187B2 (ja) 部品内蔵モジュール
WO2013001692A1 (ja) 電子装置及びノイズ抑制方法
JP2007173669A (ja) 多層回路基板及びｉｃパッケージ
JP6083143B2 (ja) チップインダクタ内蔵配線基板
WO2021049399A1 (ja) 電子部品モジュール
JP2007189396A (ja) バラン
JP2007150181A (ja) 積層型実装構造体
JP2007243797A (ja) 平衡不平衡変換回路

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20140728

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140818

R150 Certificate of patent or registration of utility model

Ref document number: 5610111

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150