JP4849859B2 - 積層回路基板及びこれを具えた携帯型電子機器 - Google Patents

積層回路基板及びこれを具えた携帯型電子機器 Download PDF

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Description

本発明は、通電によって発熱する回路素子を搭載した積層回路基板、及びこれを具えた携帯型電子機器に関するものである。
近年、携帯電話機の小型に伴って、マイクロ波帯の送信部に用いられる信号増幅用ＩＣの小型化及び軽量化が進んできている。
一方、信号増幅用ＩＣは、小型化すればするほど放熱に関して不利になるため、小型化の要求と併せて、動作時の発熱に対応できる良好な放熱構造が求められている。
従来、信号増幅用ＩＣ(２)は、図１０に示す如く、積層基板(51)の表面に実装される(特許文献１参照)。
積層基板(51)は、８層のガラスエポキシ基板部材(51a)〜(51h)とコア基板部材(52)との積層構造を有し、信号増幅用ＩＣ(２)は、最上層のガラスエポキシ基板部材(51a)に形成された表面電極(33)上に設置されている。又、最上層のガラスエポキシ基板部材(51a)には、複数のチップ部品(21)〜(21)が実装されている。
最下層のガラスエポキシ基板部材(51h)の裏面には、グランド電極(34)が形成され、信号増幅用ＩＣ(２)は、８層のガラスエポキシ基板部材(51a)〜(51h)及びコア基板部材(52)を貫通する貫通ビア(53)を介して、グランド電極(34)に接続されている。
貫通ビア(53)は、貫通孔に銅ペースト等の導電材料を充填してなり、この様な導電材料は、ガラスエポキシ樹脂に比べて熱伝導率が高いため、信号増幅用ＩＣ(２)から発生した熱は、該貫通ビア(53)を介してグランド電極(34)に伝達される。即ち、該貫通ビア(53)によって信号増幅用ＩＣ(２)の放熱経路が構成されている。
特開２００５−２６３６８号公報 [H01L 23/26]
しかしながら、上記従来の信号増幅用ＩＣ(２)の放熱構造によれば、信号増幅用ＩＣ(２)から発生した熱が、貫通ビア(53)を介してグランド電極(34)に直接に伝達されてしまうため、グランド電極(34)の貫通ビア(53)との接続部の温度が局所的に上昇してしまう問題があった。
又、上記積層基板(51)を内蔵した携帯電話機においては、グランド電極(34)の貫通ビア(53)との接続部に対向する筐体の一部の温度が局所的に上昇してしまうこととなり、筐体に触れたユーザが不快感をおぼえることがあった。
そこで、本発明の目的は、局所的な温度上昇を防止することが出来る積層回路基板及びこれを具えた携帯型電子機器を提供することである。
本発明に係る積層回路基板は、複数枚の基板部材の積層構造を有し、最上層の基板部材の表面には、通電によって発熱する１或いは複数の回路素子が実装されるべき１或いは複数の表面電極が形成されると共に、各表面電極から最下層の基板部材の裏面に至る接続線路が形成されている。
前記接続線路は、前記複数枚の基板部材の表面にそれぞれ形成された導体パターンと、隣接する２枚の基板部材間で前記導体パターンを互いに電気的に接続する複数のビアとからなり、前記複数枚の基板部材の内、最上層の基板部材には、前記各表面電極の下部領域に１或いは複数のビアが形成されると共に、該最上層の基板部材を除く他の基板部材にはそれぞれ、隣接する２枚の基板部材間で積層方向に互いに重ならない位置に１或いは複数のビアが形成されており、該１或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面に向かって、積層方向に直交する平面上の外側方向へ徐々に拡大している。
具体的には、前記１或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面へ向かって、積層方向に直交する１軸方向の外側へ徐々に拡大している。
又、具体的には、前記１或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面へ向かって、積層方向に直交する第１軸方向と、該第１軸方向及び前記積層方向に直交する第２軸方向の外側へ徐々に拡大している。
上記本発明の積層回路基板において、ビアは、貫通孔に銅ペースト等の導電材料を充填して構成され、合成樹脂やセラミックス等から構成される基板部材よりも熱伝導率が高い。従って、１或いは複数のビアが形成されている領域において、積層方向の熱流束は該積層方向に直交する方向の熱流束よりも大きく、積層方向に伝達される熱量は、積層方向に直交する方向に伝達される熱量よりも大きなものとなる。
各回路素子が実装されるべき表面電極の下部領域には、１或いは複数のビアが形成されているので、各回路素子から発生した熱は、ビアを経て主に積層方向に伝達され、最上層に隣接する第２層に至る。
第２層には、最上層のビアと積層方向に互いに重ならない位置に１或いは複数のビアが形成されているため、回路素子からの熱は、最上層のビアと第２層のビアとを互いに接続する導体パターン及び基板部材自体を経て伝達される。従って、最上層のビアと第２層のビアとの間では、積層方向と該積層方向に直交する方向とに同程度の熱量が伝達されることとなり、各回路素子からの熱は、温度の低い積層方向に直交する外側方向へ拡散する。
又、第２層には、前記下部領域の他、該下部領域の外側にもビアが形成されているので、導体パターン及び基板部材自体を経て積層方向に直交する外側方向へ拡散した熱は、該ビアを介して第２層の下層側に隣接する第３層に伝達されることになる。
各回路素子から発生した熱は、第２層よりも下層側に位置する各層においても第２層と同様に伝達され、各層を経て最下層の裏面に至る。
従って、上記積層回路基板によれば、隣接する２層間で積層方向に互いに重ならない位置に１或いは複数のビアが形成されているので、各回路素子から発生した熱は、最上層の前記下部領域から最下層の裏面に向かって、積層方向に直交する外側方向へ徐々に拡散し、該外側方向に拡散した熱は、上層のビアよりも前記外側方向に形成されたビアを経て下層へ伝達されることになる。これにより、回路素子から発生した熱を最下層の裏面全体に亘って効率よく伝達させることが出来、この結果、積層回路基板の局所的な温度上昇が防止される。
又、本発明に係る積層回路基板の他の構成において、前記接続線路は、前記複数枚の基板部材を貫通する１或いは複数の貫通ビアと、互いに隣接する２枚の基板部材間を電気的に接続する複数のビアと、各基板部材の表面に形成されて前記複数のビアと１或いは複数の貫通ビアとを互いに電気的に接続する導体パターンとから構成される。
前記複数枚の基板部材の内、最上層の基板部材と最下層の基板部材の間には、前記接続線路を構成すべきビアが形成されない１或いは複数枚の基板部材を含み、該１或いは複数枚の基板部材を除く他の基板部材の内、最上層の基板部材には、前記各表面電極の下部領域に１或いは複数のビアが形成されると共に、該最上層の基板部材を除く他の基板部材にはそれぞれ、隣接する２枚の基板部材間で積層方向に互いに重ならない位置に１或いは複数のビアが形成され、該１或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面に向かって、積層方向に直交する平面上の外側方向へ徐々に拡大すると共に、前記１或いは複数の貫通ビアが、前記接続線路を構成する何れのビアよりも前記表面電極から外側へ離間した位置に形成されている。
該他の構成の積層回路基板は、ビアが形成されない１或いは複数の基板部材を含む点で上述の積層回路基板と異なる。上述の積層回路基板において、前記回路素子の下部に対応する領域には、積層基板を構成する全ての基板部材にビアが形成されているため、該領域においては、積層方向の熱流束は該積層方向に直交する方向の熱流束よりも大きく、積層方向に伝達される熱量は、積層方向に直交する方向に伝達される熱量よりも大きなものとなる。
これに対し、該他の構成の積層回路基板は、最上層の基板部材と最下層の基板部材の間に、ビアが形成されない１或いは複数枚の基板部材を有しており、該１或いは複数枚の基板部材では、基板部材自体を経て熱伝達が行なわれるので、積層方向と該積層方向に直交する方向とに同程度の熱量が伝達されることとなる。これにより、全ての基板部材にビアを形成した上述の積層回路基板に比べて、積層方向に直交する外側方向へより多くの熱量を拡散させることが出来る。更に、前記１或いは複数の基板部材にて、積層方向に直交する平面上の外側方向へ拡散した熱は、上層側の各ビアよりも積層方向に直交する平面上の外側に形成されたビアを経て下層側へ伝達され、或いは、前記接続線路を構成する何れのビアよりも前記回路素子から外側へ離間した位置に形成された貫通ビアを経て最下層の裏面へ直接伝達される。これにより、各回路素子から発生した熱を最下層の裏面全体に亘って効率よく伝達させることが出来、この結果、積層回路基板の局所的な温度上昇が防止される。
更に、上記積層路基板を内蔵した本発明の携帯型電子機器においては、積層回路基板の局所的な温度上昇が防止されるので、例えば、筐体の局所的な温度上昇が抑制される。
本発明の積層回路基板によれば、積層回路基板の局所的な温度上昇を防止することが出来る。又、該積層回路基板を内蔵した本発明の携帯型電子機器によれば、筐体の局所的な温度上昇を抑制することが出来る。
以下、本発明を携帯電話機に実施した形態につき、図面に沿って具体的に説明する。
図１に示す如く、本発明の携帯電話機(６)は、液晶ディスプレイ(63)を配備した第１筐体(61)と、複数の操作キー(64)〜(64)を配備した第２筐体(62)とを、ヒンジ機構(65)を介して互いに開閉可能に連結して構成される。
第２筐体(62)には、図２に示す積層基板(10)が内蔵されており、該積層基板(10)の表面には、２つの信号増幅用ＩＣ(２)(２)が、他の複数のチップ部品(21)〜(21)と共に実装されている。
以下、該積層基板(10)の構成について説明する。
第１実施例
図３に示す如く、本実施例の積層基板(10)は、７層のガラスエポキシ基板部材(11)〜(17)の積層構造を有し、最上層(11)には、複数の表面電極(33a)(33b)が形成されており、該表面電極(33a)(33b)上に、信号増幅用ＩＣ(２)や複数のチップ部品(21)(21)が実装されている。
信号増幅用ＩＣ(２)の裏面に接続される表面電極(33a)は、グランドラインを経て、最下層(17)の裏面に形成されたグランド電極(34)に接続されている。該グランドラインは、図４及び図５に示す如く各層の表面に形成したグランド接続パターン(35)と、隣接する２層間で前記グランド接続パターン(35)どうしを互いに電気的に接続する複数のビア(３)〜(３)とから構成される。
図４(ａ)に示す如く、最上層(11)には、信号増幅用ＩＣ(２)の下部領域に９個のビア(３)〜(３)が格子状に配列されている。該ビア(３)は、各層に形成した貫通孔に銅ペースト等の導電材料を充填し、或いは該貫通孔の内表面に銅等の金属鍍金を施して構成される。
図４(ｂ)に示す如く、最上層(11)に隣接する第２層(12)には、信号増幅用ＩＣ(２)の下部領域を中心として、１６個のビア(３)〜(３)が格子状に配列されると共に、該１６個のビア(３)〜(３)を互いに電気的に接続するグランド接続パターン(35)が形成されている。各ビア(３)は、最上層(11)に形成された各ビア(３)とは積層方向に重ならない位置に形成されると共に、第２層(12)の最も外側の１２個のビア(３)〜(３)はそれぞれ、最上層の最も外側の８個のビア(３)よりも外側に形成されている。
図４(ｃ)に示す如く、第２層(12)と隣接する下層側の第３層(13)には、信号増幅用ＩＣ(２)の下部領域を中心として、２５個のビア(３)〜(３)が格子状に配列されると共に、該２５個のビア(３)〜(３)を互いに電気的に接続するグランド接続パターン(35)が形成されている。各ビア(３)は、第２層(12)に形成された各ビア(３)の形成位置とは積層方向に重ならない位置に形成されると共に、第３層(13)の最も外側の１６個のビア(３)〜(３)はそれぞれ、第２層(13)の最も外側の１２個のビア(３)よりも外側に形成されている。
図４(ｄ)及び図５(ａ)〜(ｃ)に示す如く、第４層乃至第７層(14)〜(17)についても第２層(12)及び第３層(13)と同様に、各ビア(３)は、隣接する２層間で積層方向に互いに重ならない位置に形成されると共に、下層に向けてその個数が徐々に増加し、且つその形成範囲が図４及び図５中に２点鎖線で示す信号増幅用ＩＣ(２)の下部領域に相当する領域から外側領域へ徐々に拡大するように形成されている。
各ビア(３)は、銅等の金属材料から構成されるため、エポキシ樹脂から構成される基板部材よりも熱伝導率が高い。従って、図３に示す複数のビア(３)〜(３)が形成されているピラミッド状の領域において、積層方向の熱流束は該積層方向に直交する方向の熱流束よりも大きく、積層方向に伝達される熱量は、積層方向に直交する方向に伝達される熱量よりも大きなものとなる。
図４(ａ)に示す如く最上層(11)には、信号増幅用ＩＣ(２)の下部領域に複数のビア(３)〜(３)が形成されているので、信号増幅用ＩＣ(２)から発生した熱は、該ビア(３)を経て主に積層方向に伝達され、第２層(12)に至る。
図４(ｂ)に示す如く第２層(12)には、最上層(11)の各ビア(３)と積層方向に互いに重ならない位置に複数のビア(３)〜(３)が形成されているため、信号増幅用ＩＣ(２)からの熱は、最上層(11)の各ビア(３)と第２層(12)の各ビア(３)とを互いに接続するグランド接続パターン(35)及び基板部材自体を経て伝達される。従って、最上層(11)の各ビア(３)と第２層(12)の各ビア(３)との間では、積層方向と該積層方向に直交する方向とに同程度の熱量が伝達されることとなる。
又、第２層(12)には、前記下部領域の他、該下部領域の外側にも複数のビア(３)が形成されているので、グランド接続パターン(35)及び基板部材自体を経て積層方向に直交する外側方向へ伝達された熱は、該ビア(３)を介して第２層(12)に隣接する第３層(13)へ伝達されることになる。
信号増幅用ＩＣ(２)から発生した熱は、第２層(12)よりも下層側に位置する第３層乃至第７層(13)〜(17)においても第２層(12)と同様に伝達され、各層を経てグランド電極(34)へ至る。
従って、上記本発明の積層基板(10)によれば、隣接する２層間で積層方向に互いに重ならない位置に複数のビア(３)〜(３)が形成されているので、信号増幅用ＩＣ(２)から発生した熱は、最上層(11)の前記下部領域から最下層(17)の背面電極に向かって、積層方向に直交する外側方向へ徐々に拡散し、該外側方向に拡散した熱は、上層のビア(３)よりも前記外側方向に形成されたビア(３)を経て下層へ伝達されることになる。これにより、信号増幅用ＩＣ(２)から発生した熱をグランド電極(34)全面に亘って効率よく伝達させることが出来、この結果、積層基板(10)の裏面の局所的な温度上昇が防止される。
第２実施例
本実施例の積層基板(10a)は、グランドラインの構成が異なること以外は上記第１実施例の積層基板(10)と同様の構成を有しているので、グランドラインについてのみ説明する。
図６に示す如く、本実施例の積層基板(10a)のグランドラインは、積層基板(10a)を構成する全てのガラスエポキシ基板部材(11)〜(17)を貫通する複数の貫通ビア(31)〜(31)と、隣接する２層間を互いに電気的に接続する複数のビア(３)〜(３)と、図７及び図８に示す如く各層の表面に形成されて、複数のビア(３)〜(３)と複数の貫通ビア(31)〜(31)とを互いに電気的に接続する複数のグランド接続パターン(35)〜(35)とから構成される。各貫通ビア(31)は、積層基板(10a)を構成する全てのガラスエポキシ基板部材(11)〜(17)を貫通する貫通孔に銅ペースト等の導電材料を充填し、或いは該貫通孔の内表面に銅等の金属鍍金を施して構成される。
図７(ａ)に示す如く、最上層(11)には、信号増幅用ＩＣ(２)の下部領域に９個のビア(３)〜(３)が格子状に配列されている。
図７(ｂ)に示す如く、最上層(11)に隣接する第２層(12)には、信号増幅用ＩＣ(２)の下部領域を中心として、１６個のビア(３)〜(３)が格子状に配列されると共に、１６個のビア(３)〜(３)の外側領域には、４個の貫通ビア(31)が形成されている。４個の貫通ビア(31)と１６個のビア(３)〜(３)は、グランド接続パターン(35)を介して互いに電気的に接続されている。各ビア(３)は、最上層(11)に形成された各ビア(３)とは積層方向に重ならない位置に形成されると共に、第２層(12)の最も外側の１２個のビア(３)〜(３)はそれぞれ、最上層の最も外側の８個のビア(３)よりも外側に形成されている。
図７(ｃ)に示す如く、下層側で第２層(12)と隣接する第３層(13)には、信号増幅用ＩＣ(２)の下部領域を中心として、２５個のビア(３)〜(３)が格子状に配列されると共に、２５個のビア(３)〜(３)のの外側領域には、４個の貫通ビア(31)が形成されている。４個の貫通ビア(31)と１６個のビア(３)〜(３)は、グランド接続パターン(35)を介して互いに電気的に接続されている。各ビア(３)は、第２層(12)に形成された各ビア(３)の形成位置とは積層方向に重ならない位置に形成されると共に、第３層(13)の最も外側の１６個のビア(３)〜(３)はそれぞれ、第２層(12)の最も外側の１２個のビア(３)〜(３)よりも外側に形成されている。
又、図８(ａ)及び図８(ｃ)に示す如く、第５層(15)及び第７層(17)についても第２層(12)及び第３層(13)と同様に、各ビア(３)は、隣接する２層間で積層方向に互いに重ならない位置に形成されると共に、下層に向けてその個数が徐々に増加し、且つその形成範囲が、図７及び図８中に２点鎖線で示す信号増幅用ＩＣ(２)の下部領域に相当する領域から外側領域へ徐々に拡大するように形成されている。
これに対し、図７(ｄ)及び図８(ｂ)に示す如く、第４層(14)及び第６層(16)には、ビア(３)及びグランド接続パターン(35)は形成されておらず、４個の貫通ビア(31)〜(31)のみが形成されている。
図３に示す如く、上記第１実施例の積層基板(10)において、信号増幅用ＩＣ(２)の下部に対応する領域には、積層基板(10)を構成する全てのガラスエポキシ基板部材(11)〜(17)に複数のビア(３)〜(３)が形成されるため、該領域においては、積層方向の熱流束は該積層方向に直交する方向の熱流束よりも大きく、積層方向に伝達される熱量は、積層方向に直交する方向に伝達される熱量よりも大きなものとなる。
これに対し、本実施例の積層基板(10a)においては、図６に示す如く、第４層(14)及び第６層(16)にはビア(３)が形成されないため、第４層(14)及び第６層(16)では、基板部材自体を経て熱伝達が行なわれることになる。これにより、積層方向と該積層方向に直交する方向とに同程度の熱量が伝達されることとなり、上記第１実施例の積層基板(10)に比べて、積層方向に直交する外側方向へより多くの熱量を拡散させることが出来る。更に、第４層(14)及び第６層(16)にて積層方向に直交する外側方向へ拡散した熱は、第５層(15)及び第７層(17)に形成されたビア(３)を経て下層側へ伝達され、或いは貫通ビア(31)を経てグランド電極(34)へ直接伝達される。これにより、信号増幅用ＩＣ(２)から発生した熱をグランド電極(34)全面に亘って効率よく伝達させることが出来、この結果、積層基板(10a)の裏面の局所的な温度上昇が防止される。
第３実施例
例えば、図９に示す如く、２つの信号増幅用ＩＣ(２)(２)を積層基板(10b)の表面に隣接して配備する必要がある場合、各信号増幅用ＩＣ(２)の下部領域から最下層(17)のグランド電極(34)へ向けてピラミッド状に複数のビア(３)〜(３)を配置すると共に、積層基板(10b)の下層側にて、２つの信号増幅用ＩＣ(２)の放熱経路を構成する前記複数のビア(３)〜(３)を互いにオーバーラップさせる。
これにより、積層基板(10b)の表面に複数の信号増幅用ＩＣ(２)(２)を隣接して配備した場合にも、各信号増幅用ＩＣ(２)から発生した熱をグランド電極(34)全面に亘って効率よく伝達させることが出来、この結果、積層基板(10b)の裏面の局所的な温度上昇が防止される。
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、上記第１実施例及び第２実施例においては、最上層(11)の信号増幅用ＩＣ(２)の下部領域から最下層(17)のグランド電極(34)へ向けてピラミッド状に複数のビア(３)〜(３)を配置したがこれに限らず、複数のビア(３)〜(３)の形成領域が、最上層(11)の信号増幅用ＩＣ(２)の下部領域から最下層(17)のグランド電極(34)へ向かって、少なくとも積層方向に直交する１軸方向に沿って徐々に拡大していればよく、例えば、最上層(11)の信号増幅用ＩＣ(２)の下部領域から各基板部材の長辺方向の外側に向けて複数のビア(３)〜(３)を配置することも可能である。
本発明に係る携帯電話機の斜視図である。 本発明に係る積層基板の斜視図である。 第１実施例の積層基板の構成を示す断面図である。 該積層基板を構成する基板各層の内、第１層〜第４層を示す平面図である。 該積層基板を構成する基板各層の内、第５層〜第７層を示す平面図である。 第２実施例の積層基板の構成を示す断面図である。 該積層基板を構成する基板各層の内、第１層〜第４層を示す平面図である。 該積層基板を構成する基板各層の内、第５層〜第７層を示す平面図である。 第３実施例の積層基板の構成を示す断面図である。 従来の積層基板の断面図である。
符号の説明
(10)、(10a)、(10b) 積層基板
(11) 第１層
(12) 第２層
(13) 第３層
(14) 第４層
(15) 第５層
(16) 第６層
(17) 第７層
(２) 信号増幅用ＩＣ
(３) ビア
(31) 貫通ビア
(33) 表面電極
(34) グランド電極
(35) グランド接続パターン
(６) 携帯電話機
(61) 第１筐体
(62) 第２筐体

Claims (1)

  1. 複数枚の基板部材の積層構造を有する積層回路基板を内蔵し、前記複数枚の基板部材の内、最上層の基板部材の表面には、通電によって発熱する複数の回路素子が実装されるべき複数の表面電極が形成されると共に、各表面電極から最下層の基板部材の裏面に至る接続線路が形成されている携帯型電子機器において、
    前記接続線路は、前記複数枚の基板部材を貫通する１或いは複数の貫通ビアと、互いに隣接する２枚の基板部材間を電気的に接続する複数のビアと、各基板部材の表面に形成されて前記複数のビアと１或いは複数の貫通ビアとを互いに電気的に接続する導体パターンとから構成され、
    前記複数枚の基板部材の内、最上層の基板部材と最下層の基板部材の間には、前記接続線路を構成すべきビアが形成されない１或いは複数枚の基板部材を含み、
    該１或いは複数枚の基板部材を除く他の基板部材の内、最上層の基板部材には、前記各表面電極の下部領域に１或いは複数のビアが形成されると共に、該最上層の基板部材を除く他の基板部材にはそれぞれ、隣接する２枚の基板部材間で積層方向に互いに重ならない位置に複数のビアが形成され、該複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面に向かって、積層方向に直交する平面上の外側方向へ徐々に拡大すると共に、前記１或いは複数の貫通ビアが、前記接続線路を構成する何れのビアよりも前記表面電極から外側へ離間した位置に形成されており、
    前記各表面電極の下部領域から最下層の基板部材の裏面に向かって徐々に拡大する複数のビア形成領域が、その裾部にて互いにオーバーラップしていることを特徴とする携帯型電子機器。
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WO2015072294A1 (ja) * 2013-11-12 2015-05-21 日立オートモティブシステムズ株式会社 車載電子制御装置の放熱構造

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JPS5836500B2 (ja) * 1974-06-07 1983-08-09 株式会社日立製作所 Ｉｃ用セラミック基板の製造法
JPH05218226A (ja) * 1992-02-03 1993-08-27 Nec Corp 多層配線基板
JP3603354B2 (ja) * 1994-11-21 2004-12-22 株式会社デンソー 混成集積回路装置
JPH09199823A (ja) * 1996-01-19 1997-07-31 Nissan Motor Co Ltd チップオンボードプリント配線板
JP3266505B2 (ja) * 1996-05-20 2002-03-18 京セラ株式会社 多層回路基板
JP2001156462A (ja) * 1999-11-26 2001-06-08 Ibiden Co Ltd 積層配線板

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