JP4849859B2 - 積層回路基板及びこれを具えた携帯型電子機器 - Google Patents
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Description
一方、信号増幅用ICは、小型化すればするほど放熱に関して不利になるため、小型化の要求と併せて、動作時の発熱に対応できる良好な放熱構造が求められている。
積層基板(51)は、8層のガラスエポキシ基板部材(51a)〜(51h)とコア基板部材(52)との積層構造を有し、信号増幅用IC(2)は、最上層のガラスエポキシ基板部材(51a)に形成された表面電極(33)上に設置されている。又、最上層のガラスエポキシ基板部材(51a)には、複数のチップ部品(21)〜(21)が実装されている。
最下層のガラスエポキシ基板部材(51h)の裏面には、グランド電極(34)が形成され、信号増幅用IC(2)は、8層のガラスエポキシ基板部材(51a)〜(51h)及びコア基板部材(52)を貫通する貫通ビア(53)を介して、グランド電極(34)に接続されている。
又、上記積層基板(51)を内蔵した携帯電話機においては、グランド電極(34)の貫通ビア(53)との接続部に対向する筐体の一部の温度が局所的に上昇してしまうこととなり、筐体に触れたユーザが不快感をおぼえることがあった。
そこで、本発明の目的は、局所的な温度上昇を防止することが出来る積層回路基板及びこれを具えた携帯型電子機器を提供することである。
前記接続線路は、前記複数枚の基板部材の表面にそれぞれ形成された導体パターンと、隣接する2枚の基板部材間で前記導体パターンを互いに電気的に接続する複数のビアとからなり、前記複数枚の基板部材の内、最上層の基板部材には、前記各表面電極の下部領域に1或いは複数のビアが形成されると共に、該最上層の基板部材を除く他の基板部材にはそれぞれ、隣接する2枚の基板部材間で積層方向に互いに重ならない位置に1或いは複数のビアが形成されており、該1或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面に向かって、積層方向に直交する平面上の外側方向へ徐々に拡大している。
又、具体的には、前記1或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面へ向かって、積層方向に直交する第1軸方向と、該第1軸方向及び前記積層方向に直交する第2軸方向の外側へ徐々に拡大している。
第2層には、最上層のビアと積層方向に互いに重ならない位置に1或いは複数のビアが形成されているため、回路素子からの熱は、最上層のビアと第2層のビアとを互いに接続する導体パターン及び基板部材自体を経て伝達される。従って、最上層のビアと第2層のビアとの間では、積層方向と該積層方向に直交する方向とに同程度の熱量が伝達されることとなり、各回路素子からの熱は、温度の低い積層方向に直交する外側方向へ拡散する。
各回路素子から発生した熱は、第2層よりも下層側に位置する各層においても第2層と同様に伝達され、各層を経て最下層の裏面に至る。
前記複数枚の基板部材の内、最上層の基板部材と最下層の基板部材の間には、前記接続線路を構成すべきビアが形成されない1或いは複数枚の基板部材を含み、該1或いは複数枚の基板部材を除く他の基板部材の内、最上層の基板部材には、前記各表面電極の下部領域に1或いは複数のビアが形成されると共に、該最上層の基板部材を除く他の基板部材にはそれぞれ、隣接する2枚の基板部材間で積層方向に互いに重ならない位置に1或いは複数のビアが形成され、該1或いは複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面に向かって、積層方向に直交する平面上の外側方向へ徐々に拡大すると共に、前記1或いは複数の貫通ビアが、前記接続線路を構成する何れのビアよりも前記表面電極から外側へ離間した位置に形成されている。
第2筐体(62)には、図2に示す積層基板(10)が内蔵されており、該積層基板(10)の表面には、2つの信号増幅用IC(2)(2)が、他の複数のチップ部品(21)〜(21)と共に実装されている。
以下、該積層基板(10)の構成について説明する。
図3に示す如く、本実施例の積層基板(10)は、7層のガラスエポキシ基板部材(11)〜(17)の積層構造を有し、最上層(11)には、複数の表面電極(33a)(33b)が形成されており、該表面電極(33a)(33b)上に、信号増幅用IC(2)や複数のチップ部品(21)(21)が実装されている。
図4(b)に示す如く、最上層(11)に隣接する第2層(12)には、信号増幅用IC(2)の下部領域を中心として、16個のビア(3)〜(3)が格子状に配列されると共に、該16個のビア(3)〜(3)を互いに電気的に接続するグランド接続パターン(35)が形成されている。各ビア(3)は、最上層(11)に形成された各ビア(3)とは積層方向に重ならない位置に形成されると共に、第2層(12)の最も外側の12個のビア(3)〜(3)はそれぞれ、最上層の最も外側の8個のビア(3)よりも外側に形成されている。
図4(b)に示す如く第2層(12)には、最上層(11)の各ビア(3)と積層方向に互いに重ならない位置に複数のビア(3)〜(3)が形成されているため、信号増幅用IC(2)からの熱は、最上層(11)の各ビア(3)と第2層(12)の各ビア(3)とを互いに接続するグランド接続パターン(35)及び基板部材自体を経て伝達される。従って、最上層(11)の各ビア(3)と第2層(12)の各ビア(3)との間では、積層方向と該積層方向に直交する方向とに同程度の熱量が伝達されることとなる。
信号増幅用IC(2)から発生した熱は、第2層(12)よりも下層側に位置する第3層乃至第7層(13)〜(17)においても第2層(12)と同様に伝達され、各層を経てグランド電極(34)へ至る。
本実施例の積層基板(10a)は、グランドラインの構成が異なること以外は上記第1実施例の積層基板(10)と同様の構成を有しているので、グランドラインについてのみ説明する。
図6に示す如く、本実施例の積層基板(10a)のグランドラインは、積層基板(10a)を構成する全てのガラスエポキシ基板部材(11)〜(17)を貫通する複数の貫通ビア(31)〜(31)と、隣接する2層間を互いに電気的に接続する複数のビア(3)〜(3)と、図7及び図8に示す如く各層の表面に形成されて、複数のビア(3)〜(3)と複数の貫通ビア(31)〜(31)とを互いに電気的に接続する複数のグランド接続パターン(35)〜(35)とから構成される。各貫通ビア(31)は、積層基板(10a)を構成する全てのガラスエポキシ基板部材(11)〜(17)を貫通する貫通孔に銅ペースト等の導電材料を充填し、或いは該貫通孔の内表面に銅等の金属鍍金を施して構成される。
図7(b)に示す如く、最上層(11)に隣接する第2層(12)には、信号増幅用IC(2)の下部領域を中心として、16個のビア(3)〜(3)が格子状に配列されると共に、16個のビア(3)〜(3)の外側領域には、4個の貫通ビア(31)が形成されている。4個の貫通ビア(31)と16個のビア(3)〜(3)は、グランド接続パターン(35)を介して互いに電気的に接続されている。各ビア(3)は、最上層(11)に形成された各ビア(3)とは積層方向に重ならない位置に形成されると共に、第2層(12)の最も外側の12個のビア(3)〜(3)はそれぞれ、最上層の最も外側の8個のビア(3)よりも外側に形成されている。
又、図8(a)及び図8(c)に示す如く、第5層(15)及び第7層(17)についても第2層(12)及び第3層(13)と同様に、各ビア(3)は、隣接する2層間で積層方向に互いに重ならない位置に形成されると共に、下層に向けてその個数が徐々に増加し、且つその形成範囲が、図7及び図8中に2点鎖線で示す信号増幅用IC(2)の下部領域に相当する領域から外側領域へ徐々に拡大するように形成されている。
例えば、図9に示す如く、2つの信号増幅用IC(2)(2)を積層基板(10b)の表面に隣接して配備する必要がある場合、各信号増幅用IC(2)の下部領域から最下層(17)のグランド電極(34)へ向けてピラミッド状に複数のビア(3)〜(3)を配置すると共に、積層基板(10b)の下層側にて、2つの信号増幅用IC(2)の放熱経路を構成する前記複数のビア(3)〜(3)を互いにオーバーラップさせる。
これにより、積層基板(10b)の表面に複数の信号増幅用IC(2)(2)を隣接して配備した場合にも、各信号増幅用IC(2)から発生した熱をグランド電極(34)全面に亘って効率よく伝達させることが出来、この結果、積層基板(10b)の裏面の局所的な温度上昇が防止される。
(11) 第1層
(12) 第2層
(13) 第3層
(14) 第4層
(15) 第5層
(16) 第6層
(17) 第7層
(2) 信号増幅用IC
(3) ビア
(31) 貫通ビア
(33) 表面電極
(34) グランド電極
(35) グランド接続パターン
(6) 携帯電話機
(61) 第1筐体
(62) 第2筐体
Claims (1)
- 複数枚の基板部材の積層構造を有する積層回路基板を内蔵し、前記複数枚の基板部材の内、最上層の基板部材の表面には、通電によって発熱する複数の回路素子が実装されるべき複数の表面電極が形成されると共に、各表面電極から最下層の基板部材の裏面に至る接続線路が形成されている携帯型電子機器において、
前記接続線路は、前記複数枚の基板部材を貫通する1或いは複数の貫通ビアと、互いに隣接する2枚の基板部材間を電気的に接続する複数のビアと、各基板部材の表面に形成されて前記複数のビアと1或いは複数の貫通ビアとを互いに電気的に接続する導体パターンとから構成され、
前記複数枚の基板部材の内、最上層の基板部材と最下層の基板部材の間には、前記接続線路を構成すべきビアが形成されない1或いは複数枚の基板部材を含み、
該1或いは複数枚の基板部材を除く他の基板部材の内、最上層の基板部材には、前記各表面電極の下部領域に1或いは複数のビアが形成されると共に、該最上層の基板部材を除く他の基板部材にはそれぞれ、隣接する2枚の基板部材間で積層方向に互いに重ならない位置に複数のビアが形成され、該複数のビアが形成されている領域が、最上層の基板部材の前記下部領域から最下層の基板部材の裏面に向かって、積層方向に直交する平面上の外側方向へ徐々に拡大すると共に、前記1或いは複数の貫通ビアが、前記接続線路を構成する何れのビアよりも前記表面電極から外側へ離間した位置に形成されており、
前記各表面電極の下部領域から最下層の基板部材の裏面に向かって徐々に拡大する複数のビア形成領域が、その裾部にて互いにオーバーラップしていることを特徴とする携帯型電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005283702A JP4849859B2 (ja) | 2005-09-29 | 2005-09-29 | 積層回路基板及びこれを具えた携帯型電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005283702A JP4849859B2 (ja) | 2005-09-29 | 2005-09-29 | 積層回路基板及びこれを具えた携帯型電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007096009A JP2007096009A (ja) | 2007-04-12 |
JP4849859B2 true JP4849859B2 (ja) | 2012-01-11 |
Family
ID=37981341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005283702A Expired - Fee Related JP4849859B2 (ja) | 2005-09-29 | 2005-09-29 | 積層回路基板及びこれを具えた携帯型電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4849859B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014050081A1 (ja) * | 2012-09-25 | 2014-04-03 | 株式会社デンソー | 電子装置 |
JPWO2015072294A1 (ja) * | 2013-11-12 | 2017-03-16 | 日立オートモティブシステムズ株式会社 | 車載電子制御装置の放熱構造 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5836500B2 (ja) * | 1974-06-07 | 1983-08-09 | 株式会社日立製作所 | Ic用セラミック基板の製造法 |
JPH05218226A (ja) * | 1992-02-03 | 1993-08-27 | Nec Corp | 多層配線基板 |
JP3603354B2 (ja) * | 1994-11-21 | 2004-12-22 | 株式会社デンソー | 混成集積回路装置 |
JPH09199823A (ja) * | 1996-01-19 | 1997-07-31 | Nissan Motor Co Ltd | チップオンボードプリント配線板 |
JP3266505B2 (ja) * | 1996-05-20 | 2002-03-18 | 京セラ株式会社 | 多層回路基板 |
JP2001156462A (ja) * | 1999-11-26 | 2001-06-08 | Ibiden Co Ltd | 積層配線板 |
-
2005
- 2005-09-29 JP JP2005283702A patent/JP4849859B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007096009A (ja) | 2007-04-12 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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|
RD03 | Notification of appointment of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
LAPS | Cancellation because of no payment of annual fees |