CN204994110U - 高频模块 - Google Patents

高频模块 Download PDF

Info

Publication number
CN204994110U
CN204994110U CN201390000956.0U CN201390000956U CN204994110U CN 204994110 U CN204994110 U CN 204994110U CN 201390000956 U CN201390000956 U CN 201390000956U CN 204994110 U CN204994110 U CN 204994110U
Authority
CN
China
Prior art keywords
base material
inner electrode
laminated section
grounding inner
limit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN201390000956.0U
Other languages
English (en)
Inventor
若林祐贵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Application granted granted Critical
Publication of CN204994110U publication Critical patent/CN204994110U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/70—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes
    • H04B5/77—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes for interrogation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09354—Ground conductor along edge of main surface
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

高频模块包括层叠部(2)、底面电极(4)、及接地用内部电极(32A，33A，34A，35A)。底面电极(4)是接地用电极，设置于层叠部(2)的底面。层叠部(2)具有高频电路部的布线通过内部的布线区域(10)。接地用内部电极(32A～35A)分别设置于层叠部(2)的任一层间，与底面电极(4)相连接，分别具有沿着层叠部(2)的外缘延伸至布线区域(10)的外侧的有端线路。接地用内部电极(32A～35A)在从层叠部(2)的层叠方向进行透视时，相互连成无端状。

Description

高频模块
技术领域
本实用新型涉及在多块基板层叠而成的层叠基板内部设置有接地的内部电极和通孔电极、以及高频电路构成部。
背景技术
高频模块采用以下结构：将构成高频电路的有源元件、无源元件、布线安装于层叠基板的内部或层叠基板的顶面。层叠基板构成为层叠多片基材，在层间设置内部电极并设置贯通层内的通孔电极(例如参照专利文献1)。
图6是示出现有例所涉及的构成高频模块的层叠基板的立体图。
图6所示的层叠基板101包括：由多片基材构成的层叠部102；设置于层叠部102的层间的接地用的内部电极103；以及设置于层叠部102的层内的接地用的通孔电极104。内部电极103沿着从层叠方向观察到的层叠部102的外缘(以下将从层叠方向观察到的外缘简称为外缘)设置为无端状。通孔电极104沿着层叠部102的外缘密集地排列，连接彼此相对的内部电极103。因而，层叠基板101利用接地用的内部电极103和通孔电极104获得对层叠部102的外缘处的高频噪声进行屏蔽的屏蔽性。
现有技术文献
专利文献
专利文献1：日本专利实开平06-52191号公报
实用新型内容
实用新型所要解决的技术问题
现有例的高频模块中，接地用的内部电极103沿着层叠部102的外缘进行设置，因此会导致层叠部102的外缘周边的厚度对应于内部电极103厚度的量而增加。此外，在生产时所造成的层叠部102的厚度缩小量会使通孔电极周围减小，因此在接地用的通孔电极104数量较多的情况下，层叠部102的外部周边与中心部的厚度差异较大。因而，为了以较高的平坦度形成层叠部102，希望层叠部102的层数、内部电极103的数量、通孔电极104的数量较少。
但是，在现有例所涉及的高频模块中，由于在层叠部102的所有层上沿着外缘的全周设置有内部电极103，因而内部电极103内侧的面积较小，面积利用效率较低。因而，为了实现在层叠部102上安装大量有源元件、无源元件的复杂布线结构，难以减少层叠部102的层数、内部电极103的数量。
另外，由于设计为内部电极103的全长几乎等同于层叠部102的外缘的全长，因而在减少通孔电极104的数量的情况下，内部电极103具有感应性，在内部电极103产生与接地电位的电位差而导致高频特性劣化。因而，为了防止高频特性的劣化，难以大幅地减少通孔电极104的数量。
如上所述现有例的高频模块101中，为了确保复杂的布线结构、良好的高频特性，无法减少层叠部102的层数、内部电极103的数量、通孔电极104的数量，难以实现较高的平坦度。
而且，现有例的层叠基板101中，由于层叠部102的外缘附近的金属密度较高，因此会阻碍制造时内部残留物所释放出的气体通过(放气)，在层叠部102的层间容易发生脱层。存在可靠性降低的问题。
因此，本实用新型的目的在于提供一种高频模块，即使减少接地用的内部电极、通孔电极的数量，也能构成布线结构复杂的高频电路、高频特性良好的高频电路，能实现较高的平坦性、可靠性、屏蔽性。
解决技术问题所采用的技术方案
本实用新型的高频模块包括层叠部、多个底面电极、高频电路部、以及多个接地用内部电极。层叠部在层叠方向上层叠有多个基材。底面电极设置于层叠部的层叠方向上的一侧主面。高频电路部设置为通过层叠部的内部，且至少与任一个底面电极相连接。多个接地用内部电极分别设置于层叠部的任一层间，与接地用的底面电极相连接，该多个接地用内部电极分别具有沿着层叠部的外缘延伸至高频电路部的外侧的有端线路，且在从层叠方向进行透视时，相互连成无端状。
在该结构中，配置为从层叠方向进行透视时多个接地用内部电极连成无端状(环状)，因此，设置于接地用内部电极的内侧的高频电路部不易受到高频噪声的影响。另外，由于层叠部的外缘附近的金属密度较小，因此制造时的排气性较高。另外，层叠方向上的接地用内部电极的重叠较少，因此能抑制层叠部的外缘附近的厚度。另外，各层上的接地用内部电极的面积较小，因此面积利用效率较高。另外，接地用内部电极为有端线路状且比外缘部的整个周边要短，因此接地用内部电极难以具有感应性。
上述高频模块中，优选高频电路部具有表面安装型元件，该表面安装型元件安装于设置有上述底面电极的上述层叠部的一侧主面的相反侧的另一侧主面，在从层叠方向进行透视时，上述接地用的底面电极与上述高频电路部相重合。
在该结构中，利用接地用内部电极来获得相对于侧面方向的屏蔽性，并利用表面安装型元件和接地用的底面电极来获得相对于层叠方向的屏蔽性。
上述高频模块中，优选在从层叠方向进行透视时，多个接地用内部电极各自的端部在层叠部的角部分相互重叠。
在该结构中，层叠部的角部分的电极密度增高，强度增高。通常，由于从外部基板作用于高频模块的外部应力在层叠部的角部分较大，因此，通过提高角部分的强度能进一步提高可靠性。
上述高频模块中，层叠部也可以是具有第一至第四基材的立方体，作为多个接地用内部电极，包括从层叠方向进行观察时沿着层叠部的第一边设置于第一基材的第一接地用内部电极；沿着与第一边正交的第二边设置于第二基材的第二接地用内部电极；沿着与第二边正交的第三边设置于第三基材的第三接地用内部电极；以及沿着与第三边正交的第四边设置于第四基材的第四接地用内部电极。
上述高频模块中，第一基材、第二基材、第三基材、以及第四基材可按照该顺序依次排列在层叠方向上。
上述高频模块中，层叠部也可以是具有第一基材及第二基材的立方体，作为多个接地用内部电极，包括从层叠方向进行观察时沿着层叠部的第一边设置于第一基材的第一接地用内部电极；沿着与第一边正交的第二边设置于第二基材的第二接地用内部电极；沿着与第二边正交的第三边设置于第一基材的第三接地用内部电极；以及沿着与第三边正交的第四边设置于第二基材的第四接地用内部电极。
上述高频模块中，层叠部也可以是包括第一基材及第二基材的立方体，作为多个接地用内部电极，包括从层叠方向进行观察时沿着层叠部的第一边和与第一边正交的第二边设置于第一基材的第一接地用内部电极；以及沿着与第二边正交的第三边和与第三边正交第第四边设置于第二基材的第二接地用内部电极。
实用新型效果
根据本实用新型，在高频模块中，设置于层叠部的高频电路部不易受到高频噪声的影响，能获得较高的屏蔽性。另外，在制造时层叠部的排气性较高，因此不易发生脱层，能获得较高的可靠性。另外，由于抑制了层叠部的外缘附近的厚度，因此能获得较高的平坦性。
此外，各层上的面积利用效率较高且接地用的内部电极难以获得感应性，因此容易实现复杂的布线结构、良好的高频特性，即使在实现了复杂的布线特性、良好的高频特性的情况下，也能减少基材的数量、接地用内部电极的数量、接地用通孔电极的数量。由此，能实现极高的平坦度。
附图说明
图1是实施方式1所涉及的高频模块的电路图。
图2是说明实施方式1所涉及的高频模块的结构的图，图2(A)是高频模块1的侧面侧剖视图，图2(B)是高频模块1的底面侧俯视图，图2(C)是将高频模块1安装于外部基板的状态下的侧面侧剖视图。
图3是实施方式1所涉及的高频模块的分解立体图及透视图、图3(A)是高频模块1的分解立体图，图3(B)是从层叠方向的顶面侧对高频模块1进行观察而获得的透视图。
图4是实施方式2所涉及的高频模块的分解立体图及透视图、图4(A)是实施方式2所涉及的高频元器件41的分解立体图，图4(B)是从层叠方向的顶面侧对高频模块41进行观察而得到的透视图。
图5是实施方式3所涉及的高频模块的分解立体图及透视图、图5(A)是实施方式3所涉及的高频元器件61的分解立体图、图5(B)是从层叠方向的顶面侧对高频模块61进行观察而得到的透视图。
图6是示出现有例所涉及的构成高频模块的层叠基板的分解立体图。
具体实施方式
首先，对实施方式1所涉及的高频模块进行说明。
图1是实施方式1所涉及的高频模块1所具备的高频电路部11的电路图。
高频电路部11例如是NFC(NearFieldCommunication：近场通信)方式的读写电路，与天线12相连接。
高频电路部11包括RF-IC13、以及多个无源元件14。多个无源元件14包括低通滤波电路13和匹配电路16。RF-IC13通过低通滤波电路15和匹配电路16与天线12相连接。NFC方式的读写电路那样的高频电路部11中，通过使接地电位稳定，从而各部的高频特性即低通滤波电路15中的滤波特性、匹配电路16的匹配特性稳定。
图2(A)是高频模块1的侧面侧剖视图。图2(B)是高频模块1的底面侧俯视图。图2(A)所示的剖面是图2(B)中虚线B-B’所示位置的剖面。
各图中，具有导电性的构件由实线阴影示出，具有绝缘性的构件由非实线阴影示出。
高频模块1不仅具有构成所述高频电路部11的RF-IC13及无源元件14，还具有层叠部2、输入输出用的底面电极3、接地用的底面电极4、底面侧抗蚀剂部5、顶面电极7、天线侧抗蚀剂部8。
层叠部2是以底面为安装面的立方体，此处构成为将后述的六层基材沿上下方向进行层叠。层叠部2的内部，在图1所示的高频电路部11中，将连接RF－IC13和各无源元件14和天线12的布线设为内部电极。
RF－IC13和各无源元件14构成为安装于层叠部2的顶面的贴片型元件。此外，无源元件14的部分或全部可以作为贴片型元件安装于层叠部2的顶面，或者也可以作为贴片型元件内置于层叠部2，或由层叠部2的内部电极来构成。
顶面电极7设置于层叠部2的顶面，与RF－IC13和各无源元件14的端子相接合。天线侧抗蚀剂部8设置在除了顶面电极7的形成区域之外的层叠部2的顶面上，具有防止用于安装RF－IC13和各无源元件14的安装用焊料从各顶面电极7漏出而发生短路不良的功能。
底面电极3及底面电极4设置在层叠部2的底面。因而，高频模块1成为底面安装型的结构。作为输入输出用的底面电极3是在层叠部2的底面上沿着外缘排列的小面积焊盘电极。这些底面电极3作为将用于控制RF-IC13的控制信号输入的控制端子、将RF-IC13所输出的输出信号输出的输出端子、接地端子等来起作用。接地用底面电极4是在层叠部2的底面上设置为覆盖底面电极3所包围的中心部的大面积焊盘电极。
如图2(B)所示，底面侧抗蚀剂部5以将多个开口部6形成为矩阵状的状态设置于层叠部2的底面，并具有以下功能：即，在安装于后述的外部基板21时，防止安装用焊料从各端子漏出而发生短路不良。
各开口部6使底面电极3或底面电极4从层叠部2的底面侧露出。更具体而言，沿着层叠部2的外缘排列的外侧的行及列上的多个开口部6分别与多个底面电极3中的任一个的整个面相对，并分别使这些底面电极3的整个面从层叠部2的底面侧露出。位于配置于层叠部2的中心部附近的内侧的行及列上的多个开口部6分别与底面电极4的一部分相对，并使底面电极4部分地从层叠部2的底面侧露出。
图2(C)是将高频模块1安装于外部基板的状态下的侧面侧剖视图。
如图2(C)所示，高频模块1安装于外部基板21。外部基板21的表面设置有元件安装电极23、24。元件安装电极23是分别设置于与构成所述底面电极3的多个焊盘电极相重叠的区域中的小面积的焊盘电极。元件安装电极24是分别设置于与构成所述底面电极4的大面积焊盘电极相重叠的区域中的大面积的单一的焊盘电极。另外，元件安装电极23、24的整个面上涂布有糊状的安装用焊料(焊糊)25，通过使其熔融、固化，从而与从开口部6露出的底面电极3及底面电极4相接合。
图3(A)是高频模块1的分解立体图。图3(B)是从层叠方向的顶面侧对高频模块1进行观察而获得的透视图。在以下说明中，从层叠方向的顶面侧观察层叠部2时，将图3(B)中朝向下侧的第一边称为边X1。另外，将图3(B)中朝向左侧的第二边称为边Y1。另外，将图3(B)中朝向上侧的第三边称为边X2。另外，将图3(B)中朝向右侧的第四边称为边Y2。
若对层叠部2的结构进行更进一步的具体说明，则如图3(A)所示，高频模块1的层叠部2中，基材的层数为6，具有基材31、32、33、34、35、36。基材31构成层叠部2的顶面，在基材31的顶面上安装有所述RF-IC13及多个无源元件14。基材36构成层叠部2的底面，在基材36的底面上形成所述底面电极4和底面电极3。此外，在图3(A)中，未图示出底面电极4和底面电极3。基材31、32、33、34、35、36按照该记载顺序依次从层叠体2的顶面侧向着底面侧层叠。
基材31在顶面形成有所述顶面电极7，在内部形成有与顶面电极7相连接的通孔电极。在图3(A)中，未图示出基材31的通孔电极和顶面电极7。
基材32的外缘附近的一部分上形成有接地用内部电极32A和接地用通孔电极32B。从层叠方向的顶面侧进行观察时，接地用内部电极32A沿着边X1延伸，并形成为在边Y1和边Y2附近、两端成为终端的有端线路状。另外，接地用通孔电极32B沿着边X1等间隔排列，与接地用内部电极23A重叠并连接。
另外，对于基材32，在从层叠方向进行观察时未设置有接地用内部电极32A的区域构成为布线区域10。基材32的布线区域10中，形成有构成图1所示高频电路部11的连接布线的内部电极及通孔电极。图3(A)中未图示出基材32的布线区域10中所形成的布线电极和通孔电极。
基材33的外缘附近的一部分上形成有接地用内部电极33A和接地用通孔电极33B。从层叠方向的顶面侧进行观察时，接地用内部电极33A沿着边Y1延伸，并形成为在边X1和边X2附近、两端成为终端的有端线路状。另外，接地用通孔电极33B沿着边Y1等间隔排列，与接地用内部电极33A重叠而连接。
另外，对于基材33，在从层叠方向进行观察时未设置有接地用内部电极33A的区域构成为布线区域10。基材33的布线区域10中，形成有构成图1所示高频电路部11的连接布线的内部电极及通孔电极。此外，基材33的布线区域10中也可形成与所述接地用通孔电极32B相连接的内部电极、或通孔电极。图3(A)中未图示出基材33的布线区域10中所形成的布线电极和通孔电极。
基材34的外缘附近的一部分上形成有接地用内部电极34A和接地用通孔电极34B。从层叠方向的顶面侧进行观察时，接地用内部电极34A沿着边X2延伸，并形成为在边Y1和边Y2附近、两端成为终端的有端线路状。另外，接地用通孔电极34B沿着边X2等间隔排列，与接地用内部电极34A重叠并连接。
另外，对于基材34，在从层叠方向进行观察时未设置有接地用内部电极34A的区域构成为布线区域10。基材34的布线区域10中，形成有构成图1所示高频电路部11的连接布线的内部电极及通孔电极。此外，基材34的布线区域10中也可以形成与所述接地用通孔电极32B、33B相连接的内部电极、或通孔电极。图3(A)中未图示出基材34的布线区域10中所形成的布线电极和通孔电极。
基材35的从层叠方向观察到的外缘附近的一部分上形成有接地用内部电极35A和接地用通孔电极35B。从层叠方向的顶面侧进行观察时，接地用内部电极35A沿着边Y2延伸，并形成为在边X2和边X1附近、两端成为终端的有端线路状。另外，接地用通孔电极35B沿着边Y2等间隔排列，与接地用内部电极35A重叠并连接。
另外，对于基材35，在从层叠方向进行观察时未设置有接地用内部电极35A的区域构成为布线区域10。基材35的布线区域10中，形成有构成图1所示高频电路部11的连接布线的内部电极及通孔电极。此外，基材35的布线区域10中也可以形成与所述接地用通孔电极32B、33B、34B相连接的内部电极、或通孔电极。图3(A)中未图示出基材35的布线区域10中所形成的布线电极和通孔电极。
对于基材36，沿层叠方向所观察到的整个区域构成为布线区域10。基材36的布线区域10中，形成有构成图1所示高频电路部11的连接布线的内部电极及通孔电极。这些内部电极及通孔电极都与所述输入输出用的底面电极3相连接。此外，基材36的布线区域10中也可以形成与所述接地用通孔电极32B、33B、34B、35B相连接的内部电极、或通孔电极。这些内部电极及通孔电极都与所述接地用的底面电极4相连接。图3(A)中未图示出基材36的布线区域10中所形成的布线电极和通孔电极。
如上所述，由于层叠部2中形成有接地用内部电极32A至35A，因此，如图3(B)所示那样，从层叠方向的顶面侧进行观察时，设置于各基材32至35的接地用内部电极32A至35A在层叠部2的内部连成为无端状。
因而，对于相对于该高频模块1而言来自外部的高频噪声、层叠部2的内部所产生的高频噪声，会在设置有接地用内部电极32A至35A的层叠部2的外缘周边的全周上，被接地用内部电极32A至35A及接地用通孔电极32B至35B进行反射或吸收。由此，通过各基材31至36的布线区域10而设置的高频电路部11在层叠部2的侧面侧的屏蔽性有所提高。
另外，如图3(B)所示那样，从层叠方向的顶面侧进行观察时，设置于层叠部2的底面的接地用的底面电极4覆盖接地用内部电极32A至35A所包围的整个区域。因而，在该高频模块1中，不仅能获得侧面方向上的屏蔽性，还能获得层叠方向上的底面侧的屏蔽性。另外，由于层叠部2的顶面几乎都由顶面电极7、各元件所覆盖，因而在该高频模块1中，还能在一定程度上确保层叠方向上的顶面侧的屏蔽性。
由此，在本实施方式的高频模块1的结构中，能提高层叠部2的屏蔽性，但由于设置有接地用内部电极32A至35A、接地用通孔电极32B至35B，因而会导致层叠部2的外缘周边的厚度增加量比层叠部2中心附近的厚度增加量要大。
但是，在层叠部2的外缘周边，接地用内部电极32A至35A仅在角部分重叠，层叠部2的厚度仅增大接地用内部电极32A至35A的厚度，除此之外，接地用内部电极32A至35A并不重叠，层叠部2的厚度仅增大接地用内部电极32A至35A中的某一个的厚度。
因而，在层叠部2的外缘附近的至少一部分区域中的金属密度减小。在层叠部2形成时，在材料中所包含的溶剂成分、水分挥发的情况下，挥发的气体易于从层叠部2逸出。因而，能抑制因挥发气体滞留在层叠部2内部而发生层间脱层等不良现象的情况。在层叠部2的角部分的金属密度较大，强度局部较高。即使在作用于层叠部2的角部分的外部应力较大的情况下，层叠部2也不易破损。因而，能抑制因外部应力而导致层叠部2发生损坏、因残留气体而导致发生脱层的可能性，能提高高频模块的可靠性。
各基材32至35中，接地用内部电极32A至35A所占有的面积仅是沿着外缘部的一边的区域的面积，因此布线区域10的占有面积较大，各基材32至35中的面积利用效率较高。因而，即使高频电路部11的布线结构较为复杂，也无需增加层叠部2中的基材数量，能抑制接地用内部电极的数量。由于能抑制因接地用内部电极而引起的层叠部2的厚度增加，因此即使高频电路部11的布线结构复杂，也能在层叠部2实现较高的平坦性。
另外，接地用内部电极32A至35A远短于层叠部2的外缘全长，因而，即使接地用通孔电极32B至35B的数量较少，也不易具有感应性。因而，接地用内部电极32A至35A不易具有不同于接地电位的电位差，容易实现良好的高频特性。因此，能实现良好的高频特性并能减少接地用通孔电极的数量。因而，在制造时能抑制接地用通孔电极周边所产生的层叠部2的厚度收缩量的降低的影响，能进一步提高层叠部2的平坦度。
在以上说明中，示出了在层叠部2的内部将接地用内部电极32A至35A配置为螺旋状的例子，但是接地用内部电极32A至35A的配置并不限于上述配置。例如，可以互换设置有接地用内部电极32A至35A的基材的层叠顺序。
此处，示出将输入输出用的底面电极3配置在外缘周边，将接地用的底面电极4配置在内侧中心附近，但是底面电极的配置并不限于上述配置关系。
此处，示出了将接地用内部电极32A至35A配置成在层叠部2的角部分重叠的例子，但是接地用内部电极32A至35A的重叠位置也可以是层叠部2的角部分以外，例如可以是在外缘的各边中央附近重叠。
接着，对本发明的实施方式2所涉及的高频模块进行说明。
图4(A)是实施方式2所涉及的高频元器件41的分解立体图。图4(B)是从层叠方向的顶面侧对高频模块41进行观察而得到的透视图。
高频模块41包括层叠部42。层叠部42的基材层数为4，且具有基材51、52、53、56。基材51构成层叠部42的顶面，在基材51的顶面上安装有RF-IC13及多个无源元件44。基材56构成层叠部42的底面，在基材56的底面上形成接地用的底面电极45。基材51、52、53、56按照该记载顺序依次从层叠体42的顶面侧向着底面侧进行层叠。
基材51在顶面形成有顶面电极，在内部形成有与顶面电极相连接的通孔电极。
基材52的外缘附近的一部分上形成有接地用内部电极52A、54A和接地用通孔电极52B、54B。从层叠方向的顶面侧进行观察时，接地用内部电极52A沿着边X1延伸，并形成为在边Y1和边Y2附近、两端成为终端的有端线路状。从层叠方向的顶面侧进行观察时，接地用内部电极54A沿着边X2延伸，并形成为在边Y1和边Y2附近、两端成为终端的有端线路状。接地用通孔电极52B沿着边X1等间隔排列，与接地用内部电极52A重叠并连接。接地用通孔电极54B沿着边X2等间隔排列，与接地用内部电极54A重叠并连接。
另外，对于基材52，将从层叠方向进行观察时未设置有接地用内部电极52A、54A的区域构成为布线区域10。基材52的布线区域10形成为构成高频电路部的连接布线的内部电极和通孔电极。
基材53的外缘附近的一部分上形成有接地用内部电极53A、55A和接地用通孔电极53B、55B。从层叠方向的顶面侧进行观察时，接地用内部电极53A沿着边Y1延伸，并形成为在边X1和边X2附近、两端成为终端的有端线路状。从层叠方向的顶面侧进行观察时，接地用内部电极55A沿着边Y2延伸，并形成为在边X1和边X2附近、两端成为终端的有端线路状。接地用通孔电极53B沿着边Y1等间隔排列，与接地用内部电极53A重叠并连接。接地用通孔电极55B沿着边Y2等间隔排列，与接地用内部电极55A重叠并连接。
另外，对于基材53，将从层叠方向进行观察时未设置有接地用内部电极53A、55A的区域构成为布线区域10。基材53的布线区域10形成为构成高频电路部的连接布线的内部电极和通孔电极。此外，基材53的布线区域10中也可以形成与所述接地用通孔电极52B、54B相连接的内部电极、通孔电极。
对于基材56，将沿层叠方向所观察到的整个区域构成为布线区域10。基材56的布线区域10形成为构成高频电路部的连接布线的内部电极和通孔电极。此外，基材56的布线区域10中也可以形成与所述接地用通孔电极52B、53B、54B、55B相连接的内部电极、通孔电极。这些内部电极及通孔电极都与接地用的底面电极45相连接。
如上所述，由于层叠部42中形成有接地用内部电极52A至55A，因此，如图4(B)所示那样，从层叠方向的顶面侧进行观察时，接地用内部电极52A至55A在层叠部42的内部连成为无端状。
采用上述结构的高频模块41中也能获得与实施方式1相同的效果。
接着，对本发明的实施方式3所涉及的高频模块进行说明。
图5(A)是实施方式3所涉及的高频元器件61的分解立体图。图5(B)是从层叠方向的顶面侧对高频模块61进行观察而得到的透视图。
高频模块61包括层叠部62。层叠部62的基材层数为4，且具有基材71、72、73、76。基材71构成层叠部62的顶面，在基材71的顶面上安装有RF-IC63及多个无源元件64。基材76构成层叠部62的底面，在基材76的底面上形成接地用的底面电极65。基材71、72、73、76按照该记载顺序依次从层叠体62的顶面侧向着底面侧进行层叠。
基材71在顶面形成有顶面电极，在内部形成有与顶面电极相连接的通孔电极。
基材72的外缘附近的一部分上形成有接地用内部电极72A和接地用通孔电极72B。从层叠方向的顶面侧进行观察时，接地用内部电极72A沿着边X1及边Y1延伸，并形成为在边X2和边Y2附近、两端成为终端的有端线路状。接地用通孔电极72B沿着边X1及边Y1等间隔排列，与接地用内部电极72A重叠并连接。
另外，对于基材72，将从层叠方向进行观察时未设置有接地用内部电极72A的区域构成为布线区域10。基材72的布线区域10形成为构成高频电路部的连接布线的内部电极和通孔电极。
基材73的外缘附近的一部分上形成有接地用内部电极73A和接地用通孔电极73B。从层叠方向的顶面侧进行观察时，接地用内部电极73A沿着边X2及边Y2延伸，并形成为在边X1和边Y1附近、两端成为终端的有端线路状。接地用通孔电极73B沿着边X2及边Y2等间隔排列，与接地用内部电极73A重叠并连接。
另外，对于基材73，将从层叠方向进行观察时未设置有接地用内部电极73A的区域构成为布线区域10。基材73的布线区域10形成为构成高频电路部的连接布线的内部电极和通孔电极。此外，基材73的布线区域10中也可以形成与所述接地用通孔电极72B相连接的内部电极、或通孔电极。
对于基材76，将沿层叠方向所观察到的整个区域构成为布线区域10。基材76的布线区域10形成为构成高频电路部的连接布线的内部电极和通孔电极。此外，基材76的布线区域10中也可以形成与所述接地用通孔电极72B、73B相连接的内部电极、或通孔电极。这些内部电极及通孔电极都与接地用的底面电极65相连接。
如上所述，由于层叠部62中形成有接地用内部电极72A、73A，因此，如图5(B)所示那样，从层叠方向的顶面侧进行观察时，接地用内部电极72A、73A在层叠部62的内部连成为无端状。
采用上述结构的高频模块61中也能获得与实施方式1相同的效果。
标号说明
1、41、61高频模块
2，42，62层叠部
3、4、45、65底面电极
5底面侧抗蚀剂部
6开口部
7顶面电极
8顶面侧抗蚀剂部
10布线区域
11高频电路部
12天线
13、43、63RF-IC
14、44、64无源元件
15低通滤波电路…
16匹配电路
21外部基板
23、64元件安装电极
31、32、33、34、35、36、51、52、53、56、71、72、73、76基材
32A、33A、34A、35A、52A、53A、54A、55A、72A、73A接地用内部电极
32B、33B、34B、35B、52B、53B、54B、55B、72B、73B接地用通孔电极

Claims (7)

1.一种高频模块，其特征在于，包括：
层叠部，该层叠部由多个基材沿层叠方向层叠而成；
多个底面电极，该多个底面电极设置于所述层叠部的层叠方向上的一侧主面；
高频电路部，该高频电路部设置为通过所述层叠部的内部，且至少与任一个所述底面电极相连接；以及
多个接地用内部电极，该多个接地用内部电极分别设置于所述层叠部的任一层间，与接地用的所述底面电极相连接，该多个接地用内部电极分别具有沿着所述层叠部的外缘延伸至所述高频电路部的外侧的有端线路，且在从所述层叠方向进行透视时，相互连成无端状。
2.如权利要求1所述的高频模块，其特征在于，
所述高频电路部包括安装于所述层叠部的一侧主面的相反侧的另一侧主面上的表面安装型元件，
从层叠方向进行透视时，所述接地用底面电极与所述高频电路部相重叠。
3.如权利要求1所述的高频模块，其特征在于，
从所述层叠方向进行透视时，所述多个接地用内部电极各自的端部在所述层叠部的角部分相重叠。
4.如权利要求1至3的任一项所述的高频模块，其特征在于，
所述层叠部是具有第一至第四基材的立方体，
作为所述多个接地用内部电极，包括：
从所述层叠方向进行观察时沿着所述层叠部的第一边设置于所述第一基材的第一接地用内部电极；
沿着与所述第一边正交的第二边设置于所述第二基材的第二接地用内部电极；
沿着与所述第二边正交的第三边设置于所述第三基材的第三接地用内部电极；以及
沿着与所述第三边正交的第四边设置于所述第四基材的第四接地用内部电极。
5.如权利要求4所述的高频模块，其特征在于，
所述第一基材、所述第二基材、所述第三基材、以及所述第四基材按照该顺序依次排列在层叠方向上。
6.如权利要求1至3的任一项所述的高频模块，其特征在于，
所述层叠部是具有第一基材和第二基材的立方体，
作为所述多个接地用内部电极，包括：
从所述层叠方向进行观察时沿着所述层叠部的第一边设置于所述第一基材的第一接地用内部电极；
沿着与所述第一边正交的第二边设置于所述第二基材的第二接地用内部电极；
沿着与所述第二边正交的第三边设置于所述第一基材的第三接地用内部电极；以及
沿着与所述第三边正交的第四边设置于所述第二基材的第四接地用内部电极。
7.如权利要求1至3的任一项所述的高频模块，其特征在于，
所述层叠部是具有第一基材及第二基材的立方体，
作为所述多个接地用内部电极，包括：
从所述层叠方向进行观察时沿着所述层叠部的第一边和与所述第一边正交的第二边设置于所述第一基材的第一接地用内部电极；以及
沿着与所述第二边正交的第三边和与所述第三边正交的第四边设置于所述第二基材的第二接地用内部电极。
CN201390000956.0U 2012-12-07 2013-11-08 高频模块 Expired - Lifetime CN204994110U (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012267909 2012-12-07
JP2012-267909 2012-12-07
PCT/JP2013/080189 WO2014087792A1 (ja) 2012-12-07 2013-11-08 高周波モジュール

Publications (1)

Publication Number Publication Date
CN204994110U true CN204994110U (zh) 2016-01-20

Family

ID=50883218

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201390000956.0U Expired - Lifetime CN204994110U (zh) 2012-12-07 2013-11-08 高频模块

Country Status (4)

Country Link
US (1) US9437559B2 (zh)
JP (1) JP5610111B1 (zh)
CN (1) CN204994110U (zh)
WO (1) WO2014087792A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110710118A (zh) * 2017-06-02 2020-01-17 株式会社村田制作所 高频模块以及通信装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022124035A1 (ja) * 2020-12-11 2022-06-16 株式会社村田製作所 高周波モジュールおよび通信装置
CN113013567A (zh) * 2021-01-29 2021-06-22 中国电子科技集团公司第三十八研究所 基于siw多馈网络的芯片-封装-天线一体化结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2822482B2 (ja) * 1989-09-20 1998-11-11 松下電器産業株式会社 駆動回路装置
JPH0652191U (ja) * 1992-12-17 1994-07-15 株式会社村田製作所 多層回路基板
JP2882992B2 (ja) * 1994-03-01 1999-04-19 株式会社ピーエフユー シールド機能を備えたプリント板
JP2000040895A (ja) * 1998-07-24 2000-02-08 Sumitomo Metal Electronics Devices Inc 高周波用基板
JP3669255B2 (ja) * 2000-09-19 2005-07-06 株式会社村田製作所 セラミック多層基板の製造方法および未焼成セラミック積層体
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
JP2007027683A (ja) * 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP4557002B2 (ja) * 2005-07-01 2010-10-06 株式会社村田製作所 多層セラミック基板およびその製造方法ならびに多層セラミック基板作製用複合グリーンシート
US20070215962A1 (en) * 2006-03-20 2007-09-20 Knowles Elecronics, Llc Microelectromechanical system assembly and method for manufacturing thereof
DE112010001927B4 (de) * 2009-06-11 2018-02-22 Murata Manufacturing Co., Ltd. Hochfrequenzschaltermodul
JP5617829B2 (ja) * 2011-05-31 2014-11-05 株式会社村田製作所 コモンモードチョークコイルおよび高周波部品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110710118A (zh) * 2017-06-02 2020-01-17 株式会社村田制作所 高频模块以及通信装置

Also Published As

Publication number Publication date
US9437559B2 (en) 2016-09-06
JP5610111B1 (ja) 2014-10-22
WO2014087792A1 (ja) 2014-06-12
US20150221600A1 (en) 2015-08-06
JPWO2014087792A1 (ja) 2017-01-05

Similar Documents

Publication Publication Date Title
JP6414637B2 (ja) 高周波モジュール
JP4650244B2 (ja) 回路モジュールおよびその製造方法
JP5550100B2 (ja) 電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ
JP4725582B2 (ja) 高周波モジュール
JP4653005B2 (ja) 電子部品パッケージ
US11166386B2 (en) Interposer substrate, circuit module, and interposer substrate manufacturing method
JP5019033B2 (ja) コモンモード電流抑制ｅｂｇフィルタ
JP4808755B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
JP5750528B1 (ja) 部品内蔵回路基板
CN204994110U (zh) 高频模块
JP5994108B2 (ja) コモンモードノイズフィルタ
JPWO2020071493A1 (ja) モジュール
JP6102770B2 (ja) 高周波モジュール
JP2016131184A (ja) 半導体装置
CN104335344B (zh) 复合模块
JP2018088460A (ja) シールド層を有するモジュール
US20080266829A1 (en) Shielding structures for signal paths in electronic devices
JP6256575B2 (ja) 高周波モジュール
JP2014212189A (ja) コモンモードノイズフィルタ
CN219697620U (zh) 一种双工器
WO2023135911A1 (ja) 高周波モジュール
JP5895374B2 (ja) 電子部品
JP2006203542A (ja) 分波器
WO2021049399A1 (ja) 電子部品モジュール
JP2853074B2 (ja) 貫通コンデンサの取付け構造

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20160120

CX01 Expiry of patent term