JP6687115B2 - Ｅｓｄ保護機能付き実装型複合部品 - Google Patents
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Description
本発明は、ダイオードとインダクタと備えるＥＳＤ保護機能付き実装型複合部品に関する。
従来、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）による電子機器の損傷や誤作動等を防止するため、各種ＥＳＤ保護回路が利用されている。
例えば、特許文献１の無線送信装置は、送信回路および受信回路（以下、一括して送受信回路と称する。）とアンテナ端子との間にＥＳＤ保護回路を備える。このＥＳＤ保護回路は、ＥＳＤ保護回路は、ＥＳＤ保護機能とともに、フィルタ機能を有する。
ＥＳＤ保護回路は、インダクタ、バリスタ、および、キャパシタを備える。インダクタは、送受信回路とアンテナ端子との間に接続されている。バリスタは、インダクタの一方端子とグランドとの間に接続されている。キャパシタは、インダクタの他方端子とグランドとの間、および、インダクタに並列に接続されている。
このような回路構成のＥＳＤ保護回路では、従来、インダクタ、バリスタ、および、キャパシタは、それぞれ個別の実装型部品である。インダクタ、バリスタ、および、キャパシタは、ベース回路基板（プリント配線基板）にそれぞれ実装されている。
しかしながら、従来のＥＳＤ保護回路の構成では、回路構成要素のそれぞれが個別の実装型部品であり、これらがベース回路基板に実装される構造であるので、ＥＳＤ保護回路を構成するスペースが増大してしまう。また、インダクタ、バリスタ、およびキャパシタは、ベース回路基板の引き回し導体によって接続されるため、例えば、フィルタ回路として所望の特性を得られないこともある。
したがって、本発明の目的は、所望の特性を実現でき、且つ小型のＥＳＤ保護機能付き実装型複合部品を提供することにある。
この発明のＥＳＤ保護機能付き実装型複合部品は、実装型のインダクタと、薄膜部品とを備える。実装型のインダクタは、磁性体を含む直方体の素体と、該素体内に形成されたインダクタ導体と、該インダクタ導体に接続され、素体の第１方向の両端にそれぞれ個別に形成された第１外部導体および第２外部導体と、素体の第１方向の途中位置に形成された第３外部導体と、を備える。薄膜部品は、平板状の素体と、該素体の内部に形成されたＥＳＤ保護素子と、該ＥＳＤ保護素子の第１端子に接続され、素体の表面に形成された第１端子導体と、ＥＳＤ保護素子の第２端子に接続され、素体の表面に形成された第２端子導体と、を備える。薄膜部品は、第１端子導体と第１外部導体とが接続され、第２端子導体と第３外部導体とが接続されるように、素体における第１方向に平行な第１面に実装されている。
この構成では、薄膜部品がインダクタに直接実装されている。したがって、薄膜部品とインダクタとが実装され、薄膜部品とインダクタとを接続する引き回し導体は、必要ない。また、引き回し導体を有さないので、当該引き回し導体のインダクタンス等による特性への影響は、生じない。
また、この発明のＥＳＤ保護機能付き実装型複合部品は、ＥＳＤ保護素子の寄生キャパシタとインダクタとによって、フィルタが構成されていてもよい。
この構成では、フィルタが簡素な構成で実現される。
また、この発明のＥＳＤ保護機能付き実装型複合部品では、次の構成であることが好ましい。薄膜部品は、素体の内部に形成されたキャパシタと、素体の表面に形成された第３端子導体を備える。キャパシタの第１対向電極は第２端子導体に接続され、キャパシタの第２対向電極は、第３端子導体に接続されている。第３端子導体は、第２外部導体に実装されている。
この構成では、薄膜部品内にキャパシタが形成されるので、所望のキャパシタンスを実現し易い。
また、この発明のＥＳＤ保護機能付き実装型複合部品は、キャパシタ、ＥＳＤ保護素子の寄生キャパシタ、および、インダクタによって、フィルタが構成されていてもよい。
この構成では、所望のキャパシタンスを有するキャパシタを含むフィルタが、簡素な構成で容易に実現される。
また、この発明のＥＳＤ保護機能付き実装型複合部品は、次の構成であることが好ましい。薄膜部品の面積は、第１面の面積よりも小さく、第１面に直交する方向に視て、薄膜部品は、第１面に重なっている。
この構成では、ＥＳＤ保護機能付き実装型複合部品の平面面積は、実装型のインダクタの平面面積と同じになる。したがって、ＥＳＤ保護機能付き実装型複合部品は小型になる。
また、この発明のＥＳＤ保護機能付き実装型複合部品は、次の構成であってもよい。薄膜部品の面積は、第１面の面積よりも大きく、第１面に直交する方向に視て、薄膜部品は、第１面に重なっている。
この構成では、ＥＳＤ保護機能付き実装型複合部品の平面面積は、実装型のインダクタの平面面積よりも大きくなるが、薄膜部品が複数の配列形成されたマザー基板の状態で、インダクタと薄膜部品とを接合できる。これにより、ＥＳＤ保護機能付き実装型複合部品の生産効率は向上する。
この発明によれば、所望の特性を実現可能なＥＳＤ保護機能付き実装型複合部品を小型に実現できる。
本発明の第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品について、図を参照して説明する。図１は、本発明の第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品の外観斜視図である。図２（Ａ）は、本発明の第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品の側面断面図であり、図２（Ｂ）は、ＥＳＤ保護機能付き実装型複合部品の側面図であり、図２（Ｃ）は、ＥＳＤ保護機能付き実装型複合部品の平面図である。なお、図２（Ａ）は、図１のＡ−Ａ断面を示している。ただし、薄膜部品３０の内部構造は図示を省略している。
図１、図２（Ａ）、図２（Ｂ）、図２（Ｃ）に示すように、ＥＳＤ保護機能付き実装型複合部品１０は、実装型のインダクタ２０と薄膜部品３０とを備える。
実装型のインダクタ２０は、素体２００、第１外部導体２１１、第２外部導体２１２、および、第３外部導体２１３を備える。素体２００は、磁性体を含む材料からなる。素体２００内には、インダクタ導体が形成されている。なお、素体２００の具体的な構成は、後述する。
素体２００は、直方体形状からなる。具体的に、図１に示すように、直交三軸の方向（Ｘ方向、Ｙ方向、Ｚ方向）に所定寸法を有する。例えば、（Ｘ方向の寸法）×（Ｙ方向の寸法）は、１．０［ｍｍ］×０．５［ｍｍ］、または、０．６［ｍｍ］×０．３［ｍｍ］程度である。Ｚ方向の寸法は、Ｙ方向の寸法と略同じである。Ｘ方向は、本発明の「第１方向」に対応する。
素体２００は、Ｚ方向の一方端に、Ｘ方向に平行な第１面２１を有し、Ｚ方向の他方端にＸ方向に平行な第２面２２を有する。素体２００は、Ｘ方向の一方端にＺ方向に平行な第１端面２３を有し、Ｘ方向の他方端にＺ方向に平行な第２端面２４を有する。さらに、素体２００は、Ｙ方向の両端にＸ方向に平行な側面をそれぞれ有する。
第１外部導体２１１は、素体２００におけるＸ方向の第１端部に形成されている。第１外部導体２１１は、第１端面２３の全面を含み、第１面２１、第２面２２、および、各側面のそれぞれに対して部分的に跨る形状である。第１外部導体２１１は、素体２００内のインダクタ導体の一方端に接続されている。
第２外部導体２１２は、素体２００におけるＸ方向の第２端部に形成されている。第２外部導体２１２は、第２端面２４の全面を含み、第１面２１、第２面２２、および、各側面のそれぞれに対して部分的に跨る形状である。第２外部導体２１２は、素体２００内のインダクタ導体の他方端に接続されている。第２外部導体２１２と第１外部導体２１１とは、離間している。
第３外部導体２１３は、素体２００におけるＸ方向の途中位置に形成されている。第３外部導体２１３は、第１面２１、第２面２２、および、各側面のそれぞれに対して跨る形状である。第３外部導体２１３は、第１外部導体２１１および第２外部導体２１２に対して、離間している。
このように、第１外部導体２１１、第３外部導体２１３、および、第２外部導体２１２は、素体２００の第１方向に沿って配列されており、それぞれ離間している。
薄膜部品３０は、素体３００、第１端子導体３１１、第２端子導体３１２、および、第３端子導体３１３を備える。
素体３００は、平板状であり、半導体ダイオードおよびキャパシタＣを内部に備える。半導体ダイオードが、本発明の「ＥＳＤ保護素子」に対応する。素体３００の具体的な構成は、後述する。素体３００の具体的な寸法は、例えば、（Ｘ方向の寸法）×（Ｙ方向の寸法）は、インダクタ２０の素体２００の寸法が１．０［ｍｍ］×０．５［ｍｍ］の場合に約０．９５［ｍｍ］×約０．４５［ｍｍ］であり、インダクタ２０の素体２００の寸法が０．６［ｍｍ］×０．３［ｍｍ］の場合に、約０．５５［ｍｍ］×約０．２５［ｍｍ］である。
素体３００は、Ｚ方向の一方端に表面３２を有し、Ｚ方向の他方端に裏面３１を有する。第１端子導体３１１、第２端子導体３１２、および、第３端子導体３１３は、素体３００の表面３２に露出して形成されている。第１端子導体３１１、第２端子導体３１２、および、第３端子導体３１３は、Ｘ方向に沿って間隔をあけて配置されている。第１端子導体３１１は、素体３００のＸ方向の第１端付近に形成され、第３端子導体３１３は、素体３００のＸ方向の第２端付近に形成されており。第２端子導体３１２は、素体３００のＸ方向の途中位置に形成されている。
第１端子導体３１１は、半導体ダイオードからなるＥＳＤ保護素子ＴＶＳの第１端に接続されており、第２端子導体３１２は、ＥＳＤ保護素子ＴＶＳの第２端に接続されている。すなわち、第１端子導体３１１と第２端子導体３１２とは、電気的に、ＥＳＤ保護素子ＴＶＳを介して接続されている。第２端子導体３１２は、キャパシタＣの第１対向電極に接続されており、第３端子導体３１３は、キャパシタＣの第２対向電極に接続されている。すなわち、第２端子導体３１２と第３端子導体３１３とは、電気的に、キャパシタＣを介して接続されている。
図２（Ａ）、図２（Ｂ）に示すように、薄膜部品３０は、インダクタ２０の第１面２１に実装されている。具体的には、薄膜部品３０の第１端子導体３１１とインダクタ２０の第１外部導体２１１とは、導電性接合材４１を介して接続されている。薄膜部品３０の第２端子導体３１２とインダクタ２０の第３外部導体２１３とは、導電性接合材４１を介して接続されている。薄膜部品３０の第３端子導体３１３とインダクタ２０の第２外部導体２１２とは、導電性接合材４１を介して接続されている。
このような構成により、ＥＳＤ保護機能付き実装型複合部品１０は、図３に示すような回路を実現する。図３は、本発明の第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品の等価回路図である。図３に示すように、ＥＳＤ保護機能付き実装型複合部品１０は、インダクタＬ、ＥＳＤ保護素子ＴＶＳ、およびキャパシタＣを備える。また、ＥＳＤ保護機能付き実装型複合部品１０は、第１端子Ｐ１、第２端子Ｐ２、および第３端子Ｐ３を備える。
インダクタＬは、第１端子Ｐ１と第２端子Ｐ２との間に接続されている。ＥＳＤ保護素子ＴＶＳは、第１端子Ｐ１と第３端子Ｐ３との間に接続されている。キャパシタＣは、第２端子Ｐ２と第３端子Ｐ３との間に接続されている。ＥＳＤ保護素子ＴＶＳは、寄生キャパシタＣｔｖｓを有し、寄生キャパシタＣｔｖｓは、等価回路的にＥＳＤ保護素子ＴＶＳに並列接続される。第１端子Ｐ１および第２端子Ｐ２は、高周波信号の入出力端子である。第３端子Ｐ３は、グランドに接続される端子である。
この構成によって、ＥＳＤ保護機能付き実装型複合部品１０は、高周波信号の伝送経路をグランドに接続するＥＳＤ保護素子ＴＶＳを備える。さらに、ＥＳＤ保護機能付き実装型複合部品１０は、高周波信号の伝送経路に挿入されるインダクタＬと、該インダクタの一方端とグランドとの間に接続される寄生キャパシタＣｔｖｓと、インダクタＬの他方端とグランドとの間に接続されるキャパシタＣとからなるフィルタ回路（ローパスフィルタ）を備える。
ＥＳＤ保護機能付き実装型複合部品１０の構成を用いることによって、図３のインダクタＬは、インダクタ２０によって実現される。この際、第１外部導体２１１は、第１端子Ｐ１となり、第２外部導体２１２は、第２端子Ｐ２となる。さらに、第３外部導体２１３は、第３端子Ｐ３となる。さらに、図３のＥＳＤ保護素子ＴＶＳおよびキャパシタＣは、薄膜部品３０によって実現される。
そして、上述の構成によって、薄膜部品３０とインダクタ２０とが直接に接合（引き回し導体を用いずに接合することをいい、例えば、導電性接合材４１を介して接合することをいう。）されたＥＳＤ保護機能付き実装型複合部品１０が実現される。これにより、薄膜部品３０とインダクタ２０とを引き回し導体で接続しなくてもよく、引き回し導体を用いることによる特性への悪影響は無い。したがって、薄膜部品３０とインダクタ２０とを所望の特性となるように形成することで、これらからなるＥＳＤ保護機能付き実装型複合部品１０を、容易に所望の特性（フィルタ特性、挿入損失等の伝送特性等）にできる。
図２（Ｃ）に示すように、ＥＳＤ保護機能付き実装型複合部品１０を平面視して（素体２００の第１面２１に直交する方向に視て）、薄膜部品３０は、インダクタ２０に重なっている。そして、上述のように、薄膜部品３０のＸ方向の寸法Ｌ３００は、インダクタ２０の素体２００のＸ方向の寸法Ｌ２００よりも小さい。さらに、薄膜部品３０のＹ方向の寸法Ｗ３００は、インダクタ２０の素体２００のＹ方向の寸法Ｗ２００よりも小さい。
したがって、ＥＳＤ保護機能付き実装型複合部品１０の平面面積（外部回路基板に対する実装面積に対応する。）は、インダクタ２０の平面面積と同じになる。これにより、ＥＳＤ保護素子、インダクタ、キャパシタＣを個別の実装部品とするＥＳＤ保護回路と比較して、ＥＳＤ保護機能付き実装型複合部品１０を小型にできる。すなわち、所望の特性を実現可能なＥＳＤ保護機能付き実装型複合部品１０を小型に実現できる。
このような構成からなるＥＳＤ保護機能付き実装型複合部品１０は、図４に示すように、外部回路基板に実装される。図４（Ａ）は本発明の第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品の外部回路基板への実装状態を示す側面断面図であり、図４（Ｂ）は、外部回路基板への実装状態を示す外観斜視図である。図４（Ａ）は、図１のＡ−Ａ断面と同じ断面を示している。
外部回路基板９０は、基板本体９００と、複数のランド導体９０１、９０２、９０３とを備える。複数のランド導体９０１、９０２、９０３は、基板本体９００の表面に、配列して形成されている。複数のランド導体９０１、９０２、９０３は、互いに離間している。ランド導体９０１、９０２は、それぞれ、アンテナ、送受信回路等の高周波回路（図示を省略する。）に接続されている。ランド導体９０３は、グランド導体（図示を省略する。）に接続されている。
インダクタ２０の第１外部導体２１１は、導電性接合材４２を介してランド導体９０１に接合されており、インダクタ２０の第２外部導体２１２は、導電性接合材４２を介してランド導体９０２に接合されている。インダクタ２０の第３外部導体２１３は、導電性接合材４２を介してランド導体９０３に接合されている。
上述のように、ＥＳＤ保護機能付き実装型複合部品１０の平面面積は、インダクタ２０の平面面積であるので、外部回路基板９０の表面におけるＥＳＤ保護機能付き実装型複合部品１０の専有面積は小さくなる。すなわち、ＥＳＤ保護機能付き実装型複合部品１０を小型に実現できる。
次に、インダクタ２０と薄膜部品３０の具体的な構成について説明する。図５は、本発明の第１の実施形態に係るインダクタの概略構成を示す分解斜視図である。なお、図５の太破線は、インダクタを構成する積層方向の途中位置に配置される１または複数の磁性体層の図示を省略したことを示している。
図５に示すように、インダクタ２０の素体２００は、複数の磁性体層２０２を積層してなる。複数の磁性体層２０２における所定の複数の磁性体層２０２には、インダクタ用導体２０１が形成されている。また、所定の複数の磁性体層２０２には、層間接続導体２０３が形成されている。これら複数のインダクタ用導体２０１、および、複数の層間接続導体２０３によって、積層方向（Ｚ方向）延びる巻回軸を有する螺旋状の導体パターンが形成される。螺旋状の導体パターンの第１端２０１１は、第１外部導体２１１に接続されており、第２端２０１２は、第２外部導体２１２に接続されている。
このような構成のインダクタ２０、すなわち、閉磁路のインダクタ２０を用いることによって、素体２００の外面に形成された第３外部導体２１３と、インダクタ２０が生じる磁界とが結合し難い。したがって、この磁界によるＥＳＤ保護機能付き実装型複合部品１０の特性に与える不所望な影響を大幅に抑制できる。
図６は、本発明の第１の実施形態に係る薄膜部品の概略構成を示す断面図である。なお、薄膜部品内の構成は一断面では表すことが容易でなく、断面図が複雑になるので、図６では、薄膜部品の構成を分かり易くするように、概略構成の断面図としている。
図６に示すように、薄膜部品３０の素体３００は、半導体基板３１０と再配線層３２０とを備える。半導体基板３１０の表面側の内部領域には、ＥＳＤ保護素子となるＥＳＤ保護素子３３０が形成されている。ＥＳＤ保護素子３３０は、所定の深さおよび平面形状である。ＥＳＤ保護素子３３０は、既知の半導体プロセスを用いて形成されている。例えば、半導体基板３１０はＳｉからなる。半導体基板３１０の表面側には、所定の深さのｎ型半導体層（ｎ型ウェル）３３１が形成されている。ｎ型半導体層３３１内には、２つのｐ型半導体部３３２、３３３が、離間して形成されている。２つのｐ型半導体部３３２、３３３は、半導体基板３１０の表面に露出している。この２つのｐ型半導体部３３２、３３３の露出部は、ＥＳＤ保護素子３３０の入出力端子となる。この構成により、互いにカソードが接続され、アノードがそれぞれ半導体基板３１０の表面に露出する２つのｐｎ接合のダイオードが形成されている。これにより、ＥＳＤ保護素子３３０は、ＥＳＤ保護素子として利用可能である。ｐ型半導体部３３２の表面は、本発明の「第１端子」に対応し、ｐ型半導体部３３３の表面は、本発明の「第２端子」に対応する。
再配線層３２０は、複数の絶縁体層からなる。再配線層３２０には、第１対向電極３４１、第２対向電極３４２が形成されている。第１対向電極３４１と第２対向電極３４２とは、誘電体層３４３を挟んで対向している。第１対向電極３４１、第２対向電極３４２、および誘電体層３４３によって、キャパシタＣ（図３のキャパシタＣに対応する。）が形成される。第１対向電極３４１、第２対向電極３４２、および、誘電体層３４３は、薄膜部品３０を平面視して、重ならない位置に配置されている。
ＥＳＤ保護素子３３０のｐ型半導体部３３２は、導電性のコンタクトホール３５１を介して、配線導体３６１に接続されている。配線導体３６１の表面には、第１端子導体３１１が形成されており、第１端子導体３１１は、再配線層３２０の表面、すなわち、薄膜部品３０の表面３２に露出している。なお、この露出面には、メッキ処理が施されていてもよい。メッキとしては、Ｎｉを下地としたＡｕメッキ等を用いることができる。
ＥＳＤ保護素子３３０のｐ型半導体部３３３は、導電性のコンタクトホール３５２を介して、配線導体３６２に接続されている。配線導体３６２の表面の一部には、第２端子導体３１２が形成されており、第２端子導体３１２は、再配線層３２０の表面、すなわち、薄膜部品３０の表面３２に露出している。なお、この露出面には、メッキ処理が施されていてもよい。メッキとしては、Ｎｉを下地としたＡｕメッキ等を用いることができる。
配線導体３６２と第１対向電極３４１とは、導電性のコンタクトホール３５３を介して接続されている。
第２対向電極３４２は、導電性のコンタクトホール３５４を介して、配線導体３６３に接続されている。配線導体３６３の表面には、第３端子導体３１３が形成されており、第３端子導体３１３は、再配線層３２０の表面、すなわち、薄膜部品３０の表面３２に露出している。なお、この露出面には、メッキ処理が施されていてもよい。メッキとしては、Ｎｉを下地としたＡｕメッキ等を用いることができる。
このように、半導体プロセスによるＥＳＤ保護素子３３０を用いることによって、バリスタと異なり、浮遊キャパシタンスを抑制できる。これにより、ＥＳＤ保護素子３３０による不所望なキャパシタＣが抑制され、ＥＳＤ保護機能付き実装型複合部品１０を所望の特性に実現し易い。
また、上述のように、再配線層３２０の積層技術によって、互いに誘電体層３４３を挟んで近接する第１対向電極３４１と第２対向電極３４２とからなるキャパシタＣが形成されることによって、大きなキャパシタンスを薄型に実現できる。したがって、所望のキャパシタンスを得ながら、薄膜部品３０を薄くできる。これにより、所望の特性を実現しながら、薄型のＥＳＤ保護機能付き実装型複合部品１０を実現できる。
次に、本発明の第２の実施形態に係るＥＳＤ保護機能付き実装型複合部品について、図を参照して説明する。図７は、本発明の第２の実施形態に係るＥＳＤ保護機能付き実装型複合部品の側面断面図である。なお、ＥＳＤ保護機能付き実装型複合部品品内の構成は一断面では表すことが容易でなく、断面図が複雑になるので、図７では、ＥＳＤ保護機能付き実装型複合部品の構成を分かり易くするように、概略構成の断面図としている。
図７に示すように、本実施形態に係るＥＳＤ保護機能付き実装型複合部品１０Ａは、第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品１０に対して、薄膜部品３０Ａの構成において異なる。ＥＳＤ保護機能付き実装型複合部品１０Ａの他の構成は、ＥＳＤ保護機能付き実装型複合部品１０と同様であり、同様の箇所の説明は省略する。
薄膜部品３０Ａは、第１の実施形態に係る薄膜部品３０に対して、キャパシタＣを形成する部分が無い点で異なる。薄膜部品３０Ａは、素体３００Ａを備える。素体３００Ａは、半導体基板３１０Ａおよび再配線層３２０Ａを備える。半導体基板３１０Ａの表面側には、ＥＳＤ保護素子３３０が形成されている。ＥＳＤ保護素子３３０のｐ型半導体部３３２は、導電性のコンタクトホール３５１を介して、配線導体３６１に接続されている。配線導体３６１の表面には、第１端子導体３１１が形成されており、第１端子導体３１１は、再配線層３２０の表面、すなわち、薄膜部品３０の表面３２に露出している。
ＥＳＤ保護素子３３０のｐ型半導体部３３３は、導電性のコンタクトホール３５２を介して、配線導体３６２Ａに接続されている。配線導体３６２Ａの表面の一部には、第２端子導体３１２が形成されており、第２端子導体３１２は、再配線層３２０の表面、すなわち、薄膜部品３０の表面３２に露出している。
図７に示すように、薄膜部品３０のＸ方向の寸法は、インダクタ２０のＸ方向の寸法の略半分であり、具体的には、インダクタ２０のＸ方向における第１外部導体２１１と第３外部導体２１３とを両端とする長さとほぼ同じである。
このような構成のＥＳＤ保護機能付き実装型複合部品１０Ａは、図８に示すような回路を実現する。図８は、本発明の第２の実施形態に係るＥＳＤ保護機能付き実装型複合部品の等価回路図である。図８に示すように、ＥＳＤ保護機能付き実装型複合部品１０Ａは、インダクタＬ、およびＥＳＤ保護素子ＴＶＳを備える。また、ＥＳＤ保護機能付き実装型複合部品１０Ａは、第１端子Ｐ１、第２端子Ｐ２、および第３端子Ｐ３を備える。
インダクタＬは、第１端子Ｐ１と第２端子Ｐ２との間に接続されている。ＥＳＤ保護素子ＴＶＳは、第１端子Ｐ１と第３端子Ｐ３との間に接続されている。ＥＳＤ保護素子ＴＶＳは、寄生キャパシタＣｔｖｓを有し、寄生キャパシタＣｔｖｓは、等価回路的にＥＳＤ保護素子ＴＶＳに並列接続される。第１端子Ｐ１および第２端子Ｐ２は、高周波信号の入出力端子である。第３端子Ｐ３は、グランドに接続される端子である。
この構成によって、ＥＳＤ保護機能付き実装型複合部品１０は、高周波信号の伝送経路をグランドに接続するＥＳＤ保護素子ＴＶＳを備える。さらに、ＥＳＤ保護機能付き実装型複合部品１０は、高周波信号の伝送経路に挿入されるインダクタＬと、該インダクタの一方端とグランドとの間に接続される寄生キャパシタＣｔｖｓとからなるフィルタ回路（ローパスフィルタ）を備える。
このように、本実施形態に係るＥＳＤ保護機能付き実装型複合部品１０Ａは、第１の実施形態のＥＳＤ保護機能付き実装型複合部品１０と同様に、フィルタ機能付きのＥＳＤ保護回路を実現でき、第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品１０と同様の作用効果を有する。
次に、本発明の第３の実施形態に係るＥＳＤ保護機能付き実装型複合部品について、図を参照して説明する。図９（Ａ）は、本発明の第３の実施形態に係るＥＳＤ保護機能付き実装型複合部品の側面図であり、図９（Ｂ）は、ＥＳＤ保護機能付き実装型複合部品の平面図である。
図９（Ａ）、図９（Ｂ）に示すように、本実施形態に係るＥＳＤ保護機能付き実装型複合部品１０Ｂは、第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品１０に対して、薄膜部品３０Ｂとインダクタ２０との寸法関係において異なる。ＥＳＤ保護機能付き実装型複合部品１０Ｂの他の構成は、ＥＳＤ保護機能付き実装型複合部品１０と同様であり、同様の箇所の説明は省略する。
薄膜部品３０ＢのＸ方向の寸法Ｌ３００Ｂは、インダクタ２０のＸ方向の寸法Ｌ２００よりも大きい。薄膜部品３０ＢのＹ方向の寸法Ｗ３００Ｂは、インダクタ２０のＹ方向の寸法Ｗ２００よりも大きい。すなわち、薄膜部品３０Ｂの平面面積は、インダクタ２０の平面面積よりも大きい。この際、薄膜部品３０Ｂの平面面積は、インダクタ２０の平面面積よりも所定の範囲内で大きいことが好ましい。例えば、薄膜部品３０Ｂの平面面積は、インダクタ２０の平面面積の約１．２倍程度以下であることが好ましい。ただし、この平面面積の関係は、ＥＳＤ保護機能付き実装型複合部品１０Ａとして許容し得る面積によって適宜設定すればよい。
このような構成からなるＥＳＤ保護機能付き実装型複合部品１０Ｂであっても、第１の実施形態のＥＳＤ保護機能付き実装型複合部品１０に対して、若干平面面積は大きくなるものの、同様の作用効果を有する。
ＥＳＤ保護機能付き実装型複合部品１０Ｂは、次に示す製造工程によって製造できる。図１０は、本発明の第３の実施形態に係るＥＳＤ保護機能付き実装型複合部品１０Ｂの製造工程の概略的なフロー図である。図１１は、実装型のインダクタをマザー基板に実装する状態を概略的に示す図である。
まず、マザー基板３の状態において、複数の薄膜部品３０Ｂを形成する（Ｓ１０１）。これにより、複数の薄膜部品３０Ｂを一括に形成できる。
次に、マザー基板３の各薄膜部品３０Ｂに対して、それぞれに実装型のインダクタ２０を実装する（Ｓ１０２）。この際、薄膜部品３０Ｂの平面面積がインダクタ２０の平面面積よりも大きいので、実装時に、隣り合うインダクタ２０は互いに当たらない。すなわち、複数の薄膜部品３０Ｂに対して、インダクタ２０を確実に実装できる。この工程によって、マザー基板３の状態において、複数のＥＳＤ保護機能付き実装型複合部品１０Ｂが配列された状態となる。
次に、マザー基板３を切断して、複数のＥＳＤ保護機能付き実装型複合部品１０Ｂを個片化する（Ｓ１０３）。
このように、本実施形態の構成を用いることによって、薄膜部品３０Ｂを個片化する前に、インダクタ２０に接合できる。これにより、ＥＳＤ保護機能付き実装型複合部品１０Ｂの生産性を向上できる。
次に、本発明の第４の実施形態に係るＥＳＤ保護機能付き実装型複合部品について、図を参照して説明する。図１２は、本発明の第４の実施形態に係るＥＳＤ保護機能付き実装型複合部品の側面図である。
図１２に示すように、本実施形態に係るＥＳＤ保護機能付き実装型複合部品１０Ｃは、第２の実施形態に係るＥＳＤ保護機能付き実装型複合部品１０Ａに対して、実装型のキャパシタ５０を追加した点で異なる。ＥＳＤ保護機能付き実装型複合部品１０Ｃの他の構成は、ＥＳＤ保護機能付き実装型複合部品１０Ａと同様であり、同様の箇所の説明は省略する。
ＥＳＤ保護機能付き実装型複合部品１０Ｃは、実装型のインダクタ２０、薄膜部品３０Ａ、および、実装型のキャパシタ５０を備える。この実装型のキャパシタ５０が図３のキャパシタＣに対応する。
キャパシタ５０は、インダクタ２０の第２面２２側に実装されている。すなわち、キャパシタ５０は、Ｚ方向において、インダクタ２０を基準に薄膜部品３０Ａと反対側に実装されている。
キャパシタ５０は、誘電体素体５００と外部導体５０１、５０２とを備える。キャパシタ５０は、一般的な積層型のキャパシタあり、具体的な構成の説明は省略する。誘電体素体５００の内部には、複数の第１対向電極と複数の第２対向電極とが形成されている。第１対向電極と第２対向電極は交互に積層されている。第１対向電極は、外部導体５０１に接続されており、第２対向電極は、外部導体５０２に接続されている。
外部導体５０１は、導電性接合材４１を介してインダクタ２０の第３外部導体２１３に、導電性接合材４１を介して接合されている。外部導体５０２は、導電性接合材４１を介してインダクタ２０の第２外部導体２１２に接合されている。
このような構成とすることによって、第１の実施形態に係るＥＳＤ保護機能付き実装型複合部品１０と同じ回路構成（図３の回路構成）を実現できる。
このような構成のＥＳＤ保護機能付き実装型複合部品１０Ｃは、図１３に示すように、外部回路基板に実装される。図１３は、本発明の第４の実施形態に係るＥＳＤ保護機能付き実装型複合部品の外部回路基板への実装状態を示す外観斜視図である。
ＥＳＤ保護機能付き実装型複合部品１０Ｃは、第１面２１および第２面２２に直交する側面２５を外部回路基板９０の表面に対向させた状態で、外部回路基板９０に実装される。
なお、上述の各実施形態では、薄膜部品３０は、半導体プロセスによって形成されるものに限らず、ＥＳＤ保護素子のみの部分を半導体プロセスで形成し、絶縁性樹脂を覆う形状のものであってもよい。
３：マザー基板
１０、１０Ａ、１０Ｂ、１０Ｃ：実装型複合部品
２０：インダクタ
２１：第１面
２２：第２面
２３：第１端面
２４：第２端面
２５：側面
３０、３０Ａ、３０Ｂ：薄膜部品
３１：裏面
３２：表面
４１、４２：導電性接合材
５０：キャパシタ
９０：外部回路基板
２００：素体
２０１：インダクタ用導体
２０２：磁性体層
２０３：層間接続導体
２１１：第１外部導体
２１２：第２外部導体
２１３：第３外部導体
３００、３００Ａ：素体
３１０：半導体基板
３１０Ａ：半導体基板
３１１：第１端子導体
３１２：第２端子導体
３１３：第３端子導体
３２０、３２０Ａ：再配線層
３３０：ＥＳＤ保護素子
３３１：ｎ型半導体層
３３２，３３３：ｐ型半導体部
３４１：第１対向電極
３４２：第２対向電極
３４３：誘電体層
３５１、３５２、３５３、３５４：コンタクトホール
３６１、３６２、３６２Ａ、３６３：配線導体
５００：誘電体素体
５０１、５０２：外部導体
９００：基板本体
９０１、９０２、９０３：ランド導体
２０１１：第１端
２０１２：第２端
Ｐ１：第１端子
Ｐ２：第２端子
Ｐ３：第３端子
１０、１０Ａ、１０Ｂ、１０Ｃ：実装型複合部品
２０：インダクタ
２１：第１面
２２：第２面
２３：第１端面
２４：第２端面
２５：側面
３０、３０Ａ、３０Ｂ：薄膜部品
３１：裏面
３２：表面
４１、４２：導電性接合材
５０：キャパシタ
９０：外部回路基板
２００：素体
２０１：インダクタ用導体
２０２：磁性体層
２０３：層間接続導体
２１１：第１外部導体
２１２：第２外部導体
２１３：第３外部導体
３００、３００Ａ：素体
３１０：半導体基板
３１０Ａ：半導体基板
３１１：第１端子導体
３１２：第２端子導体
３１３：第３端子導体
３２０、３２０Ａ：再配線層
３３０：ＥＳＤ保護素子
３３１：ｎ型半導体層
３３２，３３３：ｐ型半導体部
３４１：第１対向電極
３４２：第２対向電極
３４３：誘電体層
３５１、３５２、３５３、３５４：コンタクトホール
３６１、３６２、３６２Ａ、３６３：配線導体
５００：誘電体素体
５０１、５０２：外部導体
９００：基板本体
９０１、９０２、９０３：ランド導体
２０１１：第１端
２０１２：第２端
Ｐ１：第１端子
Ｐ２：第２端子
Ｐ３：第３端子
Claims (5)
- 磁性体を含む直方体の素体と、該素体内に形成されたインダクタ導体と、該インダクタ導体に接続され、前記素体の第１方向の両端にそれぞれ個別に形成された第１外部導体および第２外部導体と、前記素体の第１方向の途中位置に形成された第３外部導体と、を備える実装型のインダクタと、
平板状の素体と、該素体の内部に形成されたＥＳＤ保護素子と、該ＥＳＤ保護素子の第１端子に接続され、前記素体の表面に形成された第１端子導体と、前記ＥＳＤ保護素子の第２端子に接続され、前記素体の表面に形成された第２端子導体と、を備えた薄膜部品と、を備え、
前記薄膜部品は、
前記第１端子導体と前記第１外部導体とが接続され、前記第２端子導体と前記第３外部導体とが接続されるように、
前記素体における前記第１方向に平行な第１面に実装されており、
前記素体の内部に形成されたキャパシタと、前記素体の表面に形成された第３端子導体を備え、
該キャパシタの第１対向電極は前記第２端子導体に接続され、前記キャパシタの第２対向電極は、前記第３端子導体に接続されており、
前記第３端子導体は、前記第２外部導体に接続されている、
ＥＳＤ保護機能付き実装型複合部品。 - 前記ＥＳＤ保護素子の寄生キャパシタと、前記インダクタとによって、フィルタが構成されている、
請求項１に記載のＥＳＤ保護機能付き実装型複合部品。 - 前記キャパシタ、前記ＥＳＤ保護素子の寄生キャパシタ、および、前記インダクタによって、フィルタが構成されている、
請求項１または請求項２に記載のＥＳＤ保護機能付き実装型複合部品。 - 前記薄膜部品の面積は、前記第１面の面積よりも小さく、
前記第１面に直交する方向に視て、前記薄膜部品は、前記第１面に重なっている、
請求項１乃至請求項３のいずれかに記載のＥＳＤ保護機能付き実装型複合部品。 - 前記薄膜部品の面積は、前記第１面の面積よりも大きく、
前記第１面に直交する方向に視て、前記薄膜部品は、前記第１面に重なっている、
請求項１乃至請求項３のいずれかに記載のＥＳＤ保護機能付き実装型複合部品。
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