JPWO2008149833A1 - 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法 - Google Patents

薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法 Download PDF

Info

Publication number
JPWO2008149833A1
JPWO2008149833A1 JP2009517855A JP2009517855A JPWO2008149833A1 JP WO2008149833 A1 JPWO2008149833 A1 JP WO2008149833A1 JP 2009517855 A JP2009517855 A JP 2009517855A JP 2009517855 A JP2009517855 A JP 2009517855A JP WO2008149833 A1 JPWO2008149833 A1 JP WO2008149833A1
Authority
JP
Japan
Prior art keywords
thin film
gas
electrode
copper
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009517855A
Other languages
English (en)
Other versions
JP5424876B2 (ja
Inventor
悟 高澤
悟 高澤
祐一 大石
祐一 大石
美穂 清水
美穂 清水
亨 菊池
亨 菊池
石橋 暁
暁 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP2009517855A priority Critical patent/JP5424876B2/ja
Publication of JPWO2008149833A1 publication Critical patent/JPWO2008149833A1/ja
Application granted granted Critical
Publication of JP5424876B2 publication Critical patent/JP5424876B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Formation Of Insulating Films (AREA)
  • Liquid Crystal (AREA)

Abstract

基板やシリコン層から電極が剥離するのを防止する。銅を主成分とする第一の銅薄膜13を、アンモニアガスに曝して表面処理を行ってから、処理対象物10が配置された雰囲気に、シランガスとアンモニアガスとを含む原料ガスのプラズマを発生させ、第一の銅薄膜13の表面に窒化ケイ素膜を形成する。アンモニアガスで予め表面処理されることで、第一の銅薄膜13にシランガスが拡散するのが防止されるから、表面処理された第一の銅薄膜13で構成される電極は、ガラス基板11やシリコン層から剥離せず、しかも、電気抵抗値も高くならない。

Description

本発明は、薄膜トランジスタを製造する技術分野に係り、特に、電極表面に、窒化ケイ素薄膜を形成する技術に関する。
近年では、トランジスタの高速化のために、現状のアルミ系電極を、低抵抗金属の電極に変更したいという要望があり、低抵抗の金属としては銅が有望視されている。
液晶表示装置の薄膜トランジスタでは、例えば、ゲート電極はガラス基板表面に密着し、ソース電極やドレイン電極はシリコン層と密着して配置されるが、純銅の薄膜はガラス基板やシリコンに対する接着力が弱く、剥離してしまうという問題がある。
他方、酸素を含有する銅薄膜は、ガラス基板やシリコンに対して接着力は強いものの、抵抗値が大きいため、酸素含有銅薄膜をゲート電極に採用するメリットが少ない。
特開平2002−353222号公報
ガラス基板やシリコン層と密着する下層部分は酸素を含有する銅層で構成させ、その上には、酸素を含有しない銅層を形成し、この二層構造の銅薄膜によってゲート電極、蓄積容量電極、ソース電極、又はドレイン電極を構成させる試みがなされている。
しかし、銅薄膜の形成直後の状態では、銅薄膜はガラス基板から剥離しないのに、薄膜トランジスタを構成させると、銅薄膜で構成される電極が剥離するという問題が生じており、解決が望まれている。
本発明の発明者等が、電極の剥離状況を調査したところ、二層構造の銅薄膜を形成した直後の状態では、銅薄膜はガラス基板やシリコン層から剥離しないが、その後、銅薄膜をパターニングして形成した電極の表面に窒化ケイ素薄膜を形成すると、電極がガラス基板やシリコン層との界面で剥離するという事実が確認された。
窒化ケイ素薄膜は、シランガスに窒素ガスやアンモニアガス等の窒素含有ガスを添加した窒化ケイ素膜用原料ガスを真空槽内に導入し、窒化ケイ素膜用原料ガスのプラズマを発生させるプラズマCVD法によって一般に形成される。
窒化ケイ素膜用原料ガス中の成分ガスがプラズマで分解され、成膜対象物表面上で反応し、窒化ケイ素薄膜が形成される。このような工程から、原料ガス中の成分ガスが剥離に影響していることが考えられる。
そこで、ガラス基板上に、二層構造の銅薄膜を形成した試料片を作成し、該試料片を真空槽内に配置し、該真空槽に窒素ガスを導入し、120Paの圧力雰囲気中で試料片を加熱した後、
(1) そのまま剥離試験を行った。
(2) 窒素ガスとアンモニアガスの混合ガス(120Pa、N2:500sccm、NH3:300sccm)に曝した後、剥離試験を行った。
(3) 窒素ガスとシランガスの混合ガス(120Pa、N2:500sccm、SiH4:20sccm)に曝した後、剥離試験を行った。
(4) 窒素ガスとアンモニアガスとシランガスの混合ガス(120Pa、N2:500sccm、NH3:300sccm、SiH4:20sccm)に曝した後剥離試験を行なった。
上記剥離試験の結果、シランガスを含有する(3)と(4)の場合に、剥離が発生することが判明した。
シランガスの影響を確認するために、ガラス基板表面に銅を主成分とし、Mgが添加された銅薄膜(膜厚300nm)を成膜した試料片を、300℃に加熱しながら、窒素ガスとシランガスの混合ガスに3分間曝した後、その銅薄膜のオージェ分析を行った。その結果を図7に示す。
図7の縦軸は原子密度を、横軸はエッチング時間を示している。図7から分かるように、シランガス由来のSiが銅薄膜の表面からガラス基板との界面まで分布しており、シランガスがガラス基板の界面まで拡散することが分かる。
銅薄膜のシート抵抗は、混合ガスに曝す前は0.0958Ω/□であったのに対し、混合ガスに曝した後は1.121Ω/□に上昇しており、シランガスが拡散することで、銅薄膜の抵抗値があがることがわかる。
しかも、銅薄膜のガラス基板と接触する部分にCuOがある場合には、そのCuOがシランガスの水素によって変性するから、銅薄膜がガラス基板やシリコン層から剥離しやすくなると考えられる。
そうだとすると、シランガスの影響が、銅薄膜とガラス基板との界面、及び/又は、銅薄膜とシリコン層との界面にまで及ばないようにすればよいと考えられる。
上記知見に基づいて成された本発明は、ガラス基板に密着して配置されたゲート電極と、前記ゲート電極の表面に配置され、窒化ケイ素薄膜から成るゲート絶縁膜と、前記ゲート絶縁膜上に配置された半導体層とを有する薄膜トランジスタを製造する薄膜トランジスタ製造方法であって、前記ガラス基板表面に、銅を主成分とし、前記ゲート電極を構成する第一の銅薄膜を形成し、前記第一の銅薄膜の表面が露出する前記ガラス基板を真空槽内に配置した状態で、前記真空槽内にアンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第一の銅薄膜の表面を前記アンモニアガスに曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第一の銅薄膜の表面に前記窒化ケイ素薄膜を成長させる薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記第一の銅薄膜のうち、少なくとも前記ガラス基板と密着する部分に酸素を含有させる薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記第一の銅薄膜の表面を前記アンモニアガスに10秒以上曝して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の、モノシランガスの分圧を、前記アンモニアガスの分圧の1/15以下にして前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の前記アンモニアガスの分圧が60Pa以上になるように前記処理ガスを導入して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は、ゲート電極と、前記ゲート電極の表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された半導体層と、前記半導体層に接触するソース電極と、前記半導体層に接触するドレイン電極と、前記ドレイン電極と前記ソース電極に接触し、窒化ケイ素膜からなる絶縁膜とを有する薄膜トランジスタを製造する薄膜トランジスタ製造方法であって、前記半導体層の表面に、前記ソース電極と前記ドレイン電極を構成する第二の銅薄膜を形成し、前記第二の銅薄膜の表面が露出する処理対象物を、真空槽内に配置した状態で、前記真空槽内に、アンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第二の銅薄膜の表面を前記アンモニアガスにそれぞれ曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第二の銅薄膜の表面に前記窒化ケイ素薄膜を成長させる薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記第二の銅薄膜のうち、少なくとも前記半導体層に密着する部分に酸素を含有させる薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記第二の銅薄膜の表面を前記アンモニアガスに10秒以上曝して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の、モノシランガスの分圧を、前記アンモニアガスの分圧の1/15以下にして前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の前記アンモニアガスの分圧が60Pa以上になるように前記処理ガスを導入して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記半導体層は第一、第二のオーミックコンタクト層を有し、前記ソース電極は前記第一のオーミックコンタクト層に接触し、前記ドレイン電極は前記第二のオーミックコンタクト層に接触する薄膜トランジスタ製造方法である。
本発明は、ガラス基板と、前記ガラス基板上に配置された薄膜トランジスタと、前記薄膜トランジスタの半導体層に接続された透明電極と、前記透明電極上に配置された対向電極と、前記透明電極と前記対向電極の間に位置する液晶とを有する液晶表示素子を製造する液晶表示装置製造方法であって、前記薄膜トランジスタは、前記ガラス基板に密着して配置されたゲート電極と、前記ゲート電極の表面に配置され、窒化ケイ素薄膜から成るゲート絶縁膜と、前記ゲート絶縁膜上に配置された前記半導体層とを有し、前記ガラス基板表面に、銅を主成分とし、前記ゲート電極を構成する第一の銅薄膜を形成し、前記第一の銅薄膜の表面が露出する前記ガラス基板を真空槽内に配置した状態で、前記真空槽内にアンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第一の銅薄膜の表面を前記アンモニアガスに曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第一の銅薄膜の表面に前記窒化ケイ素薄膜を成長させて、前記薄膜トランジスタを製造する液晶表示装置製造方法である。
本発明は、ガラス基板と、前記ガラス基板上に配置された薄膜トランジスタと、前記薄膜トランジスタの半導体層に接続された透明電極と、前記透明電極上に配置された対向電極と、前記透明電極と前記対向電極の間に位置する液晶とを有する液晶表示素子を製造する液晶表示装置製造方法であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された半導体層と、前記半導体層に接触するソース電極と、前記半導体層に接触するドレイン電極と、前記ドレイン電極と前記ソース電極に接触し、窒化ケイ素膜からなる絶縁膜とを有し、前記半導体層の表面に、前記ソース電極と前記ドレイン電極を構成する第二の銅薄膜を形成し、前記第二の銅薄膜の表面が露出する処理対象物を、真空槽内に配置した状態で、前記真空槽内に、アンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第二の銅薄膜の表面を前記アンモニアガスにそれぞれ曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第二の銅薄膜の表面に前記窒化ケイ素薄膜を成長させて前記薄膜トランジスタを製造する液晶表示装置製造方法である。
本発明は、基板のガラス、シリコン、もしくはシリコン化合物の表面上に、銅もしくは銅合金の銅電極を形成する電極形成方法であって、前記基板上に前記銅電極を形成する銅電極形成工程と、前記銅電極の表面をアンモニアガスを含む処理ガスに曝して表面処理を行う表面処理工程と、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを、表面処理後の前記基板が配置された成膜雰囲気に導入してプラズマを発生させ、前記銅電極上に窒化ケイ素薄膜を形成する絶縁膜形成工程とを有する電極形成方法である。
本発明は電極形成方法であって、前記表面処理工程において、前記基板が配置された処理雰囲気中の、前記アンモニアガスの分圧を60Pa 以上にする電極形成方法である。
本発明は電極形成方法であって、前記表面処理工程において、前記銅電極を前記アンモニアガスに曝す時間は10秒以上である電極形成方法である。
本発明は電極形成方法であって、前記表面処理工程において、前記処理雰囲気中に含まれるケイ素化合物ガスの分圧を前記アンモニアガスの分圧の1/15以下にする電極形成方法である。
本発明は電極形成方法であって、前記銅電極は、少なくとも前記基板と接触する層において酸素を含有する電極形成方法である。
尚、本発明で「銅を主成分とする」とは、銅元素を含有するものであり、特に、銅元素の含有量が50質量%以上の場合を示す。例えば、純銅や、銅合金等が「銅を主成分とする」に相当する。
本発明の薄膜トランジスタ製造方法では、プラズマ化していないアンモニアガスを電極に接触させることで、電極の表面を改質し、シランガスの影響をガラス基板やシリコン層との界面に及ぼさないようにしており、それにより、銅を主成分とする電極の剥離が防止される。
電極がガラス基板やシリコン層から剥離し難い。電極のシート抵抗値が上昇しない。窒化ケイ素膜が電極から剥離し難い。
(a)〜(e):薄膜トランジスタを製造する工程の前半を説明する断面図 (a)〜(d):薄膜トランジスタを製造する工程の後半と、その後工程を説明する断面図 スパッタリング装置の断面図 プラズマCVD装置の断面図 第一の銅薄膜の構造を説明するための断面図 液晶表示装置を説明する断面図 オージェ分析のグラフ
符号の説明
4……液晶表示装置 11……ガラス基板 13……第一の銅薄膜 15……ゲート電極 14……ゲート絶縁膜 16……チャネル半導体層 20……薄膜トランジスタ 21……ソース電極 22……ドレイン電極 23……第二の銅薄膜 25……第一のオーミックコンタクト層 26……第二のオーミックコンタクト層 29……半導体層
本発明方法を図面を用いて説明する。
図3の符号1はスパッタリング装置であり、スパッタ室2の内部に銅を主成分とするターゲット5が配置されている。
スパッタ室2には真空排気系9とガス導入系8が接続されており、真空排気系9によってスパッタ室2内部を真空排気し、真空雰囲気を形成しておき、成膜対象のガラス基板をスパッタ室2内部に搬入する。同図符号11は、スパッタ室2の内部に搬入されたガラス基板を示している。
スパッタ室2は接地電位に接続されている。ガス導入系8からスパッタリングガス(ここではアルゴン等の希ガス)と酸素ガスを導入し、スパッタ電源6より銅を主成分とするターゲット5に電圧を印加し、スパッタリングガスと酸素ガスのプラズマを生成し、銅を主成分とするターゲット5をスパッタリングし、ガラス基板11の表面に銅を主成分とし、酸素を含有する薄膜から成る第一の層を形成する。
次いで、酸素ガスの導入を停止し、真空排気と、スパッタリングガスの供給を続けながら、スパッタリングガスのプラズマによって銅を主成分とするターゲット5をスパッタリングし、銅を主成分とし、酸素を含有しない第二の層を形成すると、二層構造の銅薄膜が得られる。
第一の層と第二の層は、同じターゲット5をスパッタして形成してもよいし、異なるターゲットをスパッタして形成してもよい。ターゲット5は純銅のターゲットの他に、銅を主成分とし、MgやNiやZrやTi等の添加金属が1種類以上添加されたターゲットを用いることが可能であり、第一の層と第二の層のいずれか一方又は両方に、1種類以上の添加金属を添加することができる。
図1(a)は、ガラス基板11表面に、銅を主成分とする二層構造の銅薄膜(第一の銅薄膜13)が形成された状態を示している。
図5は図1(a)の拡大断面図である。酸素を含有する第一の層32はガラス基板11に密着しており、第一の層32は、酸素を含有しない第二の層33に比べてガラス基板11への付着力が強いから、第一の銅薄膜13は第一の層32によってガラス基板11に強固に固定される。
第一の銅薄膜13は第一の層32だけでなく、酸素を含有しない第二の層33を有しており、第二の層33は第一の層32の表面に密着配置されている。第二の層33は第一の層32に比べて電気抵抗が低いから、第一の層32だけで銅薄膜を構成した場合に比べて、二層構造の第一の銅薄膜13は電気抵抗が低い。
次に、第一の銅薄膜13を写真工程、エッチング工程によってパターニングすると、図1(b)に示すように、パターニングされた第一の銅薄膜13によって、ガラス基板11表面にゲート電極15と蓄積容量電極12が形成される。
同図符号10は、ガラス基板11上にゲート電極15と蓄積容量電極12が露出する処理対象物を示している。
図4の符号30は処理対象物10の表面処理と窒化膜の成膜に用いられるプラズマCVD装置を示している。
このプラズマCVD装置30はCVD室31(真空槽)を有しており、CVD室31の内部の天井にはシャワーヘッド34が配置されている。
シャワーヘッド34はガス導入系38に接続されている。ガス導入系38は、アンモニアガスが収容されたタンクと、ケイ素化合物ガス(モノシランやジシラン等のシランガス)が収容されたタンクと、窒素ガスが収容されたタンクとを有している。
ガス導入系38には流量制御装置が設けられており、アンモニアガスと、シランガスと、窒素ガスを所望流量ずつ、シャワーヘッド34にそれぞれ供給可能になっている。
シャワーヘッド34には不図示の噴出口が複数設けられており、噴出口からCVD室31内部に、アンモニアガスと、シランガスと、窒素ガスを所望割合で含むガスが供給される。
CVD室31には真空排気系39が接続されており、CVD室31内部を真空排気し、真空雰囲気を形成しておき、ゲート電極15と蓄積容量電極12の表面が露出する処理対象物10をCVD31室の内部に搬入する。
CVD室31の底壁には、シャワーヘッド34と対向する位置に、載置台35が配置されている。
載置台35にはヒーター39が設けられており、ヒーター39に予め通電しておき、CVD室31内部に搬入した処理対象物10を載置台35に配置し、CVD室31内部に不活性ガスを導入しながら、処理対象物10を加熱する。
不活性ガスは特に限定されないが、窒素ガス(N2)のように、後述する原料ガスに添加するガスを用いれば、成膜工程で余分なガスが混入することがない。
処理対象物10が予め決めた処理温度に達したら、その温度を維持しながら、不活性ガスの導入を停止し、不活性ガスを排気する。
載置台35とシャワーヘッド34のうち、一方は高周波電源37に接続され、他方は接地電位に接続されている。ここでは載置台35が高周波電源37に接続され、シャワーヘッド34が接地電位に接続されている。
処理対象物10を所定温度に維持しながら、真空排気を続け、高周波電源37をオフにしたまま、アンモニアガスのみ、又はアンモニアガスにシランガスと窒素ガスのいずれか一方又は両方が添加された処理ガスを噴出させ、処理対象物10をプラズマ化していない処理ガスに曝す。
ゲート電極15と蓄積容量電極12(及び第一の銅薄膜13の他の部分)は、処理対象物10表面で露出しているから、これらの電極は処理ガス中のアンモニアガスに曝され、表面処理される。
処理対象物10を処理ガスに10秒間以上曝した後、CVD室31の真空排気を続けながら、アンモニアガスの流量に対するシランガスの流量を増加させ、シランガス分圧とアンモニアガスの分圧との比を表面処理時よりも増加させる。
CVD室31の内部圧力が所定圧力で安定した後、高周波電源37をオンにして、シャワーヘッド34と載置台35の間に高周波電圧を印加すると、処理対象物10の表面上で原料ガスのプラズマが形成され、図1(c)に示すように、表面処理がされたゲート電極15と蓄積容量電極12(及び第一の銅薄膜13の他の部分)の表面に窒化ケイ素薄膜(SiNx)から成るゲート絶縁膜14が成長する。
ゲート絶縁膜14が形成される時には、第一の銅薄膜13は、表面処理のときよりも多量のシランガスに曝される。
しかし、第一の銅薄膜13は、アンモニアガスによる表面処理が行われているので、シランガスの影響は、第一の銅薄膜13とガラス基板11との界面まで到達せず、第一の銅薄膜13で構成されたゲート電極15や蓄積容量電極12等の電極はガラス基板11から剥離しない。
所定膜厚のゲート絶縁膜14が形成された後、電圧印加と原料ガスの導入を停止し、プラズマを消滅させ、原料ガスを真空排気する。
CVD室31の内部の真空排気を続けながらチャネル用原料ガスを導入し、噴出口からCVD室31内に噴出させる。
CVD室31が所定圧力で安定したところで、シャワーヘッド34と載置台35の間に高周波電圧を印加し、処理対象物10上にチャネル用原料ガスのプラズマを形成すると、図1(d)に示すように、ゲート絶縁膜14の表面上に、例えばアモルファスシリコンから成るチャネル半導体層16が形成される。
所定膜厚のチャネル半導体層16が形成された後、一旦電圧印加とチャネル用原料ガスの導入を停止し、チャネル用原料ガスのプラズマを消滅させ、CVD室31内部のチャネル用原料ガスを真空排気によって除去する。
次いで、オーミック層を形成するために必要な不純物ガスとシランガス(モシラン、ジシラン等)とを含むオーミック層用原料ガスをシャワーヘッド34に導入し、噴出口からCVD室31内に噴出させる。
CVD室31が所定圧力で安定したところで、シャワーヘッド34と載置台35の間に高周波電圧を印加し、オーミック層用原料ガスのプラズマを形成すると、図1(e)に示すように、チャネル半導体層16の表面に、シリコンを主成分とし、不純物を含有するオーミック層17が形成される。
所定膜厚のオーミック層17が形成された後、電圧印加とオーミック層用原料ガスの導入を停止し、プラズマを消滅させ、オーミック層用原料ガスを真空排気する。
次いで、オーミック層17が形成された処理対象物10をプラズマCVD装置30から搬出し、図3に示したようなスパッタ室2内に搬入し、第一の銅薄膜13の成膜と同じ工程で、銅を主成分とする2層構造の銅薄膜(第二の銅薄膜)を形成する。図2(a)はオーミック層17表面に第二の銅薄膜23が形成された状態を示している。
第二の銅薄膜23は、上述した第一の銅薄膜13と同様に、酸素を含有する第一の層と、酸素を含有しない第二の層とで構成されており、第一の層がオーミック層17に密着している。
酸素を含有する第一の層は、ガラス基板11だけでなく、シリコンに対する密着性も高い。上述したように、オーミック層17はシリコンを主成分とするので、第二の銅薄膜23は、オーミック層17に対する密着性が高い。
次に、第二の銅薄膜23と、オーミック層17と、チャネル半導体層16を写真工程とエッチング工程によってパターニングし、図2(b)に示すように、ゲート電極15の真上と両側位置ではチャネル半導体層16を残し、オーミック層17及び第二の銅薄膜23のチャネル半導体層16上に位置する部分のうち、ゲート電極15の中央真上に位置する部分は除去し、ゲート電極15の両側に位置する部分を残す。
図2(b)の符号25、26は、オーミック層17のゲート電極15の両側位置に残った部分で構成された第一、第二のオーミックコンタクト層をそれぞれ示している。第一、第二のオーミックコンタクト層25、26と、チャネル半導体層16とで半導体層29が構成される。
図2(b)の符号21、22は第二の銅薄膜23のゲート電極15の両側位置に残った部分で構成されたソース電極とドレイン電極を示している。
ソース電極21は、半導体層29のうち、第一のオーミックコンタクト層25に接触している。また、ドレイン電極22は、半導体層29のうち、第二のオーミックコンタクト層26に接触している。
この状態では、処理対象物10の表面にソース電極21とドレイン電極22(及び第二の銅薄膜23の他の部分)が露出しており、ゲート電極15や蓄積容量電極12の表面処理と同じ工程で、ソース電極21とドレイン電極22(及び第二の銅薄膜23の他の部分)をアンモニアガスに曝して表面処理を行った後、上記ゲート絶縁膜14の成膜と同じ工程で、ソース電極21とドレイン電極22の表面に窒化ケイ素膜からなる層間絶縁膜24を形成する(図2(c))。
図2(c)の符号20は層間絶縁膜24が形成された状態の薄膜トランジスタ(TFT)を示している。
ソース電極21とドレイン電極22は、層間絶縁膜24が形成される時にシランガスに曝されるが、予めアンモニアガスによる表面処理が行われるので、シランガスの影響はソース電極21とオーミック層17との界面、及びドレイン電極22とオーミック層17との界面まで到達せず、ソース電極21とドレイン電極22はオーミック層17から剥離しない。
この薄膜トランジスタ20では、第一、第二のオーミックコンタクト層25、26の間と、ソース電極21とドレイン電極22の間は、ゲート電極15中央の真上に位置する開口18によって互いに分離されており、その開口18に層間絶縁膜24が充填されている。
チャネル半導体層16は、第一、第二のオーミックコンタクト層25、26と同じ導電型であるが、不純物濃度が低くなっており、ゲート電極15に電圧を印加すると、チャネル半導体層16のゲート絶縁膜14を介してゲート電極15と接触する部分に低抵抗な蓄積層が形成され、該蓄積層を介して第一、第二のオーミックコンタクト層25、26が電気的に接続される。
尚、チャネル半導体層16は、第一、第二のオーミックコンタクト層25、26と反対の導電型であってもよく、この場合、ゲート電極15に電圧を印加すると、チャネル半導体層16のゲート絶縁膜14を介してゲート電極15と接触する部分に、第一、第二のオーミックコンタクト層25、26と同じ導電型の反転層が形成され、該反転層によって第一、第二のオーミックコンタクト層25、26が電気的に接続される。
図2(d)は、層間絶縁膜24のドレイン電極22又はソース電極21(ここではドレイン電極22)上の部分と、蓄積容量電極12上の部分を窓開けした後、パターニングした透明導電膜を層間絶縁膜24上に配置した状態を示している。
同図の符号27は透明導電膜の薄膜トランジスタ20の側方に位置する部分からなる画素電極を示し、同図の符号28は透明導電膜の薄膜トランジスタ20上に位置し、ドレイン電極22と接触する部分からなる接続部を示している。
画素電極27は接続部28を介してドレイン電極22に電気的に接続されており、第一、第二のオーミックコンタクト層25、26が電気的に接続されると、画素電極27に電流が流れる。
図6の符号4は、処理対象物10の画素電極27上に液晶41を配置し、ガラス基板42の表面上に対向電極45が形成されたパネル40を、液晶41を挟んで画素電極27と対向させた液晶表示装置を示している。
この液晶表示装置4では、画素電極27と対向電極45間に印加する電圧を制御して、液晶41の光透過率を変えることができる。
以上は、パターニング後の第一、第二の銅薄膜13、23(ゲート電極15や、ソース、ドレイン電極21、22)に表面処理と窒化ケイ素膜の成膜を行う場合について説明したが、パターニング前の第一、第二の銅薄膜13、23に、パターニング後の第一、第二の銅薄膜13、23の場合と同じ条件で、表面処理と窒化ケイ素膜の成膜を行ってから、第一、第二の銅薄膜13、23を窒化ケイ素膜と一緒にパターニングし、第一の銅薄膜13からゲート電極15と蓄積容量電極12を、第二の銅薄膜23からソース電極21とドレイン電極22を形成してもよい。
表面処理に用いる処理ガスは、アンモニアガス単独で構成してもよいし、窒化ケイ素膜用の原料ガスに比べて、シランガスとアンモニアガスとの比率(Six2x+2/NH3)が小さいのであれば、処理ガスにシランガスと窒素ガス(N2)のいずれか一方又は両方を添加してもよい。
シランガスには、一般に、モノシランガス(SiH4)と、ジシランガス(Si26)のいずれか一方又は両方を用いることができる。処理ガスと表面処理ガスには、キャリアガスを添加して、シランガスとアンモニアガスの分圧を調整することができる。
表面処理工程と窒化ケイ素膜の成膜工程、及び他の成膜工程(半導体層等)は、異なる真空槽内部で行ってもよいが、同じ真空槽(CVD室31)内部で行えば、製造工程が簡略化される上、不純物の混入も少ない。
第一、第二の銅薄膜13、23は、二層構造に限定されず、銅を主成分とし、酸素を含有する第一の層、又は銅を主成分とし、酸素を含有しない第二の層のうち、いずれか一方の層で構成された単層構造でもよいが、ガラス基板やシリコン層への密着性や、電気抵抗等を考慮すると、第一の層の上に、第二の層を積層した積層構造とすることが望ましい。
また、第二の層に酸素を含有させることもできるが、電極の電気抵抗を考慮すると、その酸素含有量は、ガラス基板やシリコン層に密着する第一の層よりも少なくすることが望ましい。
<処理ガスの種類>
銅を主成分とし、Mgが添加されたターゲット5を用い、酸素を含有する第一の層(膜厚50nm)と、酸素を含有しない第二の銅(膜厚300nm)を記載した順番に積層し、図5に示したような二層構造の銅薄膜13を形成して、試験基板とした。
処理ガスを流量1050sccmでCVD室31に供給し、試験基板を30秒間処理ガスに曝した。実施した処理ガスの種類及び方法は下記の表1の通りである。
次に、原料ガスとして、窒素ガス(流量5200sccm)と、アンモニアガス(1050sccm)、SiH4ガス(流量350sccm)をCVD室31に供給して、15秒間かけて200Paの成膜雰囲気を成膜し、該成膜雰囲気で、載置台35に2.8kWの電力を印加し、30秒間原料ガスのプラズマを発生させて膜厚300nmの窒化ケイ素膜を作成した。
尚、表面処理と窒化膜の成膜は、CVD室31の内部圧力(全圧)が200Pa、試験基板の温度が300℃の条件で行った。
これとは別に、表面処理を行わずに窒化ケイ素膜を作成した。各表面処理の後窒化ケイ素膜が形成された試験基板と、表面処理を行わずに窒化ケイ素膜が形成された試験基板について、下記に示す「剥離試験」を行った。
[剥離試験]
窒化ケイ素膜と銅薄膜の積層膜に、ナイフで碁盤の目状の切れ目を入れて、積層膜の小片を行列状に形成し、その表面に接着テープを貼付し、引き剥がし、接着テープに張り付いて、ガラス基板から剥離したか否かと、剥離場所を調べた。
25箇所の小片が全て剥離しなかった場合を「○」、窒化ケイ素膜のみが剥離し、銅薄膜がガラス基板11表面に残ったものを「△」、窒化ケイ素膜と一緒に銅薄膜も剥離したものを「×」として評価した。
剥離試験の結果を、処理ガスの種類と共に下記表1に示す。
Figure 2008149833
上記表1の「NH3プラズマ」と「H2プラズマ」は、載置台35に電圧を印加し、プラズマ化されたNH3とH2に試験基板を曝した場合である。
上記表1から明らかなように、プラズマ化していないアンモニアガスを処理ガスとして用いれば、銅薄膜とガラス基板、及び、銅薄膜と窒化ケイ素膜の間の密着性が高く、剥離が起こらないことがわかる。
尚、参考として、二層構造の銅薄膜13が形成された状態の試験基板を、いずれのガスにも曝さずに剥離試験を行ったところ、剥離試験の結果は「○」であった。
<SiH4ガスとNH3ガスとの比>
表面処理前の試験基板の銅薄膜のシート抵抗を測定した後、上記NH3ガスと一緒に、SiH4ガスを供給して表面処理を行った。表面処理後の銅薄膜について、シート抵抗の測定と、上記「剥離試験」を行った。
尚、表面処理時のNH3ガスの流量、処理ガスに試験基板を曝す時間、試験基板の温度は、上記「処理ガスの種類」の時と同じとした。
表面処理前のシート抵抗を「処理前」、SiH4とNH3に曝した後のシート抵抗を「処理後」とし、「剥離試験」の結果と共に下記表2に記載する。
Figure 2008149833
上記表2から明らかなように、SiH4ガスの流量とNH3ガスの流量との比(流量比)が1/5では剥離が起こり、しかも、処理後はシート抵抗が倍近く上昇した。
これに対し、SiH4ガスの流量とNH3ガスの流量との比が1/15以下では、剥離が起こらず、しかも、処理前と処理後でシート抵抗の変化が殆どなかった。
CVD室31内部のガスの分圧は、CVD室31に供給するガスの流量に比例するから、CVD室31内部に、SiH4ガスの分圧がNH3ガスの分圧の1/15以下の雰囲気を形成して表面処理を行えば、電極の剥離と、シート抵抗の上昇が防止される。
<表面処理時間>
表面処理を行う前に、CVD室31内部に、窒素ガスを導入して150Paの窒素ガス雰囲気を形成し、該窒素ガス雰囲気に試験基板を置いて、試験基板を320℃に加熱した(前処理)。
前処理の後、試験基板を300℃にし、NH3ガスからなる処理ガスの導入時間を、0秒間(未処理)、5秒間、10秒間、20秒間、30秒間に変えて導入した以外は、上記「処理ガスの種類」の場合同じ条件で表面処理を行った。尚、導入時間とは、処理ガスの導入開始からの経過時間のことである。
尚、CVD室31内部の圧力(全圧)は、導入時間5秒間では最終圧力が10Paであり、10秒間では最終圧力が60Paであり、20秒間では最終圧力が160Paであった。導入時間が30秒間の場合は、導入開始から23秒後に200Paに達し、23秒〜30秒の間は200Paに維持された。
表面処理後と、表面処理前(未処理)の試験基板に、上記「処理ガスの種類」の時と同じ成膜条件で窒化ケイ素膜を作成し、5種類の試験片を得た。尚、窒化ケイ素膜の成膜工程では、NH3ガス分圧は32Paであった。
各試験片について上記「剥離試験」を行った。その結果を下記表3に示す。
Figure 2008149833
「未処理」では銅薄膜13とガラス基板11との間で剥離が起こった。導入時間5秒では、銅薄膜13とガラス基板11の間で剥離は起こらないが、窒化ケイ素膜と銅薄膜13との間で剥離が起った。導入時間が10秒以上であれば、銅薄膜13とガラス基板11の間と、窒化ケイ素膜と銅薄膜13との間のいずれも剥離が起こらなかった。
従って、本発明によれば、銅薄膜13とガラス基板11の密着性が高くなるだけでなく、窒化ケイ素膜と銅薄膜の密着性も高くなることが分かる。
導入時間が10秒以上では、CVD室31の内部圧力が60Pa以上になる。CVD室31にはNH3ガスだけを導入したから、CVD室31内部の全圧がNH3ガスの分圧と等しい。従って、剥離防止のためには、CVD室31内のNH3ガス分圧が60Pa以上必要なことがわかる。
尚、大型基板を処理する場合、導入時間が短いと処理ガスが大型基板の全表面に行き渡らず、基板の中心部で剥離する場合があり、導入時間は基板のサイズが大きい程長くする必要がある。導入時間が30秒以上であれば、想定される範囲の大きさの大型基板(長辺2400mm)で剥離が起こらなかったので、導入時間が30秒以上であれば、基板の大きさに関わらず、表面処理が均一に行われる。
<処理ガス中のN2、SiH4、NH3の割合>
試料基板の銅薄膜のシート抵抗を測定した後、処理ガス中のN2、SiH4、NH3の各ガスの流量割合を、下記表4に示すように変え、試料基板を300℃に加熱した状態で3分間処理ガスに曝して表面処理を行った。
Figure 2008149833
表面処理後の試料基板の銅薄膜の表面を観察し、銅薄膜表面が変色したものを「×」、変色しなかったものを「○」として評価し、上記表4に記載した。更に、表面処理後の試料基板について、上記「剥離試験」と、シート抵抗の測定を行った。「剥離試験」の結果と、シート抵抗の値(表面処理前と表面処理後)を上記表4記載した。
上記表4から分かるように、処理ガスにNH3ガスが添加されていない場合は、表面状態と剥離試験の結果が悪く、シート抵抗の上昇量も大きかった。
処理ガスにNH3ガスが添加されていれば、添加されていない場合に比べてシート抵抗の上昇量は小さい。特に、処理ガスにシランガスが添加されていない場合(シランガス流量がゼロ)と、SiH4ガスの流量とNH3ガスの流量との比が1/15以下の場合では、シート抵抗の上昇量が小さいだけでなく、表面状態と剥離試験の結果も良好であった。
上記表2と上記表4を見ると、SiH4ガスの流量とNH3ガス流量が異なっても、SiH4ガスの流量とNH3ガスの流量との比が1/15以下になる場合には、剥離が起こらず、シート抵抗の上昇も小さい。
従って、流量の大小に関わらず、処理ガスにシランガスが添加されていない場合、又は、SiH4ガスの流量とNH3ガスの流量との比が1/15以下、即ち、SiH4ガスの分圧とNH3ガスの分圧との比が1/15以下であれば、電極の剥離が防止され、電極の抵抗値も上昇しないことが分かる。
上記知見に基づいて成された本発明は、ガラス基板に密着して配置されたゲート電極と、前記ゲート電極の表面に配置され、窒化ケイ素薄膜から成るゲート絶縁膜と、前記ゲート絶縁膜上に配置された半導体層とを有する薄膜トランジスタを製造する薄膜トランジスタ製造方法であって、前記ガラス基板表面に、銅を主成分とし、前記ゲート電極を構成する第一の銅薄膜を、少なくとも前記ガラス基板と密着する部分に酸素を含有させて形成し、前記第一の銅薄膜の表面が露出する前記ガラス基板を真空槽内に配置した状態で、前記真空槽内にアンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第一の銅薄膜の表面を前記アンモニアガスに曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第一の銅薄膜の表面に前記窒化ケイ素薄膜を成長させる薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記第一の銅薄膜の表面を前記アンモニアガスに10秒以上曝して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の、モノシランガスの分圧を、前記アンモニアガスの分圧の1/15以下にして前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の前記アンモニアガスの分圧が60Pa以上になるように前記処理ガスを導入して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は、ゲート電極と、前記ゲート電極の表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された半導体層と、前記半導体層に接触するソース電極と、前記半導体層に接触するドレイン電極と、前記ドレイン電極と前記ソース電極に接触し、窒化ケイ素膜からなる絶縁膜とを有する薄膜トランジスタを製造する薄膜トランジスタ製造方法であって、前記半導体層の表面に、前記ソース電極と前記ドレイン電極を構成する第二の銅薄膜を、少なくとも前記半導体層に密着する部分に酸素を含有させて形成し、前記第二の銅薄膜の表面が露出する処理対象物を、真空槽内に配置した状態で、前記真空槽内に、アンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第二の銅薄膜の表面を前記アンモニアガスにそれぞれ曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第二の銅薄膜の表面に前記窒化ケイ素薄膜を成長させる薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記第二の銅薄膜の表面を前記アンモニアガスに10秒以上曝して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の、モノシランガスの分圧を、前記アンモニアガスの分圧の1/15以下にして前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記真空槽内部の前記アンモニアガスの分圧が60Pa以上になるように前記処理ガスを導入して前記表面処理を行う薄膜トランジスタ製造方法である。
本発明は薄膜トランジスタ製造方法であって、前記半導体層は第一、第二のオーミックコンタクト層を有し、前記ソース電極は前記第一のオーミックコンタクト層に接触し、前記ドレイン電極は前記第二のオーミックコンタクト層に接触する薄膜トランジスタ製造方法である。
本発明は、ガラス基板と、前記ガラス基板上に配置された薄膜トランジスタと、前記薄膜トランジスタの半導体層に接続された透明電極と、前記透明電極上に配置された対向電極と、前記透明電極と前記対向電極の間に位置する液晶とを有する液晶表示素子を製造する液晶表示装置製造方法であって、前記薄膜トランジスタは、前記ガラス基板に密着して配置されたゲート電極と、前記ゲート電極の表面に配置され、窒化ケイ素薄膜から成るゲート絶縁膜と、前記ゲート絶縁膜上に配置された前記半導体層とを有し、前記ガラス基板表面に、銅を主成分とし、前記ゲート電極を構成する第一の銅薄膜を形成し、前記第一の銅薄膜の表面が露出する前記ガラス基板を真空槽内に配置した状態で、前記真空槽内にアンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第一の銅薄膜の表面を前記アンモニアガスに曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第一の銅薄膜の表面に前記窒化ケイ素薄膜を成長させて、前記薄膜トランジスタを製造する液晶表示装置製造方法である。
本発明は、ガラス基板と、前記ガラス基板上に配置された薄膜トランジスタと、前記薄膜トランジスタの半導体層に接続された透明電極と、前記透明電極上に配置された対向電極と、前記透明電極と前記対向電極の間に位置する液晶とを有する液晶表示素子を製造する液晶表示装置製造方法であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された半導体層と、前記半導体層に接触するソース電極と、前記半導体層に接触するドレイン電極と、前記ドレイン電極と前記ソース電極に接触し、窒化ケイ素膜からなる絶縁膜とを有し、前記半導体層の表面に、前記ソース電極と前記ドレイン電極を構成する第二の銅薄膜を形成し、前記第二の銅薄膜の表面が露出する処理対象物を、真空槽内に配置した状態で、前記真空槽内に、アンモニアガスを含む処理ガスを導入し、前記真空槽内部でプラズマを発生させずに、前記第二の銅薄膜の表面を前記アンモニアガスにそれぞれ曝して表面処理を行った後、前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第二の銅薄膜の表面に前記窒化ケイ素薄膜を成長させて前記薄膜トランジスタを製造する液晶表示装置製造方法である。
本発明は、処理対象物上の露出するガラスの表面、シリコンの表面、もしくはシリコン化合物の表面上に、銅もしくは銅合金の銅電極を形成する電極形成方法であって、前記基板上に、少なくとも前記基板と接触する層において酸素を含有させて前記銅電極を形成する銅電極形成工程と、前記銅電極の表面をアンモニアガスを含む処理ガスに曝して表面処理を行う表面処理工程と、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを、表面処理後の前記基板が配置された成膜雰囲気に導入してプラズマを発生させ、前記銅電極上に窒化ケイ素薄膜を形成する絶縁膜形成工程とを有する電極形成方法である。
本発明は電極形成方法であって、前記表面処理工程において、前記基板が配置された処理雰囲気中の、前記アンモニアガスの分圧を60Pa 以上にする電極形成方法である。
本発明は電極形成方法であって、前記表面処理工程において、前記銅電極を前記アンモニアガスに曝す時間は10秒以上である電極形成方法である。
本発明は電極形成方法であって、前記表面処理工程において、前記処理雰囲気中に含まれるケイ素化合物ガスの分圧を前記アンモニアガスの分圧の1/15以下にする電極形成方法である。
<処理ガスの種類>
銅を主成分とし、Mgが添加されたターゲット5を用い、酸素を含有する第一の層(膜厚50nm)と、酸素を含有しない第二の(膜厚300nm)を記載した順番に積層し、図5に示したような二層構造の銅薄膜13を形成して、試験基板とした。
処理ガスを流量1050sccmでCVD室31に供給し、試験基板を30秒間処理ガスに曝した。実施した処理ガスの種類及び方法は下記の表1の通りである。

Claims (18)

  1. ガラス基板に密着して配置されたゲート電極と、
    前記ゲート電極の表面に配置され、窒化ケイ素薄膜から成るゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された半導体層とを有する薄膜トランジスタを製造する薄膜トランジスタ製造方法であって、
    前記ガラス基板表面に、銅を主成分とし、前記ゲート電極を構成する第一の銅薄膜を形成し、
    前記第一の銅薄膜の表面が露出する前記ガラス基板を真空槽内に配置した状態で、前記真空槽内にアンモニアガスを含む処理ガスを導入し、
    前記真空槽内部でプラズマを発生させずに、前記第一の銅薄膜の表面を前記アンモニアガスに曝して表面処理を行った後、
    前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第一の銅薄膜の表面に前記窒化ケイ素薄膜を成長させる薄膜トランジスタ製造方法。
  2. 前記第一の銅薄膜のうち、少なくとも前記ガラス基板と密着する部分に酸素を含有させる請求項1記載の薄膜トランジスタ製造方法。
  3. 前記第一の銅薄膜の表面を前記アンモニアガスに10秒以上曝して前記表面処理を行う請求項1記載の薄膜トランジスタ製造方法。
  4. 前記真空槽内部の、モノシランガスの分圧を、前記アンモニアガスの分圧の1/15以下にして前記表面処理を行う請求項1記載の薄膜トランジスタ製造方法。
  5. 前記真空槽内部の前記アンモニアガスの分圧が60Pa以上になるように前記処理ガスを導入して前記表面処理を行う請求項1記載の薄膜トランジスタ製造方法。
  6. ゲート電極と、
    前記ゲート電極の表面に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された半導体層と、
    前記半導体層に接触するソース電極と、
    前記半導体層に接触するドレイン電極と、
    前記ドレイン電極と前記ソース電極に接触し、窒化ケイ素膜からなる絶縁膜とを有する薄膜トランジスタを製造する薄膜トランジスタ製造方法であって、
    前記半導体層の表面に、前記ソース電極と前記ドレイン電極を構成する第二の銅薄膜を形成し、
    前記第二の銅薄膜の表面が露出する処理対象物を、真空槽内に配置した状態で、前記真空槽内に、アンモニアガスを含む処理ガスを導入し、
    前記真空槽内部でプラズマを発生させずに、前記第二の銅薄膜の表面を前記アンモニアガスにそれぞれ曝して表面処理を行った後、
    前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第二の銅薄膜の表面に前記窒化ケイ素薄膜を成長させる薄膜トランジスタ製造方法。
  7. 前記第二の銅薄膜のうち、少なくとも前記半導体層に密着する部分に酸素を含有させる請求項6記載の薄膜トランジスタ製造方法。
  8. 前記第二の銅薄膜の表面を前記アンモニアガスに10秒以上曝して前記表面処理を行う請求項6記載の薄膜トランジスタ製造方法。
  9. 前記真空槽内部の、モノシランガスの分圧を、前記アンモニアガスの分圧の1/15以下にして前記表面処理を行う請求項6記載の薄膜トランジスタ製造方法。
  10. 前記真空槽内部の前記アンモニアガスの分圧が60Pa以上になるように前記処理ガスを導入して前記表面処理を行う請求項6記載の薄膜トランジスタ製造方法。
  11. 前記半導体層は第一、第二のオーミックコンタクト層を有し、
    前記ソース電極は前記第一のオーミックコンタクト層に接触し、
    前記ドレイン電極は前記第二のオーミックコンタクト層に接触する請求項6記載の薄膜トランジスタ製造方法。
  12. ガラス基板と、
    前記ガラス基板上に配置された薄膜トランジスタと、
    前記薄膜トランジスタの半導体層に接続された透明電極と、
    前記透明電極上に配置された対向電極と、
    前記透明電極と前記対向電極の間に位置する液晶とを有する液晶表示素子を製造する液晶表示装置製造方法であって、
    前記薄膜トランジスタは、
    前記ガラス基板に密着して配置されたゲート電極と、
    前記ゲート電極の表面に配置され、窒化ケイ素薄膜から成るゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された前記半導体層とを有し、
    前記ガラス基板表面に、銅を主成分とし、前記ゲート電極を構成する第一の銅薄膜を形成し、
    前記第一の銅薄膜の表面が露出する前記ガラス基板を真空槽内に配置した状態で、前記真空槽内にアンモニアガスを含む処理ガスを導入し、
    前記真空槽内部でプラズマを発生させずに、前記第一の銅薄膜の表面を前記アンモニアガスに曝して表面処理を行った後、
    前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第一の銅薄膜の表面に前記窒化ケイ素薄膜を成長させて、前記薄膜トランジスタを製造する液晶表示装置製造方法。
  13. ガラス基板と、
    前記ガラス基板上に配置された薄膜トランジスタと、
    前記薄膜トランジスタの半導体層に接続された透明電極と、
    前記透明電極上に配置された対向電極と、
    前記透明電極と前記対向電極の間に位置する液晶とを有する液晶表示素子を製造する液晶表示装置製造方法であって、
    前記薄膜トランジスタは、
    ゲート電極と、
    前記ゲート電極の表面に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された半導体層と、
    前記半導体層に接触するソース電極と、
    前記半導体層に接触するドレイン電極と、
    前記ドレイン電極と前記ソース電極に接触し、窒化ケイ素膜からなる絶縁膜とを有し、
    前記半導体層の表面に、前記ソース電極と前記ドレイン電極を構成する第二の銅薄膜を形成し、
    前記第二の銅薄膜の表面が露出する処理対象物を、真空槽内に配置した状態で、前記真空槽内に、アンモニアガスを含む処理ガスを導入し、
    前記真空槽内部でプラズマを発生させずに、前記第二の銅薄膜の表面を前記アンモニアガスにそれぞれ曝して表面処理を行った後、
    前記真空槽内に、化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを導入し、前記原料ガスのプラズマを形成し、前記第二の銅薄膜の表面に前記窒化ケイ素薄膜を成長させて前記薄膜トランジスタを製造する液晶表示装置製造方法。
  14. 基板のガラス、シリコン、もしくはシリコン化合物の表面上に、銅もしくは銅合金の銅電極を形成する電極形成方法であって、
    前記基板上に前記銅電極を形成する銅電極形成工程と、
    前記銅電極の表面をアンモニアガスを含む処理ガスに曝して表面処理を行う表面処理工程と、
    化学構造中にSiとHを含むケイ素化合物ガスと、化学構造中に窒素を含む窒素含有ガスとが添加された原料ガスを、表面処理後の前記基板が配置された成膜雰囲気に導入してプラズマを発生させ、前記銅電極上に窒化ケイ素薄膜を形成する絶縁膜形成工程とを有する電極形成方法。
  15. 前記表面処理工程において、前記基板が配置された処理雰囲気中の、前記アンモニアガスの分圧を60Pa 以上にする請求項14記載の電極形成方法。
  16. 前記表面処理工程において、前記銅電極を前記アンモニアガスに曝す時間は10秒以上である請求項14記載の電極形成方法。
  17. 前記表面処理工程において、前記処理雰囲気中に含まれるケイ素化合物ガスの分圧を前記アンモニアガスの分圧の1/15以下にする請求項14記載の電極形成方法。
  18. 前記銅電極は、少なくとも前記基板と接触する層において酸素を含有する請求項14記載の電極形成方法。
JP2009517855A 2007-06-05 2008-06-02 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法 Active JP5424876B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009517855A JP5424876B2 (ja) 2007-06-05 2008-06-02 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007148787 2007-06-05
JP2007148787 2007-06-05
JP2009517855A JP5424876B2 (ja) 2007-06-05 2008-06-02 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法
PCT/JP2008/060125 WO2008149833A1 (ja) 2007-06-05 2008-06-02 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法

Publications (2)

Publication Number Publication Date
JPWO2008149833A1 true JPWO2008149833A1 (ja) 2010-08-26
JP5424876B2 JP5424876B2 (ja) 2014-02-26

Family

ID=40093649

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009517855A Active JP5424876B2 (ja) 2007-06-05 2008-06-02 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法

Country Status (7)

Country Link
US (1) US20100075475A1 (ja)
JP (1) JP5424876B2 (ja)
KR (1) KR101101733B1 (ja)
CN (1) CN101681932B (ja)
DE (1) DE112008001523T5 (ja)
TW (1) TW200915399A (ja)
WO (1) WO2008149833A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097313B (zh) * 2010-11-23 2012-12-12 深圳市华星光电技术有限公司 保护层及薄膜晶体管矩阵基板的制造方法
CN102386237A (zh) * 2011-11-23 2012-03-21 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及装置和一种制备方法
CN103700667B (zh) * 2013-12-18 2017-02-01 北京京东方光电科技有限公司 一种像素阵列结构及其制作方法、阵列基板和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6464338A (en) * 1987-09-04 1989-03-10 Hitachi Ltd Wiring for semiconductor device
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
JPH07326756A (ja) * 1994-05-30 1995-12-12 Kyocera Corp 薄膜トランジスタおよびその製造方法
JPH0826889A (ja) * 1994-07-15 1996-01-30 Fujitsu Ltd 金属膜の形成方法および配線用金属膜
JP3417751B2 (ja) * 1995-02-13 2003-06-16 株式会社東芝 半導体装置の製造方法
JP3403918B2 (ja) * 1997-06-02 2003-05-06 株式会社ジャパンエナジー 高純度銅スパッタリングタ−ゲットおよび薄膜
JP4243401B2 (ja) * 1999-12-21 2009-03-25 エルジー ディスプレイ カンパニー リミテッド 銅配線基板およびその製造方法ならびに液晶表示装置
US6777331B2 (en) * 2000-03-07 2004-08-17 Simplus Systems Corporation Multilayered copper structure for improving adhesion property
JP2002353222A (ja) 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
KR20060070349A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Also Published As

Publication number Publication date
CN101681932B (zh) 2012-11-14
TW200915399A (en) 2009-04-01
DE112008001523T5 (de) 2010-04-29
CN101681932A (zh) 2010-03-24
WO2008149833A1 (ja) 2008-12-11
US20100075475A1 (en) 2010-03-25
KR101101733B1 (ko) 2012-01-05
KR20100003370A (ko) 2010-01-08
JP5424876B2 (ja) 2014-02-26

Similar Documents

Publication Publication Date Title
KR101064144B1 (ko) 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법
US7419904B2 (en) Method for forming barrier film and method for forming electrode film
KR101067364B1 (ko) 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법
KR0172772B1 (ko) 반도체 장치의 확산장벽용 산화루테늄막 형성 방법
US6174823B1 (en) Methods of forming a barrier layer
JP5285710B2 (ja) 薄膜トランジスタの製造方法
TWI397125B (zh) 半導體裝置的製造方法
WO2009128372A1 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法
WO2010013636A1 (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
JP5424876B2 (ja) 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法
JP2009280834A (ja) ターゲット、配線膜形成方法、薄膜トランジスタの製造方法
JP2008124450A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、薄膜トランジスタの製造方法、及び薄膜トランジスタ付パネルの製造方法
JP4855315B2 (ja) 薄膜トランジスタ製造方法、液晶表示装置製造方法
US20040198046A1 (en) Method for decreasing contact resistance of source/drain electrodes
US8598580B2 (en) Wiring structure, display apparatus, and semiconductor device
JP2009215613A (ja) 密着性に優れた銅合金複合膜の成膜方法およびこの成膜方法で使用するCa含有銅合金ターゲット
JP2008112989A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、及び薄膜トランジスタの製造方法
JP5031953B2 (ja) 銅材料充填プラグ及び銅材料充填プラグの製造方法
WO2010143609A1 (ja) 電子装置の形成方法、電子装置、半導体装置及びトランジスタ
TWI397952B (zh) Method for forming tantalum nitride film
JP2013168582A (ja) 薄膜配線形成方法および薄膜配線
JP2009123737A (ja) シリコン酸化膜の堆積方法
JP2008306043A (ja) 配線膜の形成方法、トランジスタ、及び電子装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130125

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130611

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130712

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131126

R150 Certificate of patent or registration of utility model

Ref document number: 5424876

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250