JPWO2008015813A1 - アクティブマトリクス基板およびそれを備えた表示装置 - Google Patents

Abstract

本発明は、アクティブマトリクス基板を備えた表示装置において、大型化や高解像度化が進み駆動周波数が上昇しても表示品質の低下が生じないようにすることを目的とする。 液晶表示装置におけるアクティブマトリクス基板において、各ゲートライン（ＧＬｊ）に沿うように放電制御信号線（ＧｓｈＬｊ）が配設され、各ソースライン（ＳＬｉ）につき、ゲートライン数に等しい個数の放電用ＴＦＴ（１２）が設けられている。この放電用ＴＦＴ（１２）のゲート端子（１２ｇ）は放電制御信号線（ＧｓｈＬｊ）に、ソース端子は保持容量線（ＣｓＬ）に、ドレイン端子は近傍のソースライン（ＳＬｉ）に、それぞれ接続されている。各保持容量線（ＣｓＬ）には共通電位Ｖｃｏｍが供給されている。各放電制御信号線（ＧｓｈＬｊ）には放電用ＴＦＴ（１２）を１水平期間毎に所定期間Ｔｓｈだけオン状態とする信号Ｇｓｈが与えられる。

Description

本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス基板、および、それを備えた液晶表示装置等のアクティブマトリクス型の表示装置に関する。

アクティブマトリクス基板は、液晶表示装置やＥＬ（Electroluminescence）表示装置等のアクティブマトリクス型表示装置において広く用いられている。例えばアクティブマトリクス型の液晶表示装置では、液晶パネルとその駆動回路から主要部が構成されており、液晶パネルは、通常、スイッチング素子としての薄膜トランジスタ（Thin Film Transistor。以下「ＴＦＴ」と略記する。）や画素電極等を含む画素回路がマトリクス状に配置されたアクティブマトリクス基板と、ガラス等の透明な絶縁性基板上に全面にわたって対向電極や配向膜が順次積層された対向基板と、両基板の間に挟持された液晶層と、両基板のそれぞれの外表面に貼り付けられた偏光板とから構成される。

図３２は、上記のような液晶表示装置に用いられる従来のアクティブマトリクス基板７００の構造を示す平面図であり、１つの画素に相当する部分のパターン構成を示している。アクティブマトリクス基板７００は、複数のデータ信号線７１５と、当該複数のデータ信号線７１５と交差する複数の走査信号線７１６と、当該複数のデータ信号線７１５と当該複数の走査信号線７１６との各交差点近傍に形成されたスイッチング素子としてのＴＦＴ７１２と、画素電極７１７とを備える。走査信号線７１６はＴＦＴ７１２のゲート電極を兼ねており、ＴＦＴ７１２のソース電極７１９がデータ信号線７１５に接続され、ドレイン電極７０８がドレイン引き出し電極７０７を介して画素電極７１７に接続される。ドレイン引き出し電極７０７と画素電極７１７との間に配される絶縁膜には穴が開けられており、これによってドレイン引き出し電極７０７と画素電極７１７とを接続するコンタクトホール７１０が形成されている。画素電極７１７はＩＴＯ（Indium Tin Oxide）等の透明電極であり、当該アクティブマトリクス基板７００を含む液晶パネルの後方からの光（バックライト光）を透過させる。

このアクティブマトリクス基板７００においては、走査信号線７１６に与えられる走査信号としてのゲートオン電圧によってＴＦＴ７１２がオン状態（ソース電極７１９とドレイン電極７０８とが導通した状態）となり、この状態においてデータ信号線７１５に与えられるデータ信号が、ソース電極７１９、ドレイン電極７０８およびドレイン引き出し電極７０７を介して画素容量（画素電極７１７と対向電極によって形成される容量）に書き込まれる。なお、このアクティブマトリクス基板７００には、走査信号線７１６に沿って保持容量線７１８が形成されており、この保持容量線７１８は、ＴＦＴ７１２のオフ期間中における液晶層の自己放電を回避する等の機能を有する。

このようなアクティブマトリクス基板７００を用いた液晶表示装置は、表示品位の劣化を防止するために、通常、交流電圧で駆動され、アクティブマトリクス基板７００に液晶層を挟んで対向する対向基板に設けられた対向電極（「共通電極」ともいう）に印加される対向電圧を基準電位として、画素電極に一定時間ごとに正極性電圧と負極性電圧が交互に供給され、例えば２水平期間ごとに極性を反転する技術（以下「２Ｈ反転駆動」という）が提案されている（例えば日本の特開平８−４３７９５号公報（特許文献２））。

しかしながら、この２Ｈ反転駆動での極性反転の単位である２ラインのうち１ライン目の駆動では、当該１ライン目の駆動開始直前にデータ信号線への印加電圧の極性が反転するのに対し、当該２ラインにおける１ライン目の駆動から２ライン目の駆動に移行するときにはデータ信号線への印加電圧の極性は反転しない。このため、１ライン目の駆動では、２ライン目の駆動に比べてデータ信号線への充電に時間を要し、その結果、１ライン目と２ライン目とでは画素容量における充電量に差が生じる。この充電量の差は、１フレームにおいて極性反転単位の１ライン目に相当するＮ番目のラインの画素と、極性反転単位の２ライン目に相当する（Ｎ＋１）番目のラインの画素との間の輝度差として現れ、ライン状の横筋ムラが視認されることになる。

そこで、データ信号を１水平期間毎のブランキング期間に正極性と負極性の間のある中間電位とすることで充電特性を均一にする方法が提案されている（日本の特開２００４−６１５９０号公報（特許文献３））。
日本の特開平９−１５２６２５号公報 日本の特開平８−４３７９５号公報 日本の特開２００４−６１５９０号公報 日本の特開平９−２４３９９８号公報 日本の特開２００２−２６８６１３号公報 日本の特開１１−３０９７５号公報

ところで、液晶パネルのデータ信号線に印加されるデータ信号の極性が１または２水平期間毎に反転すると共にデータ信号線毎にも反転するドット反転駆動方式が採用されたアクティブマトリクス型の液晶表示装置において、消費電力を低減するためにデータ信号Ｓ（１）〜Ｓ（Ｎ）の極性反転時に隣接データ信号線間を短絡するという方式（以下「チャージシェア方式」という）が採用される場合がある（例えば日本の特開平９−２４３９９８号公報（特許文献４））。また、このようなチャージシェア方式の代わりに、上記アクティブマトリクス型の液晶表示装置において、消費電力を低減するために、データ信号Ｓ（１）〜Ｓ（Ｎ）の極性反転時に各データ信号線を共通電極に短絡させる（共通電極電位にショートさせる）という方式（以下「共通電位短絡方式」という）が採用される場合もある（例えば日本の特開１１−３０９７５号公報（特許文献６））。

２水平期間毎にデータ信号の極性が反転されるドット反転駆動方式（以下「２Ｈドット反転駆動方式」という）の液晶表示装置においてチャージシェア方式を採用した場合、２水平期間毎に隣接データ信号線が短絡される。したがって、この場合も、極性反転単位としての２ラインの間で画素容量の充電量に差が生じ、ライン状の横筋ムラが視認されることがある。また、２Ｈドット反転駆動方式の液晶表示装置において共通電位短絡方式を採用した場合も、同様の理由でライン状の横筋ムラが視認されることがある。

このような２Ｈドット反転駆動の液晶表示装置において、隣接データ信号線間を２水平期間毎ではなく１水平期間毎に短絡することで、日本の特開２００４−６１５９０号公報（上記特許文献３）の技術と同様に、極性反転単位としての２ラインの充電特性を均一化（画素容量の充電量の差を解消）することができる。しかし、隣接データ信号線の短絡によって電荷が再分配されて各データ信号線の電位が一定値に落ち着くまでの時間が、極性反転単位としての２ラインのうちの１ライン目と２ライン目とで異なる。このため、電荷再分配のために隣接データ信号線が短絡される期間（以下「チャージシェア期間」という）において、図１３に示すようにデータ信号線の電圧Ｖｓは、上記一定値すなわちデータ信号線電位の中央値（以下「ソースセンター電位」という）に到達せず、１ライン目の駆動開始前のチャージシェア期間直後の電位と、２ライン目の駆動開始前のチャージシェア期間直後の電位とが異なる。この場合、１ライン目と２ライン目の間で画素容量の充電量の差は十分には解消されず、ライン状の横筋ムラが依然として視認されることがある。

また、２Ｈドット反転駆動の液晶表示装置において、各データ信号線間を２水平期間毎ではなく１水平期間毎に共通電位に短絡することで、日本の特開２００４−６１５９０号公報（上記特許文献３）の技術と同様に、極性反転単位としての２ラインの充電特性を均一化することができる。しかし、この場合も、放電のために各データ信号線が共通電位に短絡される期間（以下「共通電位短絡期間」という）において、データ信号線の電圧Ｖｓは、共通電位に到達せず、１ライン目の駆動開始前のチャージシェア期間直後の電位と、２ライン目の駆動開始前のチャージシェア期間直後の電位とが異なり、その結果、１ライン目と２ライン目の間で画素容量の充電量の差は十分には解消されず、ライン状の横筋ムラが依然として視認されることがある。

近年、液晶表示装置等のアクティブマトリクス型の表示装置において解像度の向上が進んでおり、また、動画性能の改善等のために駆動周波数を高めるという手法が採用されることもある。このため、画素データの画素容量への書き込みに確保可能な充電時間が短くなる傾向にある。充電時間が短くなると、充電不足のために画素容量に正しい画素データが書き込めない虞が生じると共に、十分なチャージシェア期間または共通電位短絡期間の確保も困難になって２Ｈドット反転駆動方式の液晶表示装置における上記問題がより顕在化する。また、十分なチャージシェア期間または共通電位短絡期間を確保できないために各データ信号線電位がソースセンター電位または共通電位に達しない場合には、そのことが充電不足を悪化させる要因にもなる。このように解像度の向上や駆動周波数の上昇に伴って充電不足が問題になる点は、１Ｈドット反転駆動方式の液晶表示装置においても同様である。

これに対し日本の特開２００２−２６８６１３号公報（特許文献５）には、隣接するデータ信号線を短絡させるスイッチング素子が、データドライバ（「データ信号線駆動回路」または「ソースドライバ」ともいう）から遠い側の液晶パネルの端部付近に形成された液晶表示装置が開示されている。このような構成によれば、データドライバから遠くなるほど増加するデータ線の電圧の歪曲を改善させることができるので、液晶表示装置の大型化に伴って寄生容量が増大しデータ線にデータ電圧が十分に充電されないという問題を低減または解消することができる。また、チャージシェア方式が採用されない従来の液晶表示装置に比べて、データ線にデータ電圧を十分に充電させることができる。しかし、上記のように解像度の向上や駆動周波数の上昇に起因する充電不足は、この構成によっては解決できない。

以上のようにアクティブマトリクス基板を使用した従来の液晶表示装置においては、大型化や高解像度化が進み駆動周波数が上昇すると、画素容量における充電量の差や充電不足によって良好な画像の表示が困難となる。

そこで本発明の目的は、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても表示品質の低下が生じないアクティブマトリクス基板を提供することである。また、本発明の他の目的は、大型化や高解像度化が進み駆動周波数が上昇しても表示品質の低下が生じないアクティブマトリクス型の表示装置を提供することである。

本発明の第１の局面は、アクティブマトリクス基板であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設けられ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スイッチング素子と、
前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、
前記画素電極との間に所定容量が形成されるように前記複数の走査信号線のそれぞれに沿って配設された保持容量線と、
前記複数のデータ信号線のそれぞれにつき当該データ信号線の延びる方向に２以上の所定数ずつ設けられた放電用スイッチング素子であって、オン状態のときに前記複数のデータ信号線のそれぞれが前記保持容量線に短絡されるように前記複数のデータ信号線と前記保持容量線に接続された放電用スイッチング素子と、
前記放電用スイッチング素子をオンおよびオフするための放電用制御信号線と
を備えることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記複数のデータ信号線のそれぞれは、互いに電気的に分離された第１および第２の信号線からなり、
前記放電用スイッチング素子は、前記第１および第２の信号線のそれぞれにつき前記データ信号線の延びる方向に２以上の所定数ずつ設けられていることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記放電用スイッチング素子は、前記データ信号線の延びる方向に略均等間隔で配置されていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記放電用制御信号線は、前記複数の走査信号線にそれぞれ沿って配置された複数の制御信号線を含み、
前記放電用スイッチング素子は、前記複数のデータ信号線のそれぞれにつき前記複数の制御信号線に対応して設けられた複数のスイッチング素子を含み、
前記複数のスイッチング素子のそれぞれは、対応する制御信号線によってオンおよびオフされることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記放電用スイッチング素子は、前記複数のデータ信号線の一端近傍に配置されたスイッチング素子群と、前記複数のデータ信号線の他端近傍に配置されたスイッチング素子群とからなることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記保持容量線は、前記データ信号線に沿った方向に延びる延伸部を有し、
前記放電用スイッチング素子は、ドレイン電極およびソース電極を有する薄膜トランジスタであり、
前記ドレイン電極は、前記放電用スイッチング素子がオン状態のときに前記保持容量線に短絡させるべきデータ信号線に接続されており、
前記ソース電極は、所定のソース引き出し電極を介して前記延伸部に接続されていることを特徴とする。

本発明の第７の局面は、本発明の第６の局面において、
前記延伸部と前記ソース引き出し電極とは、前記画素電極の外縁に沿って環状に配置された構造体を構成することを特徴とする。

本発明の第８の局面は、本発明の第６の局面において、
前記延伸部と前記ソース引き出し電極とは、所定の層間絶縁膜に設けられたコンタクトホール部に形成された導通電極を介して接続されていることを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記導通電極は、前記画素電極の材料と同一の材料からなることを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
前記保持容量線は、前記画素電極の外縁に沿って前記データ信号線に平行に延びる部分と前記画素電極の外縁に沿って前記走査信号線に平行に延びる部分とを含む環状部分を有していることを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
前記放電用スイッチング素子は、前記放電用制御信号線を形成する電極パターンに重なるように配置されていることを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
前記放電用スイッチング素子は、第１および第２のドレイン電極とソース電極とを有する薄膜トランジスタであり、
前記ソース電極は、前記保持容量線に接続されており、
前記第１のドレイン電極は、前記放電用スイッチング素子を挟んで隣接する２つのデータ信号線のうちの一方に接続され、かつ、前記第２のドレイン電極は、前記２つのデータ信号線のうちの他方に接続されていることを特徴とする。

本発明の第１３の局面は、本発明の第１の局面において、
前記画素電極は、前記放電用制御信号線に重なるように配置されていることを特徴とする。

本発明の第１４の局面は、表示装置であって、
本発明の第１から第１３の局面のいずれかに係るアクティブマトリクス基板と、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動回路と、
表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
前記保持容量線に所定電位を与える電位供給部と、
前記複数のデータ信号線のそれぞれが前記保持容量線に１水平期間毎に所定期間だけ短絡されるように、前記放電用制御信号線に与えるべき放電制御信号を生成する放電制御回路と
を備えることを特徴とする。

本発明の第１５の局面は、本発明の第１４の局面において、
前記データ信号線駆動回路は、２以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号を生成することを特徴とする。

本発明の第１６の局面は、本発明の第１４の局面において、
前記データ信号線駆動回路は、
１水平期間毎に前記所定期間は、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡するスイッチ回路を含み、
前記複数のデータ信号を所定数のデータ信号線毎に極性が反転する電圧信号として生成することを特徴とする。

本発明の第１７の局面は、本発明の第１６の局面において、
前記データ信号線駆動回路は、前記スイッチ回路によって前記複数のデータ信号線が互いに短絡されている時に前記所定電位を前記複数のデータ信号線に与えることを特徴とする。

本発明の第１８の局面は、本発明の第１４の局面において、
前記データ信号線駆動回路は、１水平期間毎に前記所定期間は、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線のそれぞれを前記所定電位に短絡させるスイッチ回路を含むことを特徴とする。

本発明の第１９の局面は、本発明の第１４の局面において、
前記アクティブマトリクス基板における各画素電極に対向するように配置された共通電極を更に備え、
前記電位供給部は、前記共通電極に所定の共通電位を与え、当該共通電位を前記所定電位として前記保持容量線に与えることを特徴とする。

本発明の第２０の局面は、本発明の第１４の局面において、
前記電位供給部は、前記データ信号の最小値と最大値との間の中央値に相当する電位を前記所定電位として前記保持容量線に与えることを特徴とする。

本発明の第２１の局面は、本発明の第１４の局面において、
前記所定電位は、黒表示に対応する電位であり、
前記走査信号線駆動回路は、前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記所定期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記所定期間で選択状態となるように、前記複数の走査信号線を選択的に駆動することを特徴とする。

本発明の第２２の局面は、本発明の第２１の局面において、
前記走査信号線駆動回路は、前記有効走査期間で選択状態となった走査信号線を、当該選択状態から非選択状態に変化する時点から前記画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、前記所定期間で選択状態とすることを特徴とする。

本発明の第２３の局面は、本発明の第２２の局面において、
前記複数の走査信号線のそれぞれが前記有効走査期間で選択状態となる期間は、前記所定期間において前記複数の走査信号線のいずれかが選択状態となる期間と重ならないことを特徴とする。

本発明の第２４の局面は、本発明の第１４の局面において、
前記データ信号線駆動回路は、
前記複数のデータ信号線に印加すべき前記複数のデータ信号を出力する複数のバッファと、
前記所定期間において前記複数のバッファを休止させる休止制御部とを含むことを特徴とする。

本発明の第２５の局面は、テレビジョン受信機であって、本発明の第１４の局面に係る表示装置を備えたことを特徴とする。

本発明の第２６の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設けられ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スイッチング素子と、前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、前記画素電極との間に所定容量が形成されるように前記複数の走査信号線のそれぞれに沿って配設された保持容量線とを含むアクティブマトリクス基板の駆動方法であって、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動ステップと、
表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステップと、
前記保持容量線に所定電位を与える電位供給ステップと、
前記複数のデータ信号線のそれぞれを前記保持容量線に１水平期間毎に短絡させる放電ステップとを備え、
前記アクティブマトリクス基板は、
前記複数のデータ信号線のそれぞれにつき当該データ信号線の延びる方向に２以上の所定数ずつ設けられた放電用スイッチング素子であって、オン状態のときに前記複数のデータ信号線のそれぞれが前記保持容量線に短絡されるように前記複数のデータ信号線と前記保持容量線に接続された放電用スイッチング素子と、
前記放電用スイッチング素子をオンおよびオフするための放電用制御信号線とを更に含み、
前記放電ステップでは、１水平期間毎に所定期間だけ前記放電用スイッチング素子をオンするための信号を前記放電用制御信号線に与えることにより、前記複数のデータ信号線のそれぞれが前記保持容量線に短絡されることを特徴とする。

本発明の第１の局面によれば、各データ信号線は複数の放電用スイッチング素子を介して保持容量線に接続されているので、各データ信号線が保持容量線に短絡される期間である放電期間においてデータ信号線と保持容量線の間での電荷の移動が促進される。ここで、放電用スイッチング素子を１つのデータ信号線につき複数設けることは、１本のデータ信号線に充電されている電荷を細分化して各々の放電用スイッチング素子により移動させることに相当する。これにより、各データ信号線の電位を短い時間で所定電位（保持容量線の電位）に到達させることができる。その結果、アクティブマトリクス基板を使用した表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第２の局面では、各データ信号線は、互いに電気的に分離された第１および第２の信号線からなり、上下分割駆動方式に対応した構成となっているので、本発明の当該局面に係るアクティブマトリクス基板は、駆動周波数を高くし動画表示性能向上を目的とする表示装置に好適である。このようなアクティブマトリクス基板において、各データ信号線は保持容量線に複数の放電用スイッチング素子を介して接続されているので、放電期間においてデータ信号線と保持容量線の間での電荷の移動が促進される。これにより、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第３の局面によれば、放電用スイッチング素子が、データ信号線の延びる方向に略均等間隔で配置されているので、表示装置の大型化や高解像度化が進んでも、放電期間において、データ信号線の電位をアクティブマトリクス基板全体で均一に所定電位に到達させることができる。

本発明の第４の局面によれば、各走査信号線に沿って放電のための制御信号線が配設され、各データ信号線につき各制御信号線に対応して放電のためのスイッチング素子が設けられているので、各データ信号線につき走査信号線の数に等しい個数のスイッチング素子が存在し、これらのスイッチング素子によって、放電期間にデータ信号線と保持容量線の間で電荷の移動が行われる。したがって、放電期間が短くなっても、またアクティブマトリクス基板が大型化しても、データ信号線の電位をアクティブマトリクス基板全体で均一に所定電位に到達させることができる。また、放電のためのスイッチング素子が画素毎に存在し、そのスイッチング素子をオンおよびオフするための制御信号線が１画素行毎に存在することから、放電のためのスイッチング素子や制御信号線の配置は、アクティブマトリクス基板によって形成されるべき画像の画素配置に整合しており、放電のためのスイッチング素子や制御信号線の追加によって画素配置の規則性が乱されることもない。

本発明の第５の局面によれば、データ信号線の一端近傍に配置されたスイッチング素子群とデータ信号線の他端近傍に配置されたスイッチング素子群とによって、放電期間にデータ信号線と保持容量線の間で電荷の移動が行われる。したがって、データ信号線駆動回路内のスイッチ回路によってデータ信号線間（またはデータ信号線と共通電極との間）での電荷の移動が行われる従来方式に比べ、放電期間直後のデータ信号線の電位をアクティブマトリクス基板内で均一化することができる。

本発明の第６の局面によれば、保持容量線はデータ信号線に平行に延びる延伸部を有するので、画素電極の電位に対する他の電極の電位変動による影響を抑制することができる。

本発明の第７の局面によれば、保持容量線の延伸部と放電用スイッチング素子としての薄膜トランジスタのソース引き出し電極とは、画素電極の外縁に沿って環状に配置された構造体を構成するので、データ信号線や走査信号線の電位変動による画素電極電位への影響を抑制することができる。

本発明の第８の局面によれば、保持容量線の延伸部と薄膜トランジスタのソース引き出し電極とが、コンタクトホール部に形成された導通電極を介して接続されることで、各データ信号線が放電用スイッチング素子としての当該薄膜トランジスタを介して保持容量線に電気的に接続される。

本発明の第９の局面によれば、保持容量線の延伸部と放電用スイッチング素子としての薄膜トランジスタのソース引き出し電極とを接続するための導通電極は画素電極の材料と同一の材料からなるので、当該延伸部と当該ソース引き出し電極との電気的接続を、画素スイッチング素子としての薄膜トランジスタのドレイン電極と画素電極との電気的接続と同一の工程で実現することができる。これにより、製造コストの増大を抑えつつ、各データ信号線を放電用スイッチング素子を介して保持容量線に接続することができる。

本発明の第１０の局面によれば、保持容量線は、画素電極の外縁に沿ってデータ信号線に平行に延びる部分と画素電極の外縁に沿って走査信号線に平行に延びる部分とを有しているので、データ信号線や走査信号線の電位変動による画素電極電位への影響を抑制することができる。

本発明の第１１の局面によれば、放電用スイッチング素子は、放電用制御信号線を形成する電極パターンに重なるように配置されているので、開口率を大きくすることができる。

本発明の第１２の局面によれば、放電用スイッチング素子としての薄膜トランジスタの第１および第２のドレイン電極が、隣接する２つのデータ信号線にそれぞれ接続されるので、放電期間における隣接データ信号線間での電荷移動および各データ信号線と保持容量線の間での電荷移動が促進される。これにより、より短い放電期間で各データ信号線の電位を保持容量線の電位に到達させることができる。

本発明の第１３の局面によれば、放電用制御信号線に重なるように画素電極が配置されることにより、画素領域として広い領域が確保されるので、開口率を大きくすることができる。

本発明の第１４の局面によれば、アクティブマトリクス型表示装置において、データ信号の極性反転時の放電期間に各データ信号線が保持容量線に短絡されて各データ信号線と保持容量線の間で電荷が移動することにより、消費電力が低減される。また、例えば従来の２Ｈ反転駆動方式の液晶表示装置では、極性反転の単位である２ラインの間で画素容量の充電量に差が生じ、ライン状の横筋ムラが視認されることがあったが、本発明の当該局面に係る表示装置では、各データ信号線が保持容量線に短絡される放電期間が１水平期間毎に設けられるので、このような充電量差やライン状の横筋ムラが抑制される。さらに、各データ信号線は保持容量線に複数の放電用スイッチング素子を介して接続されているので、短い放電期間でデータ信号線と保持容量線の間での電荷移動を行うことができる。その結果、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第１５の局面によれば、データ信号の極性反転の周期が２水平期間以上となるので、データ信号線駆動回路での発熱量や消費電力を低減することができる。一般的には極性反転の周期が長くなるほど、すなわちｎＨドット反転駆動方式を採用した場合においてｎが大きくなるほど、データ信号線駆動回路での発熱量や消費電力が大きく低減される。また、本発明の第１４の局面の場合と同様の理由により、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第１６の局面によれば、データ信号は所定数のデータ信号線毎に極性が反転する電圧信号として生成され、データ信号線駆動回路内のスイッチ回路によって放電期間（１水平期間毎の所定期間）にアクティブマトリクス基板上のデータ信号線が互いに短絡されることにより、データ信号線間で電荷の移動が行われる。これにより、放電期間において各データ信号線の電位が所定電位（保持容量線の電位）に到達するのに要する時間が短縮される。

本発明の第１７の局面によれば、データ信号線駆動回路内のスイッチ回路によってアクティブマトリクス基板上のデータ信号線が互いに短絡されている時にそれらのデータ信号線に所定電位が与えられるので、放電期間において各データ信号線の電位が所定電位に到達するのに要する時間が更に短縮される。

本発明の第１８の局面によれば、アクティブマトリクス基板内の放電用スイッチング素子に加えてデータ信号線駆動回路内のスイッチ回路によっても、放電期間（１水平期間毎の所定期間）に各データ信号線が所定電位に短絡されるので、放電期間において各データ信号線の電位が所定電位に到達するのに要する時間が短縮される。

本発明の第１９の局面によれば、共通電極に与えるべき共通電位が保持容量線にも与えられるので、共通電極に対する電位供給部と保持容量線に対する電位供給部とを共通化することができる。

本発明の第２０の局面によれば、放電期間直後には各データ信号線の電位がデータ信号の最小値と最大値との間の中央値となるので、画素電極に印加すべきデータ信号の極性によらず画素容量の充電量を均一化することができる。

本発明の第２１の局面によれば、アクティブマトリクス基板上の複数のデータ信号線が保持容量線に短絡される期間である放電期間では、各データ信号線の電圧は、保持容量線に与えられている所定電位に等しくなる。これは、各データ信号線の電圧が黒表示に対応する値（黒電圧）となることを意味する。一方、各走査信号線は、画素値書込のために有効走査期間で選択されてから所定の画素値保持期間が経過した後に少なくとも１回は放電期間で選択状態となる。これにより、次に画素値書込のために有効走査期間で選択状態となるまでは黒表示の期間となるので、全ての表示ラインにつき同じ長さの黒挿入を行い、画素値書込のための画素容量での充電期間を短縮することなく、十分な黒挿入期間の確保によるインパルス化によって動画像の表示性能を改善することができる。また、黒挿入のためにデータ信号線駆動回路等の動作速度を上げる必要もない。

本発明の第２２の局面によれば、有効走査期間に選択状態とされた走査信号線は、当該選択状態から非選択状態に変化する時点から画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、放電期間で選択状態とされる。これにより、インパルス化のための黒表示期間において表示輝度を十分な黒レベルとすることができる。

本発明の第２３の局面によれば、各走査信号線が有効走査期間で選択状態となる期間は、放電期間で走査信号線のいずれかが選択状態となる期間と重ならないので、走査信号線を選択状態とするための電源の負荷が過度に大きくならず、有効走査期間における画素値書込のためのパルスおよび放電期間における黒電圧書込のためのパルスとして各走査信号に含まれるパルスの波形鈍りが抑制される。これにより、黒表示期間において画素の輝度を十分な黒レベルとしつつ、画素値書込用パルスの波形鈍りによる画素容量の充電不足を抑制することができる。

本発明の第２４の局面によれば、各データ信号線が保持容量線に短絡される期間である放電期間ではデータ信号線駆動回路内のバッファが休止状態となるので、データ信号線駆動回路の消費電力を低減することができる。

本発明の第１の実施形態におけるアクティブマトリクス基板のパターン構成の第１の例を示す平面図である。 上記第１の実施形態におけるアクティブマトリクス基板のパターン構成の第２の例を示す平面図である。 図２のＡ−Ａ線における断面図である。 上記第１の実施形態におけるアクティブマトリクス基板のパターン構成の第３の例を示す平面図である。 図４のＢ−Ｂ線における断面図である。 上記第１の実施形態におけるアクティブマトリクス基板のパターン構成の第４の例を示す平面図である。 上記第１の実施形態におけるアクティブマトリクス基板のパターン構成の第５の例を示す平面図である。 上記第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 上記第１の実施形態におけるアクティブマトリクス基板の回路構成の第１の例を示す等価回路図である。 上記第１の実施形態に係る液晶表示装置におけるソースドライバの構成を示すブロック図である。 上記ソースドライバの出力部の第１の構成例を示す回路図である。 上記第１の実施形態に係る液晶表示装置の動作を説明するための信号波形図（Ａ〜Ｆ）である。 チャージシェア方式または共通電位短絡方式が採用された従来の２Ｈドット反転駆動の液晶表示装置におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。 上記第１の実施形態におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。 上記第１の実施形態におけるアクティブマトリクス基板の回路構成の第２の例を示す等価回路図である。 上記ソースドライバの出力部の第２の構成例を示す回路図である。 上記ソースドライバの出力部の第３の構成例を示す回路図である。 本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第３の実施形態におけるゲートドライバの構成例を示すブロック図（Ａ，Ｂ）である。 上記第３の実施形態におけるゲートドライバの動作を説明するための信号波形図（Ａ〜Ｆ）である。 上記第３の実施形態に係る液晶表示装置の駆動方法を説明するための信号波形図（Ａ〜Ｈ）である。 上記第３の実施形態の変形例に係る液晶表示装置の走査信号を説明するための信号波形図（Ａ〜Ｇ）である。 上記第１の実施形態の第１の変形例に係る液晶表示装置の構成を示すブロック図である。 上記第１の変形例におけるアクティブマトリクス基板の電気的構成を示す回路図である。 上記第１の実施形態の第２の変形例に係る液晶表示装置の構成を示すブロック図である。 上記第２の変形例におけるアクティブマトリクス基板の電気的構成を示す回路図である。 上記第１から第３の実施形態の他の変形例に係る液晶表示装置のソースドライバの出力部の構成を示す回路図である。 図２７に示すソースドライバの出力部における出力バッファの構成を示す回路図である。 本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機用の表示装置の構成例を示すブロック図である。 本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機のチューナ部を含めた全体構成を示すブロック図である。 上記テレビジョン受信機の機械的構成を示す分解斜視図である。 従来のアクティブマトリクス基板のパターン構成を示す部分平面図である。

符号の説明

１０ …画素ＴＦＴ（画素スイッチング素子）
１２ …放電用ＴＦＴ（放電用スイッチング素子）
１２ｄ …ドレイン電極
１２ｓ …ソース電極
１４ …ソース引き出し電極
１６ａ〜１６ｅ …（保持容量線の）延伸部
１００ …表示部
１１０，１１２，１１４，１１６ …アクティブマトリクス基板
１２０ …対向基板
２００ …表示制御回路
３００ …ソースドライバ（データ信号線駆動回路）
３０２ …データ信号生成部
３０４ …出力部
４００ …ゲートドライバ（走査信号線駆動回路）
５００ …放電制御回路
６００ …共通電極駆動回路（電位供給部）
Ｃｌｃ …液晶容量
Ｃｃｓ …保持容量
Ｅｐ …画素電極
Ｅｃ …共通電極
ＳＷａ …第１のＭＯＳトランジスタ
ＳＷｂ …第２のＭＯＳトランジスタ
ＳＷｂ２ …第３のＭＯＳトランジスタ
ＳＷｃ …第２のＭＯＳトランジスタ
ＳＬｉ …ソースライン（データ信号線）（ｉ＝１，２，…，Ｎ）
ＧＬｊ …ゲートライン（走査信号線）（ｊ＝１，２，…，２Ｍ）
ＣｓＬ …保持容量線
ＧｓｈＬｊ…放電制御信号線（ｊ＝１，２，…，２Ｍ）
Ｓ（ｉ） …データ信号（ｉ＝１，２，…，Ｎ）
Ｇ（ｊ） …走査信号（ｊ＝１，２，…，２Ｍ）
Ｖｃｏｍ …共通電位（対向電圧）
Ｃｓｈ …放電制御信号
Ｇｓｈ …マトリクス基板用放電制御信号
Ｐｓｈ …放電制御パルス
Ｐｗ …画素データ書込パルス
Ｐｂ …黒電圧印加込パルス
Ｔｓｈ …放電期間
Ｔｈｄ …画素データ保持期間（画素値保持期間）

以下、添付図面を参照して本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１ 構成および動作＞
本発明に係るアクティブマトリクス基板を使用した液晶表示装置の一例を第１の実施形態として説明する。図８は、本実施形態に係る液晶表示装置の構成を示すブロック図である。図９は、本実施形態におけるアクティブマトリクス基板１１０の回路構成の第１の例を示す等価回路図であり、このアクティブマトリクス基板１１０の一部（隣接４画素に相当する部分）１０１の電気的構成を示している。

この液晶表示装置は、アクティブマトリクス基板１１０を用いたアクティブマトリクス型の表示部１００と、データ信号線駆動回路としてのソースドライバ３００と、走査信号線駆動回路としてのゲートドライバ４００と、放電制御回路５００と、共通電極駆動回路６００と、ソースドライバ３００、ゲートドライバ４００、放電制御回路５００および共通電極駆動回路６００を制御するための表示制御回路２００とを備えている。

上記液晶表示装置における表示部１００は、液晶層を挟持する１対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。上記１対の電極基板の一方はアクティブマトリクス基板１１０である。図８および図９に示すように、このアクティブマトリクス基板１１０では、ガラス等の絶縁性基板上に、複数本（２Ｍ本）の走査信号線としてのゲートラインＧＬ１〜ＧＬ２Ｍと、それらのゲートラインＧＬ１〜ＧＬ２Ｍのそれぞれと交差する複数本（Ｎ本）のデータ信号線としてのソースラインＳＬ１〜ＳＬＮと、それらのゲートラインＧＬ１〜ＧＬ２ＭとソースラインＳＬ１〜ＳＬＮとの交差点にそれぞれ対応して設けられた複数個（２Ｍ×Ｎ個）の画素回路と、複数本（２Ｍ本）の放電制御信号線ＧｓｈＬ１〜ＧｓｈＬ２Ｍとが形成されている。各画素回路は、対応する交差点を通過するゲートラインＧＬｊにゲート端子が接続される共に当該交差点を通過するソースラインＳＬｉにソース端子が接続されたスイッチング素子であるＴＦＴ（以下「画素ＴＦＴ」という）１０と、その画素ＴＦＴ１０のドレイン端子（電極）に接続された画素電極Ｅｐとからなる。

一方、上記１対の電極基板の他方は対向基板１２０と呼ばれ、ガラス等の透明な絶縁性基板上に全面にわたって共通電極Ｅｃが形成されている。この共通電極Ｅｃは、上記複数個（２Ｍ×Ｎ個）の画素回路に共通的に設けられている。そして、アクティブマトリクス基板１１０における各画素回路は、共通的に設けられた共通電極Ｅｃおよび液晶層と共に画素形成部を構成し、この画素形成部では、画素電極Ｅｐと共通電極Ｅｃとにより画素容量としての液晶容量Ｃｌｃが形成されている。また、この画素容量に確実に電圧を保持すべく、液晶容量Ｃｌｃに並列に保持容量Ｃｃｓが設けられる。すなわち、アクティブマトリクス基板１１０では、各ゲートラインＧＬｊに平行に保持容量線ＣｓＬが配設されており、この保持容量線ＣｓＬと絶縁膜等を挟んで対向する画素電極Ｅｐとによって上記保持容量Ｃｃｓが形成されている。したがって、画素データとしてのデータ信号Ｓ（ｉ）を書き込んで保持すべき容量（以下ではこの容量を「画素容量」と呼び、記号“Ｃｐ”で示すものとする）は、液晶容量Ｃｌｃと補助容量Ｃｃｓとからなる。すなわち、これらの記号“Ｃｐ”、“Ｃｌｃ”、“Ｃｃｓ”が容量値をも示すものとすると、Ｃｐ＝Ｃｌｃ＋Ｃｃｓとなる。

さらに本実施形態では、アクティブマトリクス基板１１０において、各ゲートラインＧＬｊ（ｊ＝１，２，…，２Ｍ）に沿って配設された放電制御信号線ＧｓｈＬｊにゲート端子が接続された放電用スイッチング素子としてのＴＦＴ（以下「放電用ＴＦＴ」という）１２が形成されている。この放電用ＴＦＴ１２のソース端子は近傍の保持容量線ＣｓＬに接続されると共に、ドレイン端子は近傍のデータ信号線ＳＬｉに接続されており、各放電制御信号線ＧｓｈＬｊにアクティブな信号（ＴＦＴ１２をオンさせる電圧）が与えられると、アクティブマトリクス基板１１０上の全てのデータ信号線が保持容量線ＣｓＬに短絡される。すなわち、この放電用ＴＦＴ１２は、各ソースラインＳＬｉにつきゲートラインＧＬｊの本数（２Ｍ）に等しい個数だけ存在し、各放電制御信号線ＧｓｈＬｊにアクティブな信号が与えられると、各データ信号線ＳＬｉ（ｉ＝１，２，…，Ｎ）は、Ｍ個の放電用ＴＦＴ１２を介してＭ本の保持容量線ＣｓＬに短絡される。

図８および図９に示すように、各画素形成部における画素電極Ｅｐには、後述のように動作するソースドライバ３００およびゲートドライバ４００により、表示すべき画像に応じた電位が与えられ、共通電極Ｅｃには、共通電極駆動回路６００から所定電位が共通電位Ｖｃｏｍとして与えられる（この共通電位Ｖｃｏｍは「対向電圧」または「共通電圧」とも呼ばれる）。これにより、画素電極Ｅｐと共通電極Ｅｃとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、例えば、本実施形態に係る液晶表示装置では、ノーマリブラックとなるように偏光板が配置される。なお、図８に示すように、共通電極Ｅｃに与えられる共通電位Ｖｃｏｍは保持容量線ＣｓＬおよびソースドライバ３００にも与えられる。

表示制御回路２００は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部１００に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、放電制御信号Ｃｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに相当する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとを生成し出力する。より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路２００から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づき放電制御信号Ｃｓｈおよびゲートドライバ出力制御信号ＧＯＥを生成する。

上記のようにして表示制御回路２００において生成された信号のうち、デジタル画像信号ＤＡと放電制御信号Ｃｓｈとデータスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫとは、ソースドライバ３００に入力され、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバ４００に入力される。また、放電制御信号Ｃｓｈは放電制御回路５００にも入力される。

ソースドライバ３００は、デジタル画像信号ＤＡとデータスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧としてデータ信号Ｓ（１）〜Ｓ（Ｎ）を１水平期間毎（１Ｈ毎）に生成し、これらのデータ信号Ｓ（１）〜Ｓ（Ｎ）をソースラインＳＬ１〜ＳＬＮにそれぞれ印加する。

本実施形態では、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内においてｎゲートライン毎（ｎは２以上）かつ１ソースライン毎にも反転されるようにデータ信号Ｓ（１）〜Ｓ（Ｎ）が出力される駆動方式すなわちｎＨドット反転駆動方式が採用されている。したがって、ソースドライバ３００は、ソースラインＳＬ１〜ＳＬＮへの印加電圧の極性をソースライン毎に反転させ、かつ、各ソースラインＳＬｉに印加されるデータ信号Ｓ（ｉ）の極性をｎ水平期間毎に反転させる。ここで、ソースラインへの印加電圧の極性反転の基準となる電位は、データ信号Ｓ（１）〜Ｓ（Ｎ）の直流レベル（直流成分に相当する電位）であり、この直流レベルは、一般的には共通電極Ｅｃの直流レベルとは一致せず、各画素形成部におけるＴＦＴのゲート・ドレイン間の寄生容量Ｃｇｄによる引き込み電圧ΔＶｄだけ共通電極Ｅｃの直流レベルと異なる。ただし、寄生容量Ｃｇｄによる引き込み電圧ΔＶｄが液晶の光学的しきい値電圧Ｖｔｈに対して十分に小さい場合には、データ信号Ｓ（１）〜Ｓ（Ｎ）の直流レベルは共通電極Ｅｃの直流レベルに等しいとみなせるので、データ信号Ｓ（１）〜Ｓ（Ｎ）の極性すなわちソースラインへの印加電圧の極性は共通電極Ｅｃの電位Ｖｃｏｍを基準としてｎ水平期間毎に反転すると考えてもよい。

図１０は、本実施形態におけるソースドライバの構成を示すブロック図である。このソースドライバは、データ信号生成部３０２と出力部３０４とから構成されている。データ信号生成部３０２は、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫに基づきデジタル画像信号ＤＡから、ソースラインＳＬ１〜ＳＬＮにそれぞれ対応するアナログ電圧信号ｄ（１）〜ｄ（Ｎ）を生成する。このデータ信号生成部３０２の構成は、従来のソースドライバと同様であるので説明を省略する。出力部３０４は、データ信号生成部３０２で生成されるアナログ電圧信号ｄ（ｉ）をインピーダンス変換し、データ信号Ｓ（ｉ）として出力する（ｉ＝１，２，…，Ｎ）。

また、このソースドライバ３００では、消費電力を低減するため及びｎＨドット反転駆動時のライン状の横筋ムラを改善するために、１水平期間毎に隣接ソースライン間が短絡されるチャージシェア方式が採用されている。このため、ソースドライバ３００における出力部３０４は、図１１に示すように構成されている。すなわち、この出力部３０４は、デジタル画像信号ＤＡに基づき生成されたアナログ電圧信号ｄ（１）〜ｄ（Ｎ）を受け取り、これらのアナログ電圧信号ｄ（１）〜ｄ（Ｎ）をインピーダンス変換することによって、ソースラインＳＬ１〜ＳＬＮで伝達すべき映像信号としてデータ信号Ｓ（１）〜Ｓ（Ｎ）を生成し、このインピーダンス変換のための電圧ホロワとしてＮ個の出力バッファ３１を有している。各バッファ３１の出力端子にはスイッチング素子としての第１のＭＯＳトランジスタＳＷａが接続され、各バッファ３１からのデータ信号Ｓ（ｉ）は第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００の出力端子から出力される（ｉ＝１，２，…，Ｎ）。また、ソースドライバ３００の隣接する出力端子間は、スイッチング素子としての第２のＭＯＳトランジスタＳＷｂによって接続されている（これにより隣接ソースライン間が第２のＭＯＳトランジスタＳＷｂによって接続されることになる）。そして、表示制御回路２００からチャージシェアの制御信号として放電制御信号Ｃｓｈが入力され、この放電制御信号Ｃｓｈは、上記の出力端子間の第２のＭＯＳトランジスタＳＷｂのゲート端子に与えられ、各バッファ３１の出力端子に接続された第１のＭＯＳトランジスタＳＷａのゲート端子には、インバータ３３の出力信号すなわち放電制御信号Ｃｓｈの論理反転信号が与えられる。

また、ソースドライバ３００の出力部３０４は、スイッチング素子としての第３のＭＯＳトランジスタＳＷｂ２を含み、この第３のＭＯＳトランジスタＳＷｂ２のゲート端子にも放電制御信号Ｃｓｈが与えられる。そして、共通電極Ｅｃに与えられる共通電位Ｖｃｏｍが、この第３のＭＯＳトランジスタＳＷｂ２を介して、いずれかのソースラインＳＬ（ｉ）に接続されるべきソースドライバの出力端子に接続されている（図１１に示した例では、１番目のソースラインＳＬ１に接続されるべき出力端子に接続されている）。

上記構成によれば、放電制御信号Ｃｓｈが非アクティブ（ローレベル）のときには、第１のＭＯＳトランジスタＳＷａがオンし（導通状態となり）、第２のＭＯＳトランジスタＳＷｂがオフする（遮断状態となる）ので、各バッファ３１からのデータ信号は、第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００から出力される。一方、放電制御信号Ｃｓｈがアクティブ（ハイレベル）のときには、第１のＭＯＳトランジスタＳＷａがオフし（遮断状態となり）、第２のＭＯＳトランジスタＳＷｂがオンする（導通状態となる）ので、各バッファ３１からのデータ信号は出力されず（すなわちデータ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加は遮断され）、表示部１００における隣接ソースラインが、第２のＭＯＳトランジスタＳＷｂを介して短絡される。このとき、ソースラインＳＬ１に第３のＭＯＳトランジスタＳＷｂ２を介して共通電位Ｖｃｏｍが与えられる。なお、図９の構成からわかるように、このときにはアクティブマトリクス基板１１０内の放電用ＴＦＴ１２によっても各ソースラインＳＬ１〜ＳＬＮに共通電位Ｖｃｏｍが与えられる。

本構成におけるソースドライバ３００では、図１２（Ａ）に示すように、ｎ水平期間（ｎＨ）毎、ここではｎ＝２である２水平期間（２Ｈ）毎に極性の反転する映像信号としてアナログ電圧信号ｄ（ｉ）が生成され、表示制御回路２００では、図１２（Ｂ）に示すように、各アナログ電圧信号ｄ（ｉ）の１水平ブランキング期間程度の短い期間Ｔｓｈだけハイレベル（Ｈレベル）となる放電制御信号Ｃｓｈが生成される。この放電制御信号ＣｓｈがＨレベルとなる期間は、電荷再分配のために隣接データ信号線が短絡される期間であり、「チャージシェア期間」と呼ばれる。一方、アクティブマトリクス基板１１０では、この期間Ｔｓｈにおいて各ソースラインＳＬ１〜ＳＬＮが放電用ＴＦＴ１２を介して保持容量線ＣｓＬに短絡され、各ソースラインＳＬ１〜ＳＬＮの配線容量に蓄積された電荷（以下、便宜上「各ソースラインＳＬ１〜ＳＬＮの蓄積電荷」という）が放電される。そこで以下では、この期間Ｔｓｈを「放電期間」と呼ぶものとする。

上記のように、ソースドライバ３００では、放電制御信号Ｃｓｈがローレベル（Ｌレベル）のときに、各アナログ電圧信号ｄ（ｉ）がデータ信号Ｓ（ｉ）として出力され、放電制御信号ＣｓｈがＨレベルのときに、データ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加が遮断されると共に隣接ソースラインが互いに短絡される。本構成では、ｎＨドット反転駆動方式が採用されていることから隣接ソースラインの電圧は互いに逆極性であるため、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は、放電期間（チャージシェア期間）Ｔｓｈにおいて、正極性と負極性の間の或る中間電位に向かって変化する。また、この放電期間Ｔｓｈでは、上記のように、各ソースラインＳＬ１〜ＳＬＮに共通電位Ｖｃｏｍが与えられるので、結局、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は共通電位Ｖｃｏｍに等しくなる。

本液晶表示装置では、各データ信号Ｓ（ｉ）は、データ信号Ｓ（ｉ）の直流レベルＶＳｄｃを基準として極性が反転し、この直流レベルＶＳｄｃは共通電位Ｖｃｏｍに近い値である。そして図１２（Ｆ）に示すように、各データ信号Ｓ（ｉ）は、放電期間Ｔｓｈにおいて、チャージシェア動作および共通電位Ｖｃｏｍへの短絡動作により、共通電位Ｖｃｏｍに等しくなる（すなわちデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃにほぼ等しくなる）。ただし、ここでは理想的なデータ信号波形を記載しており、実際には後述する放電制御信号線ＧｓｈＬｊに接続された放電用ＴＦＴ１２の動作により、後述の図１４に示すようにソースラインの電位Ｖｓが、放電期間Ｔｓｈ内に共通電位Ｖｃｏｍに到達することが可能となる。ちなみに、データ信号の極性反転時に隣接ソースラインを短絡することで各ソースラインの電圧をデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃに等しくするという構成は、図１１に示した構成に限定されるものではない。

ゲートドライバ４００は、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、各データ信号Ｓ（１）〜Ｓ（Ｎ）を各画素形成部（の画素容量Ｃｐ）に書き込むために、デジタル画像信号ＤＡの各フレーム期間（各垂直走査期間）においてゲートラインＧＬ１〜ＧＬ２Ｍをほぼ１水平期間ずつ順次選択する。すなわち、ゲートドライバ４００は、図１２（Ｃ）および図１２（Ｄ）に示すような画素データ書込パルスＰｗを含む走査信号Ｇ（１）〜Ｇ（２Ｍ）をゲートラインＧＬ１〜ＧＬ２Ｍにそれぞれ印加する。これにより、パルスＰｗが印加されているゲートラインＧＬｊは選択状態となり、選択状態のゲートラインＧＬｊに接続された画素ＴＦＴ１０がオン状態となる（非選択状態のゲートラインに接続された画素ＴＦＴ１０はオフ状態となる）。ここで、画素データ書込パルスＰｗは水平期間（１Ｈ）のうち表示期間に相当する有効走査期間でＨレベルとなる。

この画素データ書き込みパルスＰｗによって或る画素ＴＦＴ１０がオン状態である間、当該画素ＴＦＴ１０のソース端子に接続されたソースラインＳＬｉの電位が当該画素ＴＦＴ１０を介して画素電極Ｅｐに与えられる。これにより、ソースラインＳＬｉの電圧としてのデータ信号Ｓ（ｉ）が当該画素電極Ｅｐに対応する画素容量Ｃｐに書き込まれる。その後、当該画素ＴＦＴ１０がオフ状態になると、その画素容量Ｃｐに書き込まれた電圧は、当該画素ＴＦＴ１０に接続されたゲートラインＧＬｊに次の画素データ書き込みパルスＰｗが印加されるまで（ゲートラインＧＬｊの次の選択まで）、画素データとして当該画素容量Ｃｐに保持される。

放電制御回路５００は、表示制御回路２００からの放電制御信号Ｃｓｈに基づき、図１２（Ｅ）に示すような放電制御パルスＰｓｈを含むマトリクス基板用放電制御信号Ｇｓｈを生成し、これを各放電制御信号線ＧｓｈＬ１〜ＧｓｈＬ２Ｍに印加する。これにより、放電期間Ｔｓｈにおいて、放電制御信号線ＧｓｈＬ１〜ＧｓｈＬ２Ｍが一括選択され、全ての放電用ＴＦＴ１２がオン状態となる。ここで、放電制御パルスＰｓｈは１水平期間（１Ｈ）のうちブランキング期間に相当する放電期間Ｔｓｈ内でＨレベルとなる。

共通電極駆動回路６００は、表示制御回路２００の制御の下に、所定の固定電位である共通電位Ｖｃｏｍを、対向基板１２０における共通電極Ｅｃに与えると共に、アクティブマトリクス基板１１０上の保持容量線ＣｓＬにも与える。したがって、この共通電極駆動回路６００は、保持容量線駆動回路としての役割も有している。すなわち、この共通電極駆動回路６００は、共通電極Ｅｃに第１の所定電位として共通電位Ｖｃｏｍを与えると共に保持容量線ＣｓＬに第２の所定電位として共通電位Ｖｃｏｍを与える電位供給部として機能している。なお、本実施形態では第１の所定電位と第２の所定電位とは同一であるが、後述のように、第１の所定電位と第２の所定電位とは異なっていてもよい。

＜１．２ 効果＞
図１３は、チャージシェア方式が採用された従来の２Ｈドット反転駆動の液晶表示装置におけるアクティブマトリクス基板の動作を示す詳細な信号波形図である。この従来の液晶表示装置では、各ソースラインＳＬｉの電位Ｖｓは、チャージシェア期間Ｔｓｈ内に中間電位ＶＳｄｃに達しないことから、極性反転の単位である２ラインのうちの１ライン目の画素容量の充電量と２ライン目の画素容量の充電量とに差が生じ、この差が輝度差となって現れ、ライン状の横筋ムラが視認されることがある。

これに対し本実施形態では、上記チャージシェア期間に相当する放電期間Ｔｓｈの間は、ソースドライバ３００の出力部３０４（図１１等参照）におけるチャージシェア動作および共通電位Ｖｃｏｍへの短絡動作に加え、アクティブマトリクス基板１１０において各放電制御信号線ＧｓｈＬｊに接続された放電用ＴＦＴ１２によって各ソースラインＳＬ１〜ＳＬＮがその近傍の保持容量線ＣｓＬに短絡される。これにより、各ソースラインＳＬ１〜ＳＬＮの蓄積電荷が放電され、図１４に示すように、放電期間Ｔｓｈに各ソースラインＳＬｉの電位Ｖｓが共通電位Ｖｃｏｍに到達するので、横筋ムラの発生を抑制することができる。すなわち、このようなアクティブマトリクス基板１１０における放電動作によって各ソースラインＳＬｉの電位Ｖｓが従来よりも短い時間で共通電位Ｖｃｏｍに到達するので、液晶表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

また、本実施形態では、放電用ＴＦＴ１２が画素毎に存在し、その放電用ＴＦＴ１２をオンおよびオフするための放電制御信号線ＧｓｈＬｊが１画素行毎に存在することから、これらの放電用ＴＦＴ１２や放電制御信号線ＧｓｈＬｊの配置は、アクティブマトリクス基板１１０によって形成されるべき画像の画素配置に整合しており、放電用ＴＦＴ１２や放電制御信号線ＧｓｈＬｊの追加によって画素配置の規則性が乱されることもない。

＜１．３ アクティブマトリクス基板のパターン構成＞
次に、図１〜図７を参照して、上記実施形態に係る液晶表示装置を実現するためのアクティブマトリクス基板１１０のパターン構成について説明する。

図１は、本実施形態におけるアクティブマトリクス基板１１０のパターン構成の第１の例を示す平面図であって、６画素に相当する部分のパターン構成を示している。ゲートラインＧＬｊとソースラインＳＬｉの交差部近傍に画素ＴＦＴ１０が設けられている（ｉ＝１，２，…，Ｎ；ｊ＝１，２，…，２Ｍ）。この例では、ゲートラインＧＬｊが画素ＴＦＴ１０のゲート電極（端子）１０ｇを兼ねており、画素ＴＦＴ１０のソース電極（端子）１０ｓはソースラインＳＬｉに接続され、ドレイン電極（端子）１０ｄは、層間絶縁膜に設けられたコンタクトホール１１を介して画素電極Ｅｐに接続されている。

また、ゲートラインＧＬｊに沿うように放電制御信号線ＧｓｈＬｊが配置され、放電制御信号線ＧｓｈＬｊの近傍には放電用ＴＦＴ１２が設けられている。この放電用ＴＦＴ１２のゲート電極（端子）１２ｇは、放電制御信号線ＧｓｈＬｊに接続されており、その放電用ＴＦＴ１２のソース電極（端子）１２ｓは、ソース引き出し電極１４およびコンタクトホール１５を介して保持容量線ＣｓＬに接続されており、そのドレイン電極（端子）１２ｄは近傍のソースラインＳＬｉに接続されている。この放電制御信号線ＧｓｈＬｊは表示領域内に複数設けられることが好ましく、既述のように、本例ではゲートラインＧＬｊと同数だけ設けられている。

図１の例では、放電用ＴＦＴ１２のソース電極１２ｓおよびドレイン電極１２ｄにそれぞれ接続されているソース引き出し電極１４およびドレイン引き出し電極１３は、放電制御信号線ＧｓｈＬｊと重ならない。このようにすれば、放電用ＴＦＴ１２のチャネル部で膜残り欠陥等により放電用ＴＦＴ１２が常時導通状態となった場合（ＴＦＴ１２の短絡故障の場合）に、レーザ照射等によりソース引き出し電極１４またはドレイン引き出し電極１３を分断することで当該短絡故障の修正が可能となる。また、放電制御信号線ＧｓｈＬｊとソースラインＳＬｉとが短絡する確率を低減することができる。

図２は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第２の例を示す平面図であって、２画素に相当する部分のパターン構成を示している。図３は、図２のＡ−Ａ線における断面図である。この第２の例における構成要素のうち第１の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、以下では同一部分の説明を省略する。

この第２の例では、ゲートラインＧＬｊ（ｊ＝１，２，…，２Ｍ）に平行であって画素電極Ｅｐの中央を通過するように配設された保持容量線ＣｓＬが、各画素回路において、画素電極Ｅｐの外縁部に沿ってソースラインＳＬｉに平行に延びる４つの延伸部１６ａ〜１６ｄを有している。これらの延伸部１６ａ〜１６ｄは、画素電極Ｅｐに対するソースラインＳＬ１，ＳＬ２の電位変化の影響を抑制するためのシールド電極として機能する。これら４つの延伸部１６ａ〜１６ｄのうち放電制御信号線ＧｓｈＬｊに向かう延伸部１６ｂ，１６ｃの両端部は、コンタクトホール１５を介してソース引き出し電極１４によって互いに接続され、そのソース引き出し電極１４は放電用ＴＦＴ１２のソース電極１２ｓに接続されている。

すなわち、図３に示すように、透明性絶縁基板としてのガラス基板２０上に保持容量線ＣｓＬの延伸部１６ｂ，１６ｃとシリコンナイトライド（ＳｉＮｘ）等からなるゲート絶縁膜２２が順に形成されており、その上に形成されたソース引き出し電極１４が、ゲート絶縁膜２２に設けられたコンタクトホール１５を介して保持容量線ＣｓＬの延伸部１６ｂ，１６ｃと電気的に接続されている。このソース引き出し電極１４の上には、シリコンナイトライド等からなるパッシベーション膜としての層間絶縁膜２４およびアクリル系感光性樹脂等からなる層間絶縁膜２６が順に形成されており、更にその上にＩＴＯ（Indium Tin Oxide）等からなる透明性電極として画素電極Ｅｐが形成されている。

また図２に示すように、この第２の例では、放電制御信号線ＧｓｈＬｊが放電用ＴＦＴ１２のゲート電極（端子）を兼ねており、この放電用ＴＦＴ１２は、絶縁層を介して放電制御信号線ＧｓｈＬｊに覆われている。アクティブマトリクス基板の製造時の歩留まりの点では、放電用ＴＦＴ１２とそのソース引き出し電極およびドレイン引き出し電極が放電制御信号線ＧｓｈＬｊと重ならない上記第１の例が有利であるが、開口率の点ではこの第２の例が有利である。

図４は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第３の例を示す平面図であり、２画素に相当する部分のパターン構成を示している。図５は、図４のＢ−Ｂ線における断面図である。この第３の例における構成要素のうち第１または第２の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、以下では同一部分についての詳しい説明を省略する。

この第３の例においても、保持容量線ＣｓＬは、上記第２の例と同様に各画素回路において４つの延伸部１６ａ〜１６ｄを有している。そして、これらの延伸部１６ａ〜１６ｄのうち放電制御信号線ＧｓｈＬｊに向かう延伸部１６ｂ，１６ｃの両端部は、コンタクトホール１５を介してソース引き出し電極１４によって互いに接続され、そのソース引き出し電極１４は放電用ＴＦＴ１２のソース電極１２ｓに接続されている。しかし、上記第２の例とは異なり、延伸部１６ｂ，１６ｃの端部とソース引き出し電極１４とを接続するためのコンタクトホール１５を覆うように透明導電膜２８が形成されており、この透明導電膜２８は導通電極として機能する。すなわち、上記延伸部１６ｂ，１６ｃのそれぞれは、コンタクトホール１５において、ソース引き出し電極１４と直接に接続されるのではなく、この透明導電膜２８を介してソース引き出し電極１４と接続されている（図５）。この透明導電膜２８は、ＩＴＯ（Indium Tin Oxide）等からなる画素電極Ｅｐと同一のマスクを用いて作製される。

すなわち、図５に示すように、透明性絶縁基板としてのガラス基板２０上に保持容量線ＣｓＬの延伸部１６ｂ，１６ｃとシリコンナイトライド（ＳｉＮｘ）等からなるゲート絶縁膜２２が順に形成されており、その上にソース引き出し電極１４、シリコンナイトライド等からなるパッシベーション膜としての層間絶縁膜２４、およびアクリル系感光性樹脂等からなる層間絶縁膜２６が順に形成されている。そして、層間絶縁膜２４，２６やゲート絶縁膜２２に設けられたコンタクトホール１５に形成された透明電電膜２８を介して、ソース引き出し電極１４と保持容量線ＣｓＬの延伸部１６ｂ，１６ｃとが電気的に接続されている。

このような第３の例は、上記第２の例と同様の利点に加えて、保持容量線ＣｓＬ（の延伸部１６ｂ、１６ｃ）とソース引き出し電極１４とが、画素電極Ｅｐと同時に形成される透明導電膜２８を介して電気的に接続されるので、第２の例に比べて製造工程が簡略化できるという利点を有している。すなわち、画素ＴＦＴ１０のドレイン電極１０ｄと画素電極Ｅｐとの電気的接続のための工程において、同時に、保持容量線ＣｓＬ（の延伸部１６ｂ、１６ｃ）とソース引き出し電極１４との電気的接続を実現することができる。

図６は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第４の例を示す平面図であり、２画素に相当する部分のパターン構成を示している。この第４の例における構成要素のうち第１または第２の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、以下では同一部分についての詳しい説明を省略する。

この第４の例では、上記第２の例と同様、画素電極Ｅｐの電位に対するソースラインＳＬ１，ＳＬ２の電位変化の影響を抑制すべく、保持容量線ＣｓＬが、各画素回路において、画素電極Ｅｐの外縁部に沿ってソースラインＳＬｉに平行に延びる４つの延伸部１６ａ〜１６ｄを有している。これらの延伸部１６ａ〜１６ｄのうちゲートラインＧＬｊに向かって延びる延伸部１６ａ，１６ｄは、画素電極Ｅｐの外縁に沿ってゲートラインＧＬｊに平行に延びる電極（以下「水平延伸部」という）１６ｅによって互いに接続され、この水平延伸部１６ｅと共に保持容量線ＣｓＬに一体化したパターンとして形成されている。この水平延伸部１６ｅは、画素電極Ｅｐの電位に対するゲートラインＧＬｊの電位変化の影響を抑制するためのシールド電極として機能する。また、放電制御信号線ＧｓｈＬｊに向かう延伸部１６ｂ，１６ｃの両端部は、上記第２の例と同様、コンタクトホール１５を介してソース引き出し電極１４によって互いに接続され、そのソース引き出し電極１４は放電用ＴＦＴ１２のソース電極１２ｓに接続されている。この第４の例では、このようにして画素電極Ｅｐの外縁部に沿って形成された保持容量線ＣｓＬの５つの延伸部１６ａ〜１６ｅとソース引き出し電極１４とによって環状の構造体が構成されている。

なお、上記のように保持容量線ＣｓＬは水平延伸部１６ｅを有することから、画素ＴＦＴ１０のドレイン電極１０ｄは、ドレイン引き出し電極１８およびコンタクトホール１１を介して画素電極Ｅｐの中央部で当該画素電極Ｅｐに接続されている。また、ドレイン引き出し電極１８は、この接続箇所において保持容量線ＣｓＬと対向する部分１９を有しており、この部分１９が保持容量電極として絶縁膜を介して保持容量線ＣｓＬと対向することにより保持容量Ｃｃｓが形成されている。

図７は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第５の例を示す平面図であり、２画素に相当する部分のパターン構成を示している。この第５の例における構成要素のうち第１または第２の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、以下では同一部分についての詳しい説明を省略する。

この第５の例では、ゲートラインＧＬｊに平行であって画素電極Ｅｐの中央を通過するように配設された保持容量線ＣｓＬが、コンタクトホール１５を介して放電用ＴＦＴ１２のソース引き出し電極１４と電気的に接続されている。この放電用ＴＦＴ１２は、放電制御信号線ＧｓｈＬｊの近傍に設けられていて、そのゲート電極（端子）１２ｇは、放電制御信号線ＧｓｈＬｊに接続されている。また、この放電用ＴＦＴ１２には２つのドレイン電極が設けられており、一方のドレイン電極は第１のドレイン引き出し電極１２ｄ１を介して、この放電用ＴＦＴ１２を挟む２つのソースラインのうちの一方のソースラインＳＬｉに接続され、他方のドレイン電極は第２のドレイン引き出し電極１２ｄ２を介して、当該２つのソースラインのうちの他方ソースラインＳＬｉ＋１に接続されている（ｉ＝１，２，…，Ｎ−１）。

なお、この第５の例では、画素電極Ｅｐが放電制御信号線ＧｓｈＬｊおよび放電用ＴＦＴ１２と重なっている。このパターン構成は、画素領域を広くすることができるので、開口率の向上に有効である。ただし、放電用ＴＦＴ１２に接続されている各ソースライン（およびソース引き出し電極１２ｄ１，１２ｄ２）と画素電極Ｅｐとの間の寄生容量を低減するという観点から、画素電極Ｅｐと放電用ＴＦＴ１２の間には数μｍの厚みを有する層間絶縁膜を有することが望ましい。この層間絶縁膜としては、例えばアクリル系樹脂やＳＯＧ (Spin-on-Glass)材料からなる有機膜や、それら有機膜とシリコンナイトライド（ＳｉＮｘ）等との積層構造が用いられる。

アクティブマトリクス基板１１０の等価回路は、既述の第１〜第４の例の場合は図９に示したような構成となるが、この第５の例の場合には図１５に示すような構成となる。すなわち、第５の例では、隣接する２つのソースラインＳＬｉ，ＳＬｉ＋１（ｉ＝１，２，…，Ｎ−１）が、２つのドレイン電極を有する上記放電用ＴＦＴ１２に相当する第１ＴＦＴ１２１および第２ＴＦＴ１２２によって互いに接続され、各ソースラインＳＬｉ（ｉ＝１，２，…，Ｎ）は、保持容量線ＣｓＬに、第１ＴＦＴ１２１を介して接続されると共に第２ＴＦＴ１２２を介しても接続されている。このような構成によれば、放電期間Ｔｓｈにおける各ソースラインＳＬ１〜ＳＬＮの蓄積電荷の移動が促進され、各ソースラインＳＬ１〜ＳＬＮの電位Ｖｓは、第１〜第４の例よりも短い時間で共通電位Ｖｃｏｍに到達する。これにより、本実施形態の効果、すなわち、液晶表示装置の大型化や高解像度化が進み駆動周波数が上昇しても画素容量における充電量の差や充電不足による表示品質の低下を抑制することができるという効果を更に高めることができる。

＜１．４ ソースドライバの他の構成例＞
図１１に示した構成では、ソースドライバ３００の出力部３０４は、スイッチング素子としてのＮ個の第１のＭＯＳトランジスタＳＷａ、（Ｎ−１）個の第２のＭＯＳトランジスタＳＷｂおよび第３のＭＯＳトランジスタＳＷｂ２と、インバータ３３とからなるスイッチ回路を含んでおり、このスイッチ回路によりチャージシェア動作および共通電位Ｖｃｏｍへの短絡動作が実現されている。しかし、ソースドライバ３００の出力部３０４の構成は、図１１に示した構成（以下「第１の構成例」という）に限定されるものではなく、例えば図１６に示す構成または図１７に示す構成であってもよい。

図１６は、ソースドライバ３００の出力部３０４の第２の構成例を示す回路図である。この構成例による出力部３０４における構成要素のうち第１の構成例におけるものと同一の構成要素については、同一の参照符号を付して説明を省略する。

本構成例による出力部３０４も、第１の構成例と同様、各ソースラインＳＬｉ（ｉ＝１〜Ｎ）に対しスイッチング素子としての第２のＭＯＳトランジスタＳＷｃが１個ずつ設けられている。しかし、第１の構成例では、隣接ソースライン間に１個ずつ第２のＭＯＳトランジスタＳＷｂが挿入されるようにスイッチ回路が構成されるのに対し、本構成例では、ソースドライバ３００がその外部から共通電圧Ｖｃｏｍを受け取るための入力端子（以下「共通電圧入力端子」という）と各ソースラインＳＬｉとの間に１個ずつ第２のＭＯＳトランジスタＳＷｃが挿入されるようにスイッチ回路が構成される。すなわち本構成例では、各ソースラインＳＬｉに接続されるべきソースドライバの出力端子は、これら第２のＭＯＳトランジスタＳＷｃのいずれか１つを介して共通電圧入力端子に接続されている。そして、これら第２のＭＯＳトランジスタＳＷｃのゲート端子のいずれにも放電制御信号Ｃｓｈが与えられる。

上記のような第２の構成例によっても、第１の構成例と同様、放電制御信号Ｃｓｈに基づき、放電期間Ｔｓｈ以外（の有効走査期間）では、データ信号生成部３０２で生成されたアナログ電圧信号ｄ（１）〜ｄ（Ｎ）がバッファ３１を介してデータ信号Ｓ（１）〜Ｓ（Ｎ）として出力されてソースラインＳＬ１〜ＳＬＮに印加され、放電期間Ｔｓｈでは、データ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加が遮断されると共に全ソースラインＳＬ１〜ＳＬＮに共通電位Ｖｃｏｍが与えられる。しかも、この第２の構成例によれば、放電期間Ｔｓｈにおいて各ソースラインＳＬｉ（ｉ＝１〜Ｎ）には、１つのＭＯＳトランジスタＳＷｃのみを介して共通電位Ｖｃｏｍが与えられる。

図１７は、ソースドライバ３００の出力部３０４の第３の構成例を示す回路図である。この第３の構成例は、通常のチャージシェア方式の構成に相当するものであり、スイッチング素子としての第３のＭＯＳトランジスタＳＷｂ２が削除され、共通電位Ｖｃｏｍが供給されない点を除けば、第１の構成例（図１１）と同様である。この構成例による出力部３０４における構成要素のうち第１の構成例におけるものと同一の構成要素については、同一の参照符号を付して説明を省略する。

このような構成によれば、放電期間Ｔｓｈにおいてソースドライバ３００からはソースラインＳＬ１〜ＳＬＮに共通電位Ｖｃｏｍが与えられないが、アクティブマトリクス基板１１０において放電期間Ｔｓｈに各ソースラインＳＬ１〜ＳＬＮに対し共通電位Ｖｃｏｍが与えられる（図９等参照）。したがって、この第３の構成例によっても、各ソースラインＳＬ１〜ＳＬＮの電位を従来よりも短時間で共通電位Ｖｃｏｍに到達させることができる。

＜２．第２の実施形態＞
本発明は、表示部１００の上半分と下半分を別個の駆動回路で駆動する方式（以下「上下分割駆動方式」）の液晶表示装置にも適用可能である。以下、本発明に係るアクティブマトリクス基板を使用したこのような液晶表示装置の一例を第２の実施形態として説明する。

図１８は、本実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置のアクティブマトリクス基板１１２では、各ソースラインは、中央で電気的に互いに分離された上部ソースラインＳＬｉ（上）と下部ソースラインＳＬｉ（下）からなる。このアクティブマトリクス基板１１２の他の構成は、上記第１の実施形態におけるアクティブマトリクス基板１１０と同様である。したがって、このアクティブマトリクス基板１１２の画素回路の構成も、第１の実施形態におけるアクティブマトリクス基板１１０の画素回路と同様であり、隣接４画素に相当する部分１０１の等価回路は図９に示す通りである。

アクティブマトリクス基板１１２の各ソースラインが上記のように上下に分離されていることに対応して、ソースドライバは、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）を駆動する上部ソースドライバ３００ａと、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）を駆動する下部ソースドライバ３００ｂとからなる。また、ゲートドライバは、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）と交差するＭ本のゲートラインＧＬ１〜ＧＬＭを駆動する上部ゲートドライバ４００ａと、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）と交差するＭ本のゲートラインＧＬM+1〜ＧＬ2Mを駆動する下部ゲートドライバ４００ｂとからなる。そして、放電制御回路は、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）と交差するＭ本の放電制御信号線ＧｓｈＬ１〜ＧｓｈＬＭにマトリクス基板用放電制御信号Ｇｓｈを印加する上部放電制御回路５００ａと、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）と交差するＭ本の放電制御信号線ＧｓｈＬM+1〜ＧｓｈＬ2Mにマトリクス基板用放電制御信号Ｇｓｈを印加する下部放電制御回路５００ｂとからなる。

また、表示制御回路２００は、ソースドライバに供給されるべきデジタル画像信号として、上部ソースドライバ３００ａに供給される上部デジタル画像信号ＤＡａと、下部ソースドライバ３００ｂに供給される下部デジタル画像信号ＤＡｂとを生成し、ゲートドライバに供給されるべきゲートスタートパルス信号として、上部ゲートドライバ４００ａに供給される上部ゲートスタートパルス信号ＧＳＰａと、下部ゲートドライバ４００ｂに供給される下部ゲートスタートパルス信号ＧＳＰｂとを生成する。上部ソースドライバ３００ａは、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）に印加すべきデータ信号Ｓａ（１）〜Ｓａ（Ｎ）を上部デジタル画像信号ＤＡａを用いて生成し、下部ソースドライバ３００ｂは、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）に印加すべきデータ信号Ｓｂ（１）〜Ｓｂ（Ｎ）を下部デジタル画像信号ＤＡｂを用いて生成する。上部ゲートドライバ４００ａは、ゲートラインＧＬ１〜ＧＬＭに印加すべき走査信号Ｇ（１）〜Ｇ（Ｍ）を上部ゲートスタートパルスＧＳＰａを用いて生成し、下部ゲートドライバ４００ｂは、ゲートラインＧＬM+1〜ＧＬ2Mに印加すべき走査信号Ｇ（Ｍ＋１）〜Ｇ（２Ｍ）を下部ゲートスタートパルスＧＳＰｂを用いて生成する。この液晶表示装置における上記以外の構成は、第１の実施形態と同様であるので、同一部分には同一の符号を付して説明を省略する。

上記のような構成の液晶表示装置においても、放電期間Ｔｓｈの間は、上部および下部ソースドライバ３００ａ，３００ｂにおけるチャージシェア動作（および共通電位Ｖｃｏｍへの短絡動作）に加え、アクティブマトリクス基板１１２において各放電制御信号線ＧｓｈＬｊに接続された放電用ＴＦＴ１２によって各ソースラインＳＬ１〜ＳＬＮが近傍の保持容量線ＣｓＬに短絡されるので、上記第１の実施形態と同様の効果が得られる。

＜３．第３の実施形態＞
次に、黒表示期間の挿入（黒挿入）により表示をインパルス化する方式を採用した本発明に係る液晶表示装置の一例を、本発明の第３の実施形態として説明する。本実施形態に係る液晶表示装置の全体的な構成は、上記第１の実施形態に係る液晶表示装置と同様であって図８に示す通りであり、同一または対応する部分には同一の参照符号を付すものとし、詳しい説明を省略する。本実施形態ではゲートドライバの内部構成が上記第１の実施形態におけるゲートドライバ４００等の通常のゲートドライバと相違する。そこで以下では、本実施形態につきゲートドライバを中心に説明する。

本実施形態におけるゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥｒ（ｒ＝１，２，…，ｑ）とに基づき、各データ信号Ｓ（１）〜Ｓ（Ｎ）を各画素形成部（の画素容量Ｃｐ）に書き込むために、デジタル画像信号ＤＡの各フレーム期間においてゲートラインＧＬ１〜ＧＬＭをほぼ１水平期間（有効走査期間）ずつ順次選択すると共に、後述の黒挿入のために、表示制御回路２００からの放電制御信号ＣｓｈがＨレベルとなる１水平期間毎の放電期間Ｔｓｈのうち各走査信号線ＧＬｊにつき予め選ばれた放電期間Ｔｓｈ内において所定期間（後述の図２０に示す黒電圧印加パルスＰｂに相当する期間）だけゲートラインＧＬｊを選択する（ｊ＝１〜２Ｍ）。

図１９（Ａ）（Ｂ）は、ゲートドライバ４００の一構成例を示すブロック図である。この構成例によるゲートドライバ４００は、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣ（Integrated Circuit）チップ４１１，４１２，…，４１ｑからなる。

各ゲートドライバ用ＩＣチップは、図１９（Ｂ）に示すように、シフトレジスタ４０と、当該シフトレジスタ４０の各段に対応して設けられた第１および第２のＡＮＤゲート４１，４３と、第２のＡＮＤゲート４３の出力信号ｇ１〜ｇｐに基づき走査信号Ｇ１〜Ｇｐを出力する出力部４５とを備え、外部からスタートパルス信号ＳＰｉ、クロック信号ＣＫおよび出力制御信号ＯＥを受け取る。スタートパルス信号ＳＰｉはシフトレジスタ４０の入力端に与えられ、シフトレジスタ４０の出力端からは、後続のゲートドライバ用ＩＣチップに入力されるべきスタートパルス信号ＳＰｏを出力する。また、第１のＡＮＤゲート４１のそれぞれにはクロック信号ＣＫの論理反転信号が入力され、第２のＡＮＤゲート４３のそれぞれには出力制御信号ＯＥの論理反転信号が入力される。そして、シフトレジスタ４０の各段の出力信号Ｑｋ（ｋ＝１〜ｐ）は、当該段に対応する第１のＡＮＤゲート４１に入力され、当該第１のＡＮＤゲート４１の出力信号は当該段に対応する第２のＡＮＤゲート４３に入力される。

本構成例によるゲートドライバは、図１９（Ａ）に示すように、上記構成の複数（ｑ個）のゲートドライバ用ＩＣチップ４１１〜４１ｑが縦続接続されることによって実現される。すなわち、ゲートドライバ用ＩＣチップ４１１〜４１ｑ内のシフトレジスタ４０が１つのシフトレジスタを形成するように（以下、このように縦続接続によって形成されるシフトレジスタを「結合シフトレジスタ」という）、各ゲートドライバ用ＩＣチップ内のシフトレジスタの出力端（スタートパルス信号ＳＰｏの出力端子）が次のゲートドライバ用ＩＣチップ内のシフトレジスタの入力端（スタートパルス信号ＳＰｉの入力端子）に接続される。ただし、先頭のゲートドライバ用ＩＣチップ４１１内のシフトレジスタの入力端には、表示制御回路２００からゲートスタートパルス信号ＧＳＰが入力され、最後尾のゲートドライバ用ＩＣチップ４１ｑ内のシフトレジスタの出力端は外部と未接続となっている。また、表示制御回路２００からのゲートクロック信号ＧＣＫは、各ゲートドライバ用ＩＣチップ４１１〜４１ｑにクロック信号ＣＫとして共通に入力される。一方、表示制御回路２００において生成されるゲートドライバ出力制御信号ＧＯＥは第１〜第ｑのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑからなり、これらのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑは、ゲートドライバ用ＩＣチップ４１１〜４１ｑに出力制御信号ＯＥとしてそれぞれ個別に入力される。

次に、図２０を参照しつつ上記構成例によるゲートドライバの動作について説明する。表示制御回路２００は、図２０（Ａ）に示すように、画素データ書込パルスＰｗに対応する期間Ｔｓｐｗと３個の黒電圧印加パルスＰｂに対応する期間ＴｓｐｂｗだけＨレベル（アクティブ）となる信号をゲートスタートパルス信号ＧＳＰとして生成すると共に、図２０（Ｂ）に示すように、１水平期間（１Ｈ）毎に所定期間だけＨレベルとなるゲートクロック信号ＧＣＫを生成する。このようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫが図１９（Ａ）のゲートドライバに入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の初段の出力信号Ｑ１として、図２０（Ｃ）に示すような信号が出力される。この出力信号Ｑ１は、各フレーム期間において、画素データ書込パルスＰｗに対応する１個のパルスＰｑｗと、３個の黒電圧印加パルスＰｂに対応する１個のパルスＰｑｂｗとを含み、これらの２個のパルスＰｑｗとＰｑｂｗとの間は所定期間Ｔｈｄだけ離れている。このような２個のパルスＰｑｗおよびＰｑｂｗがゲートクロック信号ＧＣＫに従ってゲートドライバ内の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、図２０（Ｃ）に示すような波形の信号が１水平走査期間（１Ｈ）ずつ順次ずれて出力される。

また、表示制御回路２００は、既述のように、ゲートドライバを構成するゲートドライバ用ＩＣチップ４１１〜４１ｑに与えるべきゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑを生成する。ここで、ｒ番目のゲートドライバ用ＩＣチップ４１ｒに与えるべきゲートドライバ出力制御信号ＧＯＥｒは、当該ゲートドライバ用ＩＣチップ４１ｒ内のシフトレジスタ４０のいずれかの段から画素データ書込パルスＰｗに対応するパルスＰｑｗが出力されている期間では、画素データ書込パルスＰｗの調整のためにゲートクロック信号ＧＣＫのパルス近傍の所定期間ＴａｄでＨレベルとなることを除きＬレベルとなり、それ以外の期間では、ゲートクロック信号ＧＣＫがＨレベルからＬレベルに変化した直後の所定期間ＴｏｅだけＬレベルとなることを除きＨレベルとなる。ただし、この所定期間Ｔｏｅは、いずれかの放電期間Ｔｓｈに含まれるように設定される。例えば、先頭のゲートドライバ用ＩＣチップ４１１には、図２０（Ｄ）に示すようなゲートドライバ出力制御信号ＧＯＥ１が与えられる。なお、画素データ書込パルスＰｗの調整のためにゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑに含まれるパルス（これは上記所定期間ＴａｄでＨレベルとなることに相当し、以下「書込期間調整パルス」という）は、必要な画素データ書込パルスＰｗに応じて、ゲートクロック信号ＧＣＫの立ち上がりよりも早く立ち上がったり、ゲートクロック信号ＧＣＫの立ち下がりよりも遅く立ち下がったりする。また、このような書込期間調整パルスを使用せずに、ゲートクロック信号ＧＣＫのパルスだけで画素データ書込パルスＰｗを調整するようにしてもよい。

各ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ４０各段の出力信号Ｑｋ（ｋ＝１〜ｐ）、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥｒに基づき、第１および第２のＡＮＤゲート４１，４３により、内部走査信号ｇ１〜ｇｐが生成され、それらの内部走査信号ｇ１〜ｇｐが出力部４５でレベル変換されて、ゲートラインに印加すべき走査信号Ｇ１〜Ｇｐが出力される。これにより、図２０（Ｅ）（Ｆ）に示すように、ゲートラインＧＬ１〜ＧＬＭには、順次画素データ書込パルスＰｗが印加されると共に、各ゲートラインＧＬｊ（ｊ＝１〜２Ｍ）では、画素データ書込パルスＰｗの印加終了時点（立ち下がり時点）から所定期間Ｔｈｄだけ経過した時点で、黒電圧印加パルスＰｂが印加され、その後、１水平期間（１Ｈ）間隔で２個の黒電圧印加パルスＰｂが印加される。このようにして３個の黒電圧印加パルスＰｂが印加された後は、次のフレーム期間の画素データ書込パルスＰｗが印加されるまでＬレベルが維持される。

次に図２１を参照しつつ、本実施形態における上記のソースドライバ３００およびゲートドライバ４００による表示部１００（図８、図９）の駆動について説明する。表示部１００における各画素形成部では、それに含まれるＴＦＴ１０のゲート端子に接続されるゲートラインＧＬｊに画素データ書込パルスＰｗが印加されることにより、当該ＴＦＴ１０がオンし、当該ＴＦＴ１０のソース端子に接続されるソースラインＳＬｉの電圧がデータ信号Ｓ（ｉ）の値として当該画素形成部に書き込まれる。すなわちソースラインＳＬｉの電圧が画素容量Ｃｐに保持される。その後、当該ゲートラインＧＬｊは黒電圧印加パルスＰｂが現れるまでの期間Ｔｈｄは非選択状態となるので、当該画素形成部に書き込まれた電圧がそのまま保持される。

黒電圧印加パルスＰｂは、その非選択状態の期間（以下「画素データ保持期間」という）Ｔｈｄの後の放電期間ＴｓｈにゲートラインＧＬｊに印加される。既述のように放電期間Ｔｓｈでは、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は、データ信号Ｓ（ｉ）の直流レベルにほぼ等しくなる（すなわち黒電圧となる）。したがって、当該ゲートラインＧＬｊへの黒電圧印加パルスＰｂの印加により、当該画素形成部の画素容量Ｃｐに保持される電圧は、黒表示に対応する電圧（黒電圧）に向かって変化する。しかし、黒電圧印加パルスＰｂのパルス幅は短いので、画素容量Ｃｐにおける保持電圧を確実に黒電圧にするために、図２１（Ｄ）（Ｅ）に示すように、各フレーム期間において１水平走査期間（１Ｈ）間隔で３個の黒電圧印加パルスＰｂが続けて当該ゲートラインＧＬｊに印加される。これにより、当該ゲートラインＧＬｊに接続される画素形成部によって形成される画素の輝度（画素容量での保持電圧によって決まる透過光量）Ｌ（ｊ，ｉ）は、図２１（Ｈ）に示すように変化する。

したがって、各ゲートラインＧＬｊに接続される画素形成部に対応する１表示ラインにおいて、画素データ保持期間Ｔｈｄではデジタル画像信号ＤＡに基づく表示が行われ、その後に上記３個の黒電圧印加パルスＰｂが印加されてから次に当該ゲートラインＧＬｊに画素データ書込パルスＰｗが印加される時点までの期間Ｔｂｋでは黒表示が行われる。このようにして、黒表示の行なわれる期間（以下「黒表示期間」という）Ｔｂｋが各フレーム期間に挿入されることにより、液晶表示装置による表示のインパルス化が行われる。

図２１（Ｄ）（Ｅ）からもわかるように、画素データ書込パルスＰｗの現れる時点は走査信号Ｇ（ｊ）毎に１水平走査期間（１Ｈ）ずつずれているので、黒電圧印加パルスＰｂの現れる時点も走査信号Ｇ（ｊ）毎に１水平走査期間（１Ｈ）ずつずれている。したがって、黒表示期間Ｔｂｋも１表示ライン毎に１水平走査期間（１Ｈ）ずつずれて、全ての表示ラインにつき同じ長さの黒挿入が行われる。このようにして、画素データ書込のための画素容量Ｃｐでの充電期間を短縮することなく、十分な黒挿入期間が確保される。また、黒挿入のためにソースドライバ３００等の動作速度を上げる必要もない。

上記第３の実施形態では、図２１（Ｄ）〜（Ｇ）に示すように、画素データ書込パルスＰｗと黒電圧印加パルスＰｂとが時間的に重なっている。例えば、走査信号Ｇ（ｊ＋ｍ）の画素データ書込パルスＰｗが走査信号Ｇ（ｊ）の黒電圧印加パルスＰｂと時間的に重なっており、走査信号Ｇ（ｊ＋ｍ＋１）の画素データ書込パルスＰｗが走査信号Ｇ（ｊ）およびＧ（ｊ＋１）の黒電圧印加パルスＰｂと時間的に重なっている。ここで、１フレーム期間において各走査信号Ｇ（ｊ）（ｊ＝１，２，…，２Ｍ）に含まれる黒電圧印加パルスＰｂの個数（以下「１フレーム当たりの黒電圧印加パルス数」という）を増やすと、画素データ書込パルスＰｗと時間的に重なる黒電圧印加パルスＰｂの個数も増える。これによりアクティブマトリクス基板１００上のゲートラインＧＬ１〜ＧＬ２Ｍのうち同時にＨレベルとなるゲートラインの本数が増えるので、当該Ｈレベルを与えるための電源の負荷が増大することになり、画素データ書込パルスＰｗおよび黒電圧印加パルスＰｂの波形が鈍る。黒電圧印加パルスＰｂの時間幅は画素データ書込パルスＰｗの時間幅に比べて格段に短いので、この波形鈍りは主として黒電圧印加パルスＰｂに影響する。図２１（Ｈ）からわかるように、１フレーム当たりの黒電圧印加パルス数を１から増やしていくと、黒表示期間Ｔｂｋにおいて画素の輝度がより十分な黒レベルとなるが、上記のように黒電圧印加パルスの波形鈍りの影響も大きくなるので、１フレーム当たりの黒電圧印加パルス数を所定個数以上増やすと、黒表示期間Ｔｂｋにおいて画素の輝度を十分な黒レベルとすることができなくなる。また、近年、アクティブマトリクス基板を使用した表示装置において、解像度の向上や、フレーム周波数を高めて補間画像の画素データを画素形成部に書き込むような動画視認性改善技術が求められており、このような状況下では、画素データ書込パルスＰｗと黒電圧印加パルスＰｂとの時間的な重なりによる画素データ書込パルスＰｗの波形鈍りが、画素データの書込不足（画素容量の充電不足）につながる虞もある。

そこで、図２２に示すように、画素データ書込パルスＰｗと黒電圧印加パルスＰｂとが時間的に重ならないような走査信号Ｇ（１）〜Ｇ（２Ｍ）がアクティブマトリクス基板１００上のゲートラインＧＬ１〜ＧＬ２Ｍにそれぞれ印加される構成とするのが好ましい。上記第３の実施形態（図２１参照）とは異なり、図２２に示す例では、各走査信号Ｇ（ｋ）（ｋ＝１〜２Ｍ）における画素データ書込パルスＰｗは、いずれの走査信号における黒電圧印加パルスとも時間的に重なることがない（図２２（Ｄ）〜（Ｇ））。ゲートドライバをこのような走査信号Ｇ（１）〜Ｇ（２Ｍ）が出力される構成とすることにより、同時にＨレベルとなるゲートラインの本数（同時にＨレベルとなる走査信号の個数）が少なくなる。その結果、黒表示期間Ｔｂｋにおいて画素の輝度を十分な黒レベルとしつつ、画素データ書込パルスＰｗの波形鈍りによる画素容量の充電不足を抑制することができる。

＜４．変形例＞
上記第１の実施形態では、チャージシェア用のスイッチング素子として、ソースドライバの出力部３０４にＭＯＳトランジスタＳＷｂが設けられると共に（図１１等）、アクティブマトリクス基板１１０に放電用ＴＦＴ１２が設けられている（図８、図９）。しかし、放電期間Ｔｓｈ内にソースラインＳＬｉの電位を共通電位Ｖｃｏｍに等しい値に到達させることができるのであれば、ソースドライバの出力部３０４におけるチャージシェア用のスイッチング素子（ＭＯＳトランジスタＳＷｂ）を省略してもよい。

また、上記第１および第２の実施形態におけるアクティブマトリクス基板では、各ゲートラインＧＬｊに沿って放電制御信号線ＧｓｈＬｊが配設されており（ｊ＝１，２，…，２Ｍ）、各ソースラインＳＬｉにつき、ゲートラインの本数（２Ｍ）に等しい個数の放電用ＴＦＴ１２が設けられている（ｉ＝１，２，…，Ｎ）（図８、図９等）。しかし、本発明はこのような構成に限定されものではなく、放電期間Ｔｓｈ内に、各ソースラインの電位を共通電位Ｖｃｏｍに等しい値に到達させることができるようにすればよい。

例えば、図８および図９に示す第１の実施形態の構成に代えて、図２３および図２４に示すように、ゲートラインＧＬｊの１本おきに放電制御信号線を配設し、各ソースラインＳＬｉにつき、ゲートラインの本数（２Ｍ）の１／２に等しい個数（Ｍ個）の放電用ＴＦＴ１２を設けるようにしてもよい。ここで、図２４は、図２３に示す液晶表示装置のアクティブマトリクス基板１１４の一部（４画素に相当する部分）１０４の等価回路を示す回路図である。

また、図８および図９に示す第１の実施形態の構成に代えて、図２５および図２６に示すように、ソースラインＳＬ１〜ＳＬＮの両端部にのみ放電制御信号線ＧｓｈＬａ，ＧｓｈＬｂを配設し、各ソースラインＳＬｉの一端と他端に１個ずつ放電用ＴＦＴ１２を設けるようにしてもよい。ここで、図２６は、図２５に示す液晶表示装置のアクティブマトリクス基板１１６の一部（２画素列に相当する部分）１０６の等価回路を示す回路図である。

ところで、放電期間Ｔｓｈ内に各ソースラインの電位を共通電位Ｖｃｏｍに等しい値に到達させるのに必要な放電用ＴＦＴ１２の個数は、ソースラインの配線抵抗および配線容量や確保可能な放電期間Ｔｓｈの長さに依存し、これらは表示装置の画面サイズ（これはアクティブマトリクス基板のサイズに相当）や解像度等によって決まる。したがって、一般的には、このような画面サイズや解像度等に応じて、各ソースラインＳＬｉについて設けるべき放電用ＴＦＴ１２の適切な個数を決定し、その個数の放電用ＴＦＴ１２をソースラインＳＬｉの延びる方向に略均等に配置すればよい。そして、その個数に応じた本数の放電制御信号線を配設し、それらの放電制御信号線によって全ての放電用ＴＦＴ１２を放電期間Ｔｓｈはオン状態とすることができるように構成されていればよい。このような構成によれば、各ソースラインＳＬ１〜ＳＬＮの蓄積電荷を、放電期間Ｔｓｈにおいて、アクティブマトリクス基板全体で均等にかつ短時間で放電させることができる。これにより、各ソースラインの電位をアクティブマトリクス基板全体で均等にかつ短時間で共通電位Ｖｃｏｍに等しい値に到達させることができる。その結果、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

なお、上記第１および第２の実施形態ではドット反転駆動方式が採用されているが、本発明は、これに限定されるものではなく、所定数の水平期間毎にデータ信号の極性が反転するように構成されていれば、他の駆動方式の表示装置にも適用可能である。例えば、全てのデータ信号の極性が同一であって２水平期間毎に反転する方式すなわち２ライン反転駆動方式のアクティブマトリクス型の表示装置についても、共通電位短絡方式の採用により消費電力を低減しつつ、本発明を適用することにより、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

また、上記第１〜第３の実施形態では、アクティブマトリクス基板１１０における放電用ＴＦＴ１２およびソースドライバの出力部３０４におけるスイッチ回路により、放電期間Ｔｓｈには各ソースラインＳＬ１〜ＳＬＮに共通電位Ｖｃｏｍが与えられるが、これに代えて、データ信号Ｓ（ｉ）の直流レベル（ソースセンター電位）ＶＳｄｃに等しい固定電位を放電期間Ｔｓｈに各ソースラインＳＬ１〜ＳＬＮに与えるように構成されていてもよい。この場合、共通電極Ｅｃに共通電位Ｖｃｏｍを供給するための電位供給部としての共通電極駆動回路６００とは別に、データ信号Ｓ（ｉ）の直流レベルＶＳｄｃに等しい固定電位をアクティブマトリクス基板１１０内の各保持容量線ＣｓＬおよびソースドライバ３００に供給するための電位供給部としての保持容量線駆動回路が設けられる。この固定電位の具体的な値としては、例えばデータ信号Ｓ（ｉ）の最小値と最大値との間の中央値を使用すればよい。このような構成によれば、画素電極に印加すべきデータ信号の極性によらず画素容量Ｃｐの充電量を均一化することができる。

また、上記第１〜第３の実施形態では、ソースドライバ３００の出力バッファ３１として電圧ホロワが使用されており、この電圧ホロワを動作させるにはバイアス電圧の供給が必要である。しかし、出力バッファ３１としての電圧ホロワは、バイアス電圧を供給されている間は、ソースラインＳＬｉを駆動していない場合であっても内部電流により電力を消費する。したがって、各出力バッファ３１とソースラインＳＬｉとの電気的接続が遮断される放電期間Ｔｓｈでは、各出力バッファ３１へのバイアス電圧の供給を停止して内部電流が流れないようにするのが好ましい。図２７は、このためのソースドライバの出力部３０４の構成例を示す回路図である。

図２８は、図２７の構成で使用される出力バッファ３２の構成例を示す回路図である。なお、他の構成の出力部においても図２８の構成の出力バッファの使用が可能である。図２８に示すように、出力バッファ３２は、定電流源として機能すべきＮチャネル型ＭＯＳトランジスタ（以下「Ｎｃｈトランジスタ」と略記する）Ｑ１を有する第１の差動増幅器３２１と、定電流源として機能すべきＰチャネル型ＭＯＳトランジスタ（以下「Ｐｃｈトランジスタ」と略記する）Ｑ２を有する第２の差動増幅器３２２と、ＰｃｈトランジスタＱ３とＮｃｈトランジスタＱ４からなるプッシュプル形式の出力回路３２３とから構成されており、非反転入力端子Ｔｉｎと、反転入力端子ＴｉｎＲと、出力端子Ｔｏｕｔと、ＮｃｈトランジスタＱ１のゲート端子に接続された第１のバイアス用端子Ｔｂ１と、ＰｃｈトランジスタＱ２のゲート端子に接続された第２のバイアス用端子Ｔｂ２とを有している。そして出力端子Ｔｏｕｔが反転入力端子ＴｉｎＲに直接に接続されており、この出力バッファ３２は、第１のバイアス用端子Ｔｂ１に所定の第１バイアス電圧Ｖｂａ１を、第２のバイアス用端子Ｔｂ２に所定の第２バイアス電圧Ｖｂａ２をそれぞれ与えられると、電圧ホロワとして動作する。一方、第１のバイアス用端子Ｔｂ１に接地電位ＶＳＳを、第２のバイアス用端子Ｔｂ２に電源電圧ＶＤＤをそれぞれ与えられた場合には、ＮｃｈトランジスタＱ１およびＰｃｈトランジスタＱ２がオフ状態となり、出力回路３２３のＰｃｈトランジスタＱ３には電源電圧ＶＤＤに略等しい電圧が与えられ、ＮｃｈトランジスタＱ４には接地電位ＶＳＳに略等しい電圧が与えられる。これによって出力回路３２３のＰｃｈトランジスタＱ３およびＮｃｈトランジスタＱ４もオフ状態となる。これは、出力バッファ３２が休止状態となることを意味し、この休止状態では、出力バッファ３２の内部には電流が流れず、その出力は高インピーダンス状態となる。

図２７の構成例では、上記実施形態とは異なり、第１のＭＯＳトランジスタＳＷａおよびインバータ３３が削除され、各出力バッファ３２の出力端Ｔｏｕｔはソースドライバ３００の出力端子に直接に接続されている。一方、この構成例では、第１および第２の切換スイッチ３７，３８と、各出力バッファ３２の第１のバイアス用端子Ｔｂ１を第１の切換スイッチ３７に接続するための第１のバイアスラインＬｂ１と、各出力バッファ３２の第２のバイアス用端子Ｔｂ２を第２の切換スイッチ３８に接続するための第２のバイアスラインＬｂ２とを備えている。なお、各出力バッファ３２の入力端としての非反転入力端子Ｔｉｎには内部データ信号ｄ（ｉ）が与えられる。第１の切換スイッチ３７は、第１のバイアスラインＬｂ１に与えるべき電圧を放電制御信号Ｃｓｈに基づき切り替えるためのスイッチである。この第１の切換スイッチ３７により、第１のバイアスラインＬｂ１には、放電制御信号ＣｓｈがＬレベルのときに第１バイアス電圧Ｖｂａ１が与えられ、Ｈレベルのときに接地電位ＶＳＳが与えられる。第２の切換スイッチ３８は、第２のバイアスラインＬｂ２に与えるべき電圧を放電制御信号Ｃｓｈに基づき切り替えるためのスイッチである。この第２の切換スイッチ３８により、第２のバイアスラインＬｂ２には、放電制御信号ＣｓｈがＬレベルのときに第２バイアス電圧Ｖｂａ２が与えられ、Ｈレベルのときに電源電圧ＶＤＤが与えられる。これにより、各出力バッファ３２は、放電制御信号ＣｓｈがＬレベルのときには電圧ホロワとして動作し、Ｈレベルのときに休止状態となる。このように第１および第２の切換スイッチ３７，３８は各出力バッファ３２の休止制御部として機能する。図２７に示すソースドライバの出力部の他の構成は、図１６に示すソースドライバの出力部３０４と同様であるので、同一部分には同一の参照符号を付して説明を省略する。なお、第１および第２バイアス電圧Ｖｂａ１，Ｖｂａ２の生成のための構成についても、従来と同様であるので説明を省略する。

上記のような構成によれば、放電期間Ｔｓｈ以外の期間では、放電制御信号ＣｓｈがＬレベルとなるので、各内部データ信号ｄ（ｉ）は出力バッファ３２を介しデータ信号Ｓ（ｉ）としてソースラインＳＬｉに印加される（ｉ＝１〜Ｎ）。一方、放電期間Ｔｓｈでは、放電制御信号ＣｓｈがＨレベルとなるので、出力バッファ３２は休止状態であってその出力は高インピーダンス状態となり、各ソースラインＳＬｉには、第２のＭＯＳトランジスタＳＷｃを介して共通電位Ｖｃｏｍが与えられる。このようにして上記実施形態と同様の機能を実現しつつ、放電期間Ｔｓｈにおいて各出力バッファを休止状態とすることによりソースドライバ３００の消費電力を削減することができる。

なお、出力バッファ３２の構成は、図２８の構成に限定されるものではなく、バイアス電圧の切換によって内部電流を低減または遮断して休止状態にできるものであればよい。また、出力バッファ３２の出力が休止状態において高インピーダンス状態にならない構成の場合には、図１６に示す構成と同様に、第１のＭＯＳトランジスタＳＷａを各出力バッファ３２とソースドライバの出力端子との間に介挿してもよい。さらに、図２７に示す構成において、第２のＭＯＳトランジスタＳＷｃへの共通電位Ｖｃｏｍの供給を行わずに、各出力バッファ３２の出力端子が第２のＭＯＳトランジスタＳＷｃを介して互いに接続される構成としてもよい。更にまた、第２のＭＯＳトランジスタＳＷｃを削除してもよい。

＜５．テレビジョン受信機への適用＞
次に、本発明に係るアクティブマトリクス基板をテレビジョン受信機に使用した例について説明する。図２９は、テレビジョン受信機用の表示装置８００の構成を示すブロック図である。この表示装置８００は、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、液晶パネル８４と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。

上記液晶パネル８４は、本発明に係るアクティブマトリクス基板を使用した表示部と、その表示部を駆動するためのソースドライバ、ゲートドライバおよび放電制御回路を含んでおり、その具体的な構成については、本発明の各実施形態や各変形例につき説明した何れの構成であってもよい（図８、図９、図１５、図１８、図２３〜２６参照）。

上記構成の表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。

液晶パネル８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電圧が生成され、それらの階調電圧も液晶パネル８４に供給される。液晶パネル８４では、これらのＲＧＢ信号、タイミング信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号、走査信号、放電制御信号等）が生成され、それらの駆動用信号に基づきに（アクティブマトリクス基板を使用した）内部の表示部にカラー画像が表示される。なお、この液晶パネル８４によって画像を表示するには、液晶パネル８４の後方から光を照射する必要があり、この表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネル８４の裏面に光が照射される。

上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この表示装置８００では、様々な映像信号に基づいた画像表示が可能である。

上記構成の表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図３０に示すように、当該表示装置８００にチューナ部９０が接続される。このチューナ部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が当該表示装置８００によって表示される。

図３１は、上記構成の表示装置をテレビジョン受信機とするときの機械的構成の一例を示す分解斜視図である。図３１に示した例では、テレビジョン受信機は、その構成要素として、上記表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。

以上のようなテレビジョン受信機によれば、液晶パネル８４内のアクティブマトリクス基板において各ソースラインＳＬｉにつき多数の放電用ＴＦＴ１２が設けられているので、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足を抑制して良好な画像表示を行うことができる。

本発明は、アクティブマトリクス基板またはそれを備えた表示装置に適用されるものであって、特に、アクティブマトリクス型の液晶表示装置およびそれに使用されるアクティブマトリクス基板に適している。

Claims (26)

1. 複数のデータ信号線と、
   前記複数のデータ信号線と交差する複数の走査信号線と、
   前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設けられ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スイッチング素子と、
   前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、
   前記画素電極との間に所定容量が形成されるように前記複数の走査信号線のそれぞれに沿って配設された保持容量線と、
   前記複数のデータ信号線のそれぞれにつき当該データ信号線の延びる方向に２以上の所定数ずつ設けられた放電用スイッチング素子であって、オン状態のときに前記複数のデータ信号線のそれぞれが前記保持容量線に短絡されるように前記複数のデータ信号線と前記保持容量線に接続された放電用スイッチング素子と、
   前記放電用スイッチング素子をオンおよびオフするための放電用制御信号線と
   を備えることを特徴とするアクティブマトリクス基板。
2. 前記複数のデータ信号線のそれぞれは、互いに電気的に分離された第１および第２の信号線からなり、
   前記放電用スイッチング素子は、前記第１および第２の信号線のそれぞれにつき前記データ信号線の延びる方向に２以上の所定数ずつ設けられていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
3. 前記放電用スイッチング素子は、前記データ信号線の延びる方向に略均等間隔で配置されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
4. 前記放電用制御信号線は、前記複数の走査信号線にそれぞれ沿って配置された複数の制御信号線を含み、
   前記放電用スイッチング素子は、前記複数のデータ信号線のそれぞれにつき前記複数の制御信号線に対応して設けられた複数のスイッチング素子を含み、
   前記複数のスイッチング素子のそれぞれは、対応する制御信号線によってオンおよびオフされることを特徴とする、請求項１に記載のアクティブマトリクス基板。
5. 前記放電用スイッチング素子は、前記複数のデータ信号線の一端近傍に配置されたスイッチング素子群と、前記複数のデータ信号線の他端近傍に配置されたスイッチング素子群とからなることを特徴とする、請求項１に記載のアクティブマトリクス基板。
6. 前記保持容量線は、前記データ信号線に沿った方向に延びる延伸部を有し、
   前記放電用スイッチング素子は、ドレイン電極およびソース電極を有する薄膜トランジスタであり、
   前記ドレイン電極は、前記放電用スイッチング素子がオン状態のときに前記保持容量線に短絡させるべきデータ信号線に接続されており、
   前記ソース電極は、所定のソース引き出し電極を介して前記延伸部に接続されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
7. 前記延伸部と前記ソース引き出し電極とは、前記画素電極の外縁に沿って環状に配置された構造体を構成することを特徴とする、請求項６に記載のアクティブマトリクス基板。
8. 前記延伸部と前記ソース引き出し電極とは、所定の層間絶縁膜に設けられたコンタクトホール部に形成された導通電極を介して接続されていることを特徴とする、請求項６に記載のアクティブマトリクス基板。
9. 前記導通電極は、前記画素電極の材料と同一の材料からなることを特徴とする、請求項８に記載のアクティブマトリクス基板。
10. 前記保持容量線は、前記画素電極の外縁に沿って前記データ信号線に平行に延びる部分と前記画素電極の外縁に沿って前記走査信号線に平行に延びる部分とを含む環状部分を有していることを特徴とする、請求項１に記載のアクティブマトリクス基板。
11. 前記放電用スイッチング素子は、前記放電用制御信号線を形成する電極パターンに重なるように配置されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
12. 前記放電用スイッチング素子は、第１および第２のドレイン電極とソース電極とを有する薄膜トランジスタであり、
    前記ソース電極は、前記保持容量線に接続されており、
    前記第１のドレイン電極は、前記放電用スイッチング素子を挟んで隣接する２つのデータ信号線のうちの一方に接続され、かつ、前記第２のドレイン電極は、前記２つのデータ信号線のうちの他方に接続されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
13. 前記画素電極は、前記放電用制御信号線に重なるように配置されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
14. 請求項１から１３までのいずれか１項に記載のアクティブマトリクス基板と、
    前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動回路と、
    表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
    前記保持容量線に所定電位を与える電位供給部と、
    前記複数のデータ信号線のそれぞれが前記保持容量線に１水平期間毎に所定期間だけ短絡されるように、前記放電用制御信号線に与えるべき放電制御信号を生成する放電制御回路と
    を備えることを特徴とする表示装置。
15. 前記データ信号線駆動回路は、２以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号を生成することを特徴とする、請求項１４に記載の表示装置。
16. 前記データ信号線駆動回路は、
    １水平期間毎に前記所定期間は、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡するスイッチ回路を含み、
    前記複数のデータ信号を所定数のデータ信号線毎に極性が反転する電圧信号として生成することを特徴とする、請求項１４に記載の表示装置。
17. 前記データ信号線駆動回路は、前記スイッチ回路によって前記複数のデータ信号線が互いに短絡されている時に前記所定電位を前記複数のデータ信号線に与えることを特徴とする、請求項１６に記載の表示装置。
18. 前記データ信号線駆動回路は、１水平期間毎に前記所定期間は、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線のそれぞれを前記所定電位に短絡させるスイッチ回路を含むことを特徴とする、請求項１４に記載の表示装置。
19. 前記アクティブマトリクス基板における各画素電極に対向するように配置された共通電極を更に備え、
    前記電位供給部は、前記共通電極に所定の共通電位を与え、当該共通電位を前記所定電位として前記保持容量線に与えることを特徴とする、請求項１４に記載の表示装置。
20. 前記電位供給部は、前記データ信号の最小値と最大値との間の中央値に相当する電位を前記所定電位として前記保持容量線に与えることを特徴とする、請求項１４に記載の表示装置。
21. 前記所定電位は、黒表示に対応する電位であり、
    前記走査信号線駆動回路は、前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記所定期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記所定期間で選択状態となるように、前記複数の走査信号線を選択的に駆動することを特徴とする、請求項１４に記載の表示装置。
22. 前記走査信号線駆動回路は、前記有効走査期間で選択状態となった走査信号線を、当該選択状態から非選択状態に変化する時点から前記画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、前記所定期間で選択状態とすることを特徴とする、請求項２１に記載の表示装置。
23. 前記複数の走査信号線のそれぞれが前記有効走査期間で選択状態となる期間は、前記所定期間において前記複数の走査信号線のいずれかが選択状態となる期間と重ならないことを特徴とする、請求項２２に記載の表示装置。
24. 前記データ信号線駆動回路は、
    前記複数のデータ信号線に印加すべき前記複数のデータ信号を出力する複数のバッファと、
    前記所定期間において前記複数のバッファを休止させる休止制御部と
    を含むことを特徴とする、請求項１４に記載の表示装置。
25. 請求項１４に記載の表示装置を備えたことを特徴とするテレビジョン受信機。
26. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設けられ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スイッチング素子と、前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、前記画素電極との間に所定容量が形成されるように前記複数の走査信号線のそれぞれに沿って配設された保持容量線とを含むアクティブマトリクス基板の駆動方法であって、
    前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動ステップと、
    表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステップと、
    前記保持容量線に所定電位を与える電位供給ステップと、
    前記複数のデータ信号線のそれぞれを前記保持容量線に１水平期間毎に短絡させる放電ステップとを備え、
    前記アクティブマトリクス基板は、
    前記複数のデータ信号線のそれぞれにつき当該データ信号線の延びる方向に２以上の所定数ずつ設けられた放電用スイッチング素子であって、オン状態のときに前記複数のデータ信号線のそれぞれが前記保持容量線に短絡されるように前記複数のデータ信号線と前記保持容量線に接続された放電用スイッチング素子と、
    前記放電用スイッチング素子をオンおよびオフするための放電用制御信号線とを更に含み、
    前記放電ステップでは、１水平期間毎に所定期間だけ前記放電用スイッチング素子をオンするための信号を前記放電用制御信号線に与えることにより、前記複数のデータ信号線のそれぞれが前記保持容量線に短絡されることを特徴とする駆動方法。

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