WO2013018637A1 - 液晶表示装置 - Google Patents
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Definitions
- the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device having a configuration in which one pixel is divided into a plurality of subpixels in order to improve viewing angle characteristics.
- one pixel is composed of a plurality of (typically two) sub-pixels, and the luminance of the plurality of sub-pixels is different from each other.
- a method of “driving liquid crystal” (hereinafter referred to as “pixel division method”) is known. This pixel division method is a method adopted to improve the viewing angle characteristics of the liquid crystal display device.
- FIG. 3 is a circuit diagram showing a configuration of a pixel circuit in a liquid crystal display device adopting a pixel division method.
- the pixel forming unit 11 that forms one pixel includes two subpixel units (a first subpixel unit PIX1 and a second subpixel unit PIX2).
- Both sub-pixel portions (PIX1, PIX2) are thin film transistors (T1, T2) having a gate electrode connected to a gate bus line (scanning signal line) GL and a source electrode connected to a source bus line (video signal line) SL.
- a constant potential Vcom is applied to the common electrode EC.
- the signal supplied to the CS bus line is hereinafter referred to as “CS signal”.
- CS signals supplied to the CS bus lines CSL1 and CSL2 are represented by reference characters CS1 and CS2, respectively.
- the thin film transistors T1 and T2 are turned on. Since the source electrode of the thin film transistor T1 and the source electrode of the thin film transistor T2 are connected to the same source bus line SL, the potential of the pixel electrode E1 in the first subpixel unit PIX1 and the pixel electrode E2 in the second subpixel unit PIX2 Is equal to the potential. Thereafter, when one potential of the CS signal CS1 and the CS signal CS2 is increased and the other potential is decreased, the potential of the pixel electrode E1 and the potential of the pixel electrode E2 fluctuate in opposite directions.
- FIG. 19 shows waveforms of the CS signal CS1 and the CS signal CS2 in the conventional example.
- the CS signal CS1 and the CS signal CS2 are higher in potential by a predetermined magnitude than the potential Vcom of the common electrode EC and lower by a predetermined magnitude than the potential Vcom of the common electrode EC.
- the level potential is alternately repeated every predetermined period.
- Examples of the configuration of a liquid crystal display device employing the above-described pixel division method are disclosed in, for example, Japanese Patent Application Laid-Open No. 2005-189804 and International Publication No. 2006/070829.
- the power consumption P1 by changing the potential of the CS signal every predetermined period as shown in FIG. 19 is as shown in the following equation (1).
- P1 C ⁇ (Vpp) 2 ⁇ f (1)
- C is the capacitance value of the CS bus line
- Vpp is the voltage amplitude of the CS signal
- f is the frequency of the CS signal.
- the capacity value of the CS bus line is proportional to the panel size and panel resolution. Therefore, as the panel size increases and the panel resolution increases, the power consumption P increases as can be seen from the above equation (1). Further, when the power consumption increases, the amount of heat generated in the apparatus increases. For this reason, there is a concern about deterioration in display performance and reliability. From this point of view, low power consumption is demanded.
- an object of the present invention is to reduce power consumption in a liquid crystal display device in which one pixel is divided into a plurality of sub-pixels.
- a pixel forming portion that forms one pixel includes a first subpixel portion including a first pixel electrode and a second subpixel portion including a second pixel electrode, and displays an image.
- a first auxiliary capacitance line disposed on the liquid crystal panel substrate so that a first auxiliary capacitance is formed between the liquid crystal panel substrate including the display unit and the first pixel electrode, and the second pixel.
- a second auxiliary capacitance wiring disposed on the liquid crystal panel substrate so that a second auxiliary capacitance is formed between the electrodes, and a liquid crystal display device comprising: An auxiliary capacitance signal generating circuit for generating a first auxiliary capacitance signal to be applied to the first auxiliary capacitance wiring and a second auxiliary capacitance signal to be applied to the second auxiliary capacitance wiring; An auxiliary capacitance wiring short circuit for short-circuiting the first auxiliary capacitance wiring and the second auxiliary capacitance wiring based on a control signal is provided.
- auxiliary capacitance wiring short circuit is formed on a substrate provided near one end of the liquid crystal panel substrate in a direction in which the first auxiliary capacitance wiring and the second auxiliary capacitance wiring extend.
- a scanning signal line disposed on the liquid crystal panel substrate so as to extend in parallel with the first auxiliary capacitance line and the second auxiliary capacitance line;
- the auxiliary capacitance wiring short circuit is formed on the same substrate as the substrate on which the scanning signal line driving circuit is formed.
- the control signal to be supplied to the auxiliary capacitance wiring short circuit is generated based on the timing of driving each scanning signal line disposed on the liquid crystal panel substrate in the scanning signal line driving circuit.
- the storage capacitor line short circuit and the scanning signal line drive circuit are provided in the same semiconductor chip.
- auxiliary capacitor wiring short circuit is monolithically formed on the liquid crystal panel substrate.
- a seventh aspect of the present invention is the sixth aspect of the present invention, A wiring for transmitting the first auxiliary capacitance signal and the second auxiliary capacitance signal from the auxiliary capacitance signal generating circuit to the first auxiliary capacitance wiring and the second auxiliary capacitance wiring, respectively;
- An auxiliary capacitance trunk wiring that is a wiring arranged on the liquid crystal panel substrate so as to extend in a direction perpendicular to a direction in which the wiring and the second auxiliary capacitance wiring extend;
- the auxiliary capacity line short circuit is formed in a region between an auxiliary capacity main line connected to the first auxiliary capacity line and an auxiliary capacity main line connected to the second auxiliary capacity line.
- the first auxiliary capacity line and the second auxiliary capacity line are short-circuited by short-circuiting the auxiliary capacity main line connected to the capacity line and the auxiliary capacity main line connected to the second auxiliary capacity line. It is characterized by that.
- the auxiliary capacity line short circuit is provided for all of the auxiliary capacity line pairs provided on the liquid crystal panel substrate. , And formed in a region between the first auxiliary capacitance line and the second auxiliary capacitance line.
- An auxiliary capacitance trunk wiring that is a wiring arranged on the liquid crystal panel substrate so as to extend in a direction perpendicular to a direction in which the wiring and the second auxiliary capacitance wiring extend;
- the auxiliary capacitance signal generation circuit and the auxiliary capacitance wiring short circuit are formed on the same substrate provided in the vicinity of one end portion of the liquid crystal panel substrate in a direction in which the auxiliary capacitance trunk wiring extends.
- the auxiliary capacitance signal generation circuit stops outputting the first auxiliary capacitance signal and the second auxiliary capacitance signal during a period in which the first auxiliary capacitance line and the second auxiliary capacitance line are short-circuited with each other. It is characterized by doing.
- the first auxiliary capacitance line provided corresponding to one sub-pixel unit (first sub-pixel unit) and the other A storage capacitor wiring short circuit for short-circuiting the second storage capacitor wiring provided corresponding to the sub-pixel unit (second sub-pixel unit) is provided.
- a signal first auxiliary capacitance signal and second auxiliary capacitance signal that repeats a high potential and a low potential in a predetermined cycle with a phase difference of 180 degrees between the first auxiliary capacitance line and the second auxiliary capacitance line.
- one of the first auxiliary capacitance line and the second auxiliary capacitance line changes to a high potential, and the other changes to a low potential.
- the magnitude of the potential change at this time is smaller than the magnitude of the potential change in the conventional configuration because the charge is transferred between the first auxiliary capacitance line and the second auxiliary capacitance line during the charge sharing period. . Therefore, the power consumption by changing the potentials of the first auxiliary capacitance signal and the second auxiliary capacitance signal every predetermined period is smaller than that in the conventional case. If the charge share period is sufficiently provided, the magnitude of the potential change of the first auxiliary capacitor line and the second auxiliary capacitor line after the end of the charge share period is halved compared to the conventional configuration. Therefore, the power consumption required for driving the first auxiliary capacitance signal and the second auxiliary capacitance signal is 1 ⁇ 4 compared to the conventional configuration.
- the second aspect of the present invention compared with a configuration in which charge sharing is performed on one end side of the liquid crystal panel substrate in a direction (vertical direction) extending vertically from the first auxiliary capacitance line and the second auxiliary capacitance line.
- a direction vertical direction
- charge sharing is performed quickly on the lower end side of the liquid crystal panel substrate, but is gradually performed on the upper end side of the liquid crystal panel substrate. It is suppressed.
- the first aspect of the present invention and the second aspect of the present invention are provided by providing the auxiliary capacitance wiring short circuit on the substrate on which the scanning signal line driving circuit is formed. The same effect as in the above aspect can be obtained.
- the control signal to be supplied to the auxiliary capacitance wiring short circuit is generated based on the timing of driving each scanning signal line in the scanning signal line driving circuit. For this reason, it is possible to generate a plurality of control signals whose levels change at a timing that is sequentially delayed by, for example, one horizontal scanning period only by supplying one control signal to the scanning signal line driving circuit. As a result, the number of control signal lines can be reduced as compared with the prior art.
- an increase in the frame size caused by the provision of the auxiliary capacitance wiring short circuit is suppressed.
- the sixth aspect of the present invention compared with a configuration in which charge sharing is performed on one end side of the liquid crystal panel substrate in a direction (vertical direction) extending vertically from the first auxiliary capacitance line and the second auxiliary capacitance line.
- a direction vertical direction
- charge sharing is performed quickly on the lower end side of the liquid crystal panel substrate, but is gradually performed on the upper end side of the liquid crystal panel substrate. It is suppressed.
- an effect similar to that of the first aspect of the present invention and the sixth aspect of the present invention is obtained by providing the auxiliary capacitor wiring short circuit between the auxiliary capacitor trunk lines. can get.
- the eighth aspect of the present invention there is provided a configuration in which the auxiliary capacitance line short circuit is provided between all the first auxiliary capacitance lines and the second auxiliary capacitance lines to be paired. The same effect as in the sixth aspect of the present invention can be obtained.
- charge sharing can be performed on the substrate on which the first auxiliary capacitance signal and the second auxiliary capacitance signal are generated.
- the occurrence of abnormal operation due to charge sharing is suppressed.
- FIG. 1 is a schematic configuration diagram of a main part of an active matrix liquid crystal display device according to a first embodiment of the present invention.
- it is a block diagram which shows the function structure of a liquid crystal display device.
- It is a circuit diagram which shows the structure of the pixel circuit in the liquid crystal display device which employ
- FIG. 3 is a diagram for explaining the arrangement of charge share circuits in the first embodiment.
- it is a figure for demonstrating the connection relation of CS trunk line group and CS bus line group.
- FIG. 3 is a circuit diagram showing a configuration of a charge share circuit in the first embodiment.
- FIG. 6 is a circuit diagram showing a configuration of a charge share circuit in a modification of the first embodiment.
- FIG. 10 is a diagram for explaining the arrangement of charge share circuits in the second embodiment.
- FIG. 10 is a diagram for explaining a detailed arrangement of a charge share circuit in a modification of the second embodiment. It is a figure which shows the structural example of the liquid crystal display device in which the CS trunk line is not formed in the liquid crystal panel in the modification of the said 2nd Embodiment.
- FIG. 10 is a diagram which shows the structural example of the liquid crystal display device in which the CS trunk line is not formed in the liquid crystal panel in the modification of the said 2nd Embodiment.
- FIG. 10 is a diagram for explaining the arrangement of a charge share circuit in the third embodiment of the present invention.
- the said 3rd Embodiment it is a figure for demonstrating the connection relation of a CS bus line, CS trunk line, and a charge share circuit.
- substrate In the modification of the said 3rd Embodiment, it is a figure for demonstrating arrangement
- FIG. 2 is a block diagram showing a functional configuration of the active matrix type liquid crystal display device according to the first embodiment of the present invention.
- the liquid crystal display device includes a display unit 10, a gate driver (scanning signal line driving circuit) 20, a source driver (video signal line driving circuit) 30, a CS voltage generation circuit 40, and a charge sharing circuit 50.
- a display control circuit also referred to as “liquid crystal controller” 60.
- the display unit 10 includes a plurality (m) of source bus lines (video signal lines) extending from the source driver 30, a plurality (n) of gate bus lines (scanning signal lines) extending from the gate driver 20, A plurality (2n) of CS bus lines (auxiliary capacitance lines) and a plurality (n ⁇ m) of pixel forming portions 11 are provided.
- FIG. 3 is a circuit diagram showing a configuration of the pixel circuit in the present embodiment. Similar to the conventional liquid crystal display device adopting the pixel division method, the pixel forming portion 11 for forming one pixel is constituted by two sub-pixel portions (first sub-pixel portion PIX1 and second sub-pixel portion PIX2). ing.
- Both sub-pixel portions include a thin film transistor (T1, T2) having a gate electrode connected to the gate bus line GL and a source electrode connected to the source bus line SL, and the thin film transistor (T1, T2).
- Liquid crystal capacitances formed by the pixel electrodes (E1, E2) connected to the drain electrodes, the common electrode EC as the counter electrode and the pixel electrodes (E1, E2), and the pixel electrodes (E1, E2) E2) and auxiliary capacitors (Ccs1, Ccs2) formed by CS bus lines (CSL1, CSL2).
- a constant potential Vcom is applied to the common electrode EC.
- the display unit 10 in the liquid crystal panel 100 is provided with a CS bus line group 12 including a plurality (2n) of CS bus lines.
- Each CS bus line is arranged to extend in parallel with the gate bus line.
- a CS trunk line group 13 including a plurality of CS trunk lines (auxiliary capacity trunk lines) is disposed in a region outside the display unit 10 as a component for supplying a CS signal to the CS bus line.
- Each CS trunk line is arranged so as to extend in parallel with the source bus line.
- the CS main line group 13 is supplied with a CS signal from the CS voltage generation circuit 40 via, for example, four connection points (ContP1 to ContP4) as shown in FIG.
- the connection relationship between the CS trunk group 13 and the CS bus line group 12 in the display unit 10 is as shown in FIG. 5, for example.
- the CS trunk group 13 includes 12 CS trunks. When attention is paid to twelve CS bus lines CSL1 to CSL12 arranged continuously in the display unit 10, they are connected to different CS trunk lines. Such a connection relationship is repeated for every 12 CS bus lines.
- the CS signal CS1 supplied to the CS bus line CSL1 and the CS signal CS2 supplied to the CS bus line CSL2 are out of phase with each other by 180 degrees.
- the phases of two CS signals supplied to each set with two CS bus lines as one set are shifted from each other by 180 degrees.
- only the CS bus lines CSL1 and CSL2 out of the 12 CS bus lines CSL1 to CSL12 will be described.
- the display control circuit 60 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse signal for controlling the operation of the source driver 30.
- SSP, source clock signal SCK, latch strobe signal LS, gate start pulse signal GSP and gate clock signal GCK for controlling the operation of the gate driver 20, and CS control for controlling the operation of the CS voltage generation circuit 40
- a signal SCS and a short circuit control signal CLT for controlling the operation of the charge share circuit 50 are output.
- the source driver 30 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 60, and applies a driving video signal to each source bus line.
- the gate driver 20 receives the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 60, and applies a scanning signal to each gate bus line.
- the CS voltage generation circuit 40 generates a CS signal whose potential changes every predetermined period based on the CS control signal SCS output from the display control circuit 60.
- the CS signal generated by the CS voltage generation circuit 40 is supplied to the CS bus lines CSL1 to CSL12 in the display unit 10 via the CS trunk line group 13.
- the charge share circuit 50 short-circuits two CS bus lines to which CS signals whose phases are shifted from each other by 180 degrees are supplied based on the short-circuit control signal CTL.
- the driving video signal is applied to each source bus line, the scanning signal is applied to each gate bus line, and the CS signal is applied to each CS bus line, so that an image sent from the outside is applied.
- An image based on the signal DAT is displayed on the display unit 10.
- a first pixel electrode is realized by the pixel electrode E1
- a second pixel electrode is realized by the pixel electrode E2
- a first auxiliary capacitance is realized by the auxiliary capacitance Ccs1
- a second capacitance is obtained by the auxiliary capacitance Ccs2.
- Auxiliary capacity is realized.
- the first auxiliary capacitance line is realized by the CS bus line CSL1
- the second auxiliary capacitance line is realized by the CS bus line CSL2
- the first auxiliary capacitance signal is realized by the CS signal CS1
- the second auxiliary capacitance line is realized by the CS signal CS2.
- a capacitive signal is realized.
- the CS voltage generation circuit 40 realizes an auxiliary capacitance signal generation circuit
- the charge share circuit 50 realizes an auxiliary capacitance wiring short circuit.
- the auxiliary capacitor wiring pair is realized by two CS bus lines to which CS signals whose phases are shifted by 180 degrees are supplied.
- FIG. 1 is a schematic configuration diagram of a main part of the liquid crystal display device according to the present embodiment.
- CS signals CS1 and CS2 are supplied from the CS voltage generation circuit 40 to the CS bus lines CSL1 and CSL2, respectively.
- Each CS signal has a potential that is higher than the common electrode potential Vcom by a predetermined level (hereinafter also referred to as “maximum potential”) and a potential that is lower than the common electrode potential Vcom by a predetermined level ( Hereinafter, “minimum potential” is also alternately repeated at predetermined intervals.
- CS signal CS1 and CS signal CS2 are 180 degrees out of phase with each other.
- the minimum potential is applied to the CS bus line CSL2.
- the maximum potential is applied to the CS bus line CSL2.
- the liquid crystal display device is provided with a charge share circuit 50 so that the CS bus line CSL1 and the CS bus line CSL2 configured as described above can be short-circuited.
- the short circuit control signal CTL is given from the display control circuit 60 to the charge share circuit 50.
- the charge share circuit 50 short-circuits the CS bus line CSL1 and the CS bus line CSL2 when the short-circuit control signal CTL is at a high level.
- FIG. 6 is a circuit diagram showing a configuration of the charge share circuit 50 in the present embodiment.
- the charge share circuit 50 is realized by providing the NMOS transistor SW in which one of the conduction terminals is connected to the CS bus line CSL1 and the other of the conduction terminals is connected to the CS bus line CSL2. .
- a short circuit control signal CTL is given to the control terminal of the NMOS transistor SW.
- the NMOS transistor SW functions as a switch.
- the charge share circuit 50 may be realized by using a PMOS transistor, or the charge share circuit 50 may be realized by a CMOS configuration using both NMOS and PMOS (the same applies to modifications described later). is there).
- the charge share circuit 50 is also provided on the substrate 70 on which the CS voltage generation circuit 40 is provided. Specifically, as shown in FIG. 4, a CS voltage is applied to a substrate 70 provided in the vicinity of one end side in the direction in which the CS trunk line group 13 extends in an end portion (edge portion) of the substrate constituting the liquid crystal panel 100. A generation circuit 40 and a charge share circuit 50 are provided. With such a configuration, in this embodiment, charge sharing is performed on the substrate 70 on which the CS voltage generation circuit 40 is provided.
- the substrate 70 is, for example, an FPC (flexible circuit board).
- FIG. 7 is a signal waveform diagram for explaining a method of driving the CS bus line.
- the CS voltage generation circuit 40 outputs a CS signal that alternately repeats the maximum potential and the minimum potential every predetermined period (here, every 6 horizontal scanning periods).
- the display control circuit 60 outputs a short-circuit control signal CTL that is at a high level for a relatively short period every predetermined period (here, every six horizontal scanning periods).
- attention is focused on the period from time t0 to time t3.
- the short circuit control signal CTL In the period from the time point t0 to the time point t1, the short circuit control signal CTL is maintained at the low level, the potential of the CS signal CS1 is the minimum potential, and the potential of the CS signal CS2 is the maximum potential.
- the short circuit control signal CTL changes from the low level to the high level.
- the state in which the short-circuit control signal CTL is set to the high level is maintained until time t2.
- the CS bus line CSL1 and the CS bus line CSL2 are electrically connected during a period from the time point t1 to the time point t2 (hereinafter referred to as “charge share period”).
- the potential of the CS signal CS1 on the CS bus line CSL1 and the potential of the CS signal CS2 on the CS bus line CSL2 change toward an intermediate value between the potentials immediately before time t1.
- the potential of the CS signal CS1 and the potential of the CS signal CS2 are equal to the intermediate potential between the maximum potential and the minimum potential, that is, the common electrode potential Vcom.
- the short circuit control signal CTL changes from the high level to the low level.
- the CS bus line CSL1 and the CS bus line CSL2 are electrically disconnected.
- the potential of the CS signal CS1 changes to the maximum potential
- the potential of the CS signal CS2 changes to the minimum potential.
- the short circuit control signal CTL changes from the low level to the high level again, and charge sharing is performed. The above operation is repeated during the operation of the liquid crystal display device.
- a liquid crystal display device that employs a pixel division method
- two CS bus lines to which CS signals that are 180 degrees out of phase with each other are supplied with changes in the potential of the CS signal (from the maximum potential to the minimum potential).
- charge is shared between the two CS bus lines, and the potential of the CS signal on the two CS bus lines changes toward an intermediate value between the potentials of the two immediately before the short circuit. Since this potential change of the CS signal is performed by the movement of charges between the two CS bus lines, power consumption due to the potential change does not occur.
- the potential of each CS signal changes to the maximum potential or the minimum potential.
- the magnitude of the potential change at this time is that the charge is transferred between the two CS bus lines during the charge sharing period, so the potential change in the conventional configuration (change from the maximum potential to the minimum potential, or , Change from minimum potential to maximum potential). Therefore, the power consumption by changing the potential of the CS signal for each predetermined period is smaller than that in the prior art.
- the potential of the CS signal on the two CS bus lines becomes an intermediate potential between the maximum potential and the minimum potential for the CS signal due to the charge sharing. Then, after the end of the charge sharing period, each CS signal is changed from the intermediate potential to the maximum potential or from the intermediate potential to the minimum potential.
- the magnitude of the potential change at this time is one half of the magnitude of the potential change in the conventional configuration. Therefore, the power consumption P2 by changing the potential of the CS signal every predetermined period is as shown in the following equation (2).
- P2 C ⁇ (Vpp / 2) 2 ⁇ f (2)
- C is the capacitance value of the CS bus line
- Vpp is the voltage amplitude of the CS signal
- f the frequency of the CS signal.
- P2 is a quarter of P1. That is, in the present embodiment, if the charge share period is sufficiently provided, the power consumption required for driving the CS signal is 1 ⁇ 4 compared with the conventional configuration. Even when the charge sharing period is not sufficiently provided, the CS signal potential changes toward the intermediate potential without causing power consumption during the charge sharing period. The power consumption required is smaller than in the past.
- the power consumption is reduced in the liquid crystal display device adopting the pixel division method as compared with the related art.
- the amount of heat generated in the apparatus is reduced by reducing the power consumption. As a result, deterioration in display performance and reliability due to heat generation are suppressed.
- the charge share circuit 50 is configured as shown in FIG. 6 in the first embodiment, the present invention is not limited to this.
- the charge share circuit 50 may be configured as shown in FIG.
- a first NMOS transistor SWa is provided in which one of the conduction terminals is connected to the CS voltage generation circuit 40 and the other of the conduction terminals is connected to the CS bus lines CSL1 and CSL2 in the active area.
- the CS signals CS1 and CS2 output from the voltage generation circuit 40 are supplied to the CS bus lines CSL1 and CSL2 in the active area via the first NMOS transistor SWa.
- CS bus lines CSL1 and CSL2 to which CS signals CS1 and CS2 whose phases are shifted from each other by 180 degrees are supplied are connected via a second NMOS transistor SWb.
- the short-circuit control signal CTL is supplied to the control terminal of the second NMOS transistor SWb, and the output signal of the inverter 51, that is, the logic inversion signal of the short-circuit control signal CTL is supplied to the control terminal of the first NMOS transistor SWa.
- the short circuit control signal CTL when the short circuit control signal CTL is at a low level, the first NMOS transistor SWa is turned on and the second NMOS transistor SWb is turned off. Therefore, the potentials of the CS signals CS1 and CS2 output from the CS voltage generation circuit 40 are applied to the CS bus lines CSL1 and CSL2 in the active area.
- the short circuit control signal CTL when the short circuit control signal CTL is at a high level, the first NMOS transistor SWa is turned off and the second NMOS transistor SWb is turned on. Accordingly, charge sharing is performed between the CS bus line CSL1 and the CS bus line CSL2.
- the charge share circuit 50 and the CS bus line in the active area are electrically disconnected during the charge share period. For this reason, even if the output of the CS signal from the CS voltage generation circuit 40 is not stopped during the charge sharing period, charge sharing is normally performed between the two CS bus lines in each set in the active area.
- FIG. 9 is a diagram for explaining the arrangement of the charge share circuit 50 according to the second embodiment of the present invention. Note that the overall configuration, the configuration of the main part, and the driving method are the same as those in the first embodiment, and a description thereof will be omitted (see FIGS. 1 to 3 and FIGS. 5 to 7).
- the charge share circuit 50 is monolithically formed on the substrate constituting the liquid crystal panel 100 using TFTs (thin film transistors). Specifically, the charge share circuit 50 is provided in the vicinity of the region where the CS trunk group 13 is disposed in the region on the substrate constituting the liquid crystal panel 100. More specifically, as shown in FIG. 10, a charge share circuit 50 is provided so that two CS trunks for transmitting CS signals whose phases are shifted from each other by 180 degrees can be short-circuited.
- the short-circuit control signal CTL to be supplied to the charge share circuit 50 is, for example, a display control provided on a substrate outside the liquid crystal panel 100 via a control signal line arranged to extend in parallel with the CS trunk line group 13. Supplied from circuit 60.
- FIG. 9 illustrates a configuration in which the charge share circuit 50 is provided only on one end side of the liquid crystal panel 100, the charge share circuit 50 is provided on both one end side and the other end side of the liquid crystal panel 100. May be. By doing so, signal delay is reduced.
- a short circuit (charge sharing) between CS trunk lines is performed by the charge share circuit 50 monolithically formed in the liquid crystal panel 100, so the liquid crystal panel 100 in the direction in which the CS trunk group 13 extends.
- the charge sharing delay in the vertical direction vertical direction in FIG. 9 (for example, on the lower end side of the liquid crystal panel 100)
- the occurrence of charge sharing is performed moderately on the upper end side of the liquid crystal panel 100 while charge sharing is performed promptly.
- the more charge share circuits 50 are provided per set of CS trunk lines the more effectively the occurrence of charge share delay is suppressed.
- FIG. 11 is a diagram for explaining a detailed arrangement of the charge share circuit 50 in the modification of the second embodiment.
- the charge share circuit 50 is monolithically formed on the substrate constituting the liquid crystal panel 100 using TFTs (thin film transistors).
- TFTs thin film transistors
- one charge share is provided for each set of CS bus lines (that is, two CS bus lines) for all CS bus lines extending from the active area.
- a circuit 50 is provided.
- the short-circuit control signal CTL to be supplied to the charge share circuit 50 is, for example, a substrate external to the liquid crystal panel 100 via a control signal line disposed so as to extend in a direction perpendicular to the CS bus line in the display unit 10. Is supplied from a display control circuit 60 provided in.
- the configuration according to this modification is typically employed when the CS trunk line is not formed in the liquid crystal panel 100.
- the CS trunk line is not provided in the liquid crystal panel 100.
- the configuration according to this modification is employed.
- FIG. 13 is a diagram for explaining the arrangement of the charge share circuit 50 according to the third embodiment of the present invention. Note that the overall configuration, the configuration of the main part, and the driving method are the same as those in the first embodiment, and a description thereof will be omitted (see FIGS. 1 to 3 and FIGS. 5 to 7).
- the charge share circuit 50 is formed on the substrate 71 provided outside the liquid crystal panel 100. Specifically, as shown in FIG. 13, on the substrate 71 connected to the end on one end in the direction in which the CS bus line group 12 extends out of the end (edge) of the substrate constituting the liquid crystal panel 100, An IC chip (not shown) including the charge share circuit 50 is mounted.
- the substrate 71 is, for example, an FPC (flexible circuit board).
- FIG. 13 illustrates the configuration in which the charge share circuit 50 is provided only on the substrate on one end side of the liquid crystal panel 100, but the charge is applied on both substrates on one end side and the other end side of the liquid crystal panel 100. A share circuit 50 may be provided. By doing so, signal delay is reduced.
- each CS bus line extending from the active area to the area where the CS trunk line group 13 is disposed is disposed so as to further extend onto the substrate 71 on which the IC chip including the charge share circuit 50 is mounted. .
- two CS bus lines to which CS signals whose phases are shifted from each other by 180 degrees are supplied are short-circuited by the charge share circuit 50 in the substrate 71.
- the power consumption is reduced as compared with the conventional one. Further, by reducing power consumption, the amount of heat generated in the apparatus is reduced, and display performance degradation and reliability degradation due to heat generation are suppressed. Further, since charge sharing is performed on one end side of the liquid crystal panel 100 in the direction in which the CS bus line group 12 extends, as in the second embodiment, in the vertical direction of the liquid crystal panel 100 (vertical direction in FIG. 13). The occurrence of a delay in charge sharing is suppressed.
- the relationship between the IC chip including the charge share circuit 50 and the gate driver IC chip (the IC chip having the function of the gate driver 20) is not particularly mentioned.
- the IC chip including 50 and the IC chip for gate driver may be provided on the same substrate. Further, the charge share circuit 50 may be included in the gate driver IC chip.
- the gate driver IC chip 20i and the source driver IC chip 30i (IC chip having the function of the source driver 30) are mounted on one substrate 72 as shown in FIG.
- the short-circuit control signal CTL is supplied from the display control circuit 60 to the charge share circuit 50 via the control signal line provided on the substrate 72.
- the CS bus line CSL1 and CS bus line CSL2 are the same set
- the CS bus line CSL3 and CS bus line CSL4 are the same set
- the CS bus line CSL5 and CS bus line CSL6 are the same set.
- the symbols CTL (1, 2), CTL (3, 4), and CTL (5, 6) are attached to the short-circuit control signals for the respective groups.
- the timing at which the polarities of the CS signals CS3 and CS4 (polarity with respect to the common electrode potential Vcom) are inverted is typically the timing at which the polarities of the CS signals CS1 and CS2 are inverted. Should be delayed by one horizontal scanning period.
- the timing at which the polarities of the CS signals CS5 and CS6 are inverted should typically be delayed by two horizontal scanning periods from the timing at which the polarities of the CS signals CS1 and CS2 are inverted.
- the timing of polarity inversion of the CS signals supplied to any two sets of CS bus lines should be shifted from each other by a period corresponding to an integral multiple of one horizontal scanning period.
- the gate driver 20 selectively drives the gate bus line every horizontal scanning period. That is, the gate driver 20 can generate a signal whose level changes every horizontal scanning period based on the timing of driving each gate bus line. Therefore, only by giving one control signal SCTL to the gate driver 20 as shown in FIG. 17, as shown in FIG. 18, a plurality of changes from low level to high level are sequentially delayed by one horizontal scanning period. A short circuit control signal can be generated. As described above, the number of control signal lines necessary for controlling a plurality of CS signals can be reduced as compared with the conventional technique.
- the charge share circuit 50 is formed on the substrate 71 provided outside the liquid crystal panel 100, but the present invention is not limited to this.
- the present invention can also be applied to a case where a COG (Chip On Glass) system in which an IC chip is directly mounted on a glass substrate constituting the liquid crystal panel 100 is employed.
- the charge share circuit 50 may be included in the gate driver IC chip mounted on the glass substrate.
- the CS voltage generation circuit 40 may be included in the gate driver IC chip.
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Abstract
1つの画素が複数の副画素に分割されている液晶表示装置において、消費電力を低減する。 1つの画素を形成する画素形成部が第1副画素部および第2副画素部からなる液晶表示装置において、第1副画素部に対応して設けられているCSバスライン(CSL1)と第2副画素部に対応して設けられているCSバスライン(CSL2)とを短絡制御信号(CTL)に基づいて互いに短絡させるためのチャージシェア回路(50)が設けられる。CS電圧生成回路(40)は、所定期間毎に電位が変化するCS信号(CS1,CS2)を生成する。チャージシェア回路(50)は、短絡制御信号(CTL)に基づき、CS信号(CS1,CS2)の電位が変化するタイミングでCSバスライン(CSL1)とCSバスライン(CSL2)とを互いに短絡させる。
Description
本発明は、液晶表示装置に関し、詳しくは、視野角特性を改善するために1つの画素が複数の副画素に分割された構成の液晶表示装置に関する。
液晶表示装置の駆動方式の1つとして、従来より、「1つの画素を複数(典型的には2個)の副画素によって構成し、それら複数の副画素の輝度が互いに異なる輝度となるように液晶を駆動する」という方式(以下、「画素分割方式」という。)が知られている。この画素分割方式は、液晶表示装置の視野角特性を改善するために採用される方式である。
図3は、画素分割方式を採用する液晶表示装置における画素回路の構成を示す回路図である。図3に示すように、1つの画素を形成する画素形成部11は、2個の副画素部(第1副画素部PIX1および第2副画素部PIX2)によって構成されている。双方の副画素部(PIX1,PIX2)は、ゲートバスライン(走査信号線)GLにゲート電極が接続されるとともにソースバスライン(映像信号線)SLにソース電極が接続された薄膜トランジスタ(T1,T2)と、その薄膜トランジスタ(T1,T2)のドレイン電極に接続された画素電極(E1,E2)と、対向電極としての共通電極ECと画素電極(E1,E2)とによって形成される液晶容量(Clc1,Clc2)と、画素電極(E1,E2)とCSバスライン(補助容量配線)(CSL1,CSL2)とによって形成される補助容量(Ccs1,Ccs2)とを備えている。共通電極ECには、一定の電位Vcomが与えられている。なお、CSバスラインに供給される信号のことを以下「CS信号」という。また、CSバスラインCSL1,CSL2に供給されるCS信号をそれぞれ符号CS1,CS2で表す。
このような構成において、ゲートバスラインGLが選択状態にされると、薄膜トランジスタT1,T2がオン状態となる。薄膜トランジスタT1のソース電極と薄膜トランジスタT2のソース電極とは同じソースバスラインSLに接続されているので、第1副画素部PIX1内の画素電極E1の電位と第2副画素部PIX2内の画素電極E2の電位とは等しくなる。その後、CS信号CS1およびCS信号CS2の一方の電位を上昇させ、それらの他方の電位を低下させると、画素電極E1の電位と画素電極E2の電位とは互いに逆方向に変動する。これにより、画素電極E1と画素電極E2とは異なる電位となり、第1副画素部PIX1と第2副画素部PIX2とは異なる輝度となる。その結果、視野角特性が改善される。なお、図19に、従来例におけるCS信号CS1およびCS信号CS2の波形を示している。図19から把握されるように、CS信号CS1およびCS信号CS2は、共通電極ECの電位Vcomよりも所定の大きさだけ高レベルの電位と共通電極ECの電位Vcomよりも所定の大きさだけ低レベルの電位とを所定期間毎に交互に繰り返している。
上述のような画素分割方式を採用する液晶表示装置の構成例については、例えば、日本の特開2005-189804号公報や国際公開2006/070829号パンフレットに開示されている。
ところで、近年、液晶表示装置に関して、パネルサイズの大型化やパネルの高解像度化が顕著である。このため、従来と比較して、消費電力が増大している。CSバスラインの駆動に着目すると、CS信号の電位を図19に示すように所定期間毎に変化させることによる消費電力P1は、次式(1)に示すとおりである。
P1=C×(Vpp)2×f ・・・(1)
ここで、CはCSバスラインの容量値であり、VppはCS信号の電圧振幅であり、fはCS信号の周波数である。
P1=C×(Vpp)2×f ・・・(1)
ここで、CはCSバスラインの容量値であり、VppはCS信号の電圧振幅であり、fはCS信号の周波数である。
CSバスラインの容量値は、パネルサイズやパネル解像度に比例する。従って、パネルサイズの大型化やパネルの高解像度化が進むにつれて、上式(1)から把握されるように、消費電力Pは増大する。また、消費電力が増大すると、装置内での発熱量が大きくなる。このため、表示性能の低下や信頼性の低下が懸念される。このような観点からも、低消費電力化が求められている。
そこで本発明は、1つの画素が複数の副画素に分割されている液晶表示装置において、消費電力を低減することを目的とする。
本発明の第1の局面は、1つの画素を形成する画素形成部が第1画素電極を含む第1副画素部および第2画素電極を含む第2副画素部からなり、画像を表示するための表示部を含む液晶パネル基板と、前記第1画素電極との間に第1補助容量が形成されるように前記液晶パネル基板上に配設された第1補助容量配線と、前記第2画素電極との間に第2補助容量が形成されるように前記液晶パネル基板上に配設された第2補助容量配線とを備える液晶表示装置であって、
前記第1補助容量配線に与えるための第1補助容量信号と前記第2補助容量配線に与えるための第2補助容量信号とを生成する補助容量信号生成回路と、
制御信号に基づいて前記第1補助容量配線と前記第2補助容量配線とを互いに短絡させる補助容量配線短絡回路とを備えることを特徴とする。
前記第1補助容量配線に与えるための第1補助容量信号と前記第2補助容量配線に与えるための第2補助容量信号とを生成する補助容量信号生成回路と、
制御信号に基づいて前記第1補助容量配線と前記第2補助容量配線とを互いに短絡させる補助容量配線短絡回路とを備えることを特徴とする。
本発明の第2の局面は、本発明の第1の局面において、
前記補助容量配線短絡回路は、前記第1補助容量配線および前記第2補助容量配線が延びる方向についての前記液晶パネル基板の一端部近傍に設けられた基板上に形成されていることを特徴とする。
前記補助容量配線短絡回路は、前記第1補助容量配線および前記第2補助容量配線が延びる方向についての前記液晶パネル基板の一端部近傍に設けられた基板上に形成されていることを特徴とする。
本発明の第3の局面は、本発明の第2の局面において、
前記第1補助容量配線および前記第2補助容量配線と平行に延びるように前記液晶パネル基板上に配設された走査信号線と、
前記走査信号線を駆動するための走査信号線駆動回路と
を更に備え、
前記補助容量配線短絡回路は、前記走査信号線駆動回路が形成されている基板と同一の基板上に形成されていることを特徴とする。
前記第1補助容量配線および前記第2補助容量配線と平行に延びるように前記液晶パネル基板上に配設された走査信号線と、
前記走査信号線を駆動するための走査信号線駆動回路と
を更に備え、
前記補助容量配線短絡回路は、前記走査信号線駆動回路が形成されている基板と同一の基板上に形成されていることを特徴とする。
本発明の第4の局面は、本発明の第3の局面において、
前記補助容量配線短絡回路に与えられるべき前記制御信号は、前記走査信号線駆動回路において、前記液晶パネル基板上に配設された各走査信号線を駆動するタイミングに基づいて生成されることを特徴とする。
前記補助容量配線短絡回路に与えられるべき前記制御信号は、前記走査信号線駆動回路において、前記液晶パネル基板上に配設された各走査信号線を駆動するタイミングに基づいて生成されることを特徴とする。
本発明の第5の局面は、本発明の第3の局面において、
前記補助容量配線短絡回路と前記走査信号線駆動回路とは同一の半導体チップ内に設けられていることを特徴とする。
前記補助容量配線短絡回路と前記走査信号線駆動回路とは同一の半導体チップ内に設けられていることを特徴とする。
本発明の第6の局面は、本発明の第1の局面において、
前記補助容量配線短絡回路は、前記液晶パネル基板上にモノリシックに形成されていることを特徴とする。
前記補助容量配線短絡回路は、前記液晶パネル基板上にモノリシックに形成されていることを特徴とする。
本発明の第7の局面は、本発明の第6の局面において、
前記補助容量信号生成回路から前記第1補助容量配線,前記第2補助容量配線にそれぞれ前記第1補助容量信号,前記第2補助容量信号を伝達するための配線であって、前記第1補助容量配線および前記第2補助容量配線が延びる方向とは垂直方向に延びるように前記液晶パネル基板上に配設された配線である補助容量幹配線を更に備え、
前記補助容量配線短絡回路は、前記第1補助容量配線に接続された補助容量幹配線と前記第2補助容量配線に接続された補助容量幹配線との間の領域に形成され、前記第1補助容量配線に接続された補助容量幹配線と前記第2補助容量配線に接続された補助容量幹配線とを互いに短絡させることによって前記第1補助容量配線と前記第2補助容量配線とを互いに短絡させることを特徴とする。
前記補助容量信号生成回路から前記第1補助容量配線,前記第2補助容量配線にそれぞれ前記第1補助容量信号,前記第2補助容量信号を伝達するための配線であって、前記第1補助容量配線および前記第2補助容量配線が延びる方向とは垂直方向に延びるように前記液晶パネル基板上に配設された配線である補助容量幹配線を更に備え、
前記補助容量配線短絡回路は、前記第1補助容量配線に接続された補助容量幹配線と前記第2補助容量配線に接続された補助容量幹配線との間の領域に形成され、前記第1補助容量配線に接続された補助容量幹配線と前記第2補助容量配線に接続された補助容量幹配線とを互いに短絡させることによって前記第1補助容量配線と前記第2補助容量配線とを互いに短絡させることを特徴とする。
本発明の第8の局面は、本発明の第6の局面において、
1対の第1補助容量配線および第2補助容量配線を補助容量配線対と定義したとき、前記補助容量配線短絡回路は、前記液晶パネル基板上に配設されている全ての補助容量配線対について、前記第1補助容量配線と前記第2補助容量配線との間の領域に形成されていることを特徴とする。
1対の第1補助容量配線および第2補助容量配線を補助容量配線対と定義したとき、前記補助容量配線短絡回路は、前記液晶パネル基板上に配設されている全ての補助容量配線対について、前記第1補助容量配線と前記第2補助容量配線との間の領域に形成されていることを特徴とする。
本発明の第9の局面は、本発明の第1の局面において、
前記補助容量信号生成回路から前記第1補助容量配線,前記第2補助容量配線にそれぞれ前記第1補助容量信号,前記第2補助容量信号を伝達するための配線であって、前記第1補助容量配線および前記第2補助容量配線が延びる方向とは垂直方向に延びるように前記液晶パネル基板上に配設された配線である補助容量幹配線を更に備え、
前記補助容量信号生成回路と前記補助容量配線短絡回路とは、前記補助容量幹配線が延びる方向についての前記液晶パネル基板の一端部近傍に設けられた同一の基板上に形成されていることを特徴とする。
前記補助容量信号生成回路から前記第1補助容量配線,前記第2補助容量配線にそれぞれ前記第1補助容量信号,前記第2補助容量信号を伝達するための配線であって、前記第1補助容量配線および前記第2補助容量配線が延びる方向とは垂直方向に延びるように前記液晶パネル基板上に配設された配線である補助容量幹配線を更に備え、
前記補助容量信号生成回路と前記補助容量配線短絡回路とは、前記補助容量幹配線が延びる方向についての前記液晶パネル基板の一端部近傍に設けられた同一の基板上に形成されていることを特徴とする。
本発明の第10の局面は、本発明の第1の局面において、
前記補助容量信号生成回路は、前記第1補助容量配線と前記第2補助容量配線とが互いに短絡している期間中には、前記第1補助容量信号および前記第2補助容量信号の出力を停止することを特徴とする。
前記補助容量信号生成回路は、前記第1補助容量配線と前記第2補助容量配線とが互いに短絡している期間中には、前記第1補助容量信号および前記第2補助容量信号の出力を停止することを特徴とする。
本発明の第1の局面によれば、画素分割方式を採用する液晶表示装置において、一方の副画素部(第1副画素部)に対応して設けられている第1補助容量配線と他方の副画素部(第2副画素部)に対応して設けられている第2補助容量配線とを互いに短絡させるための補助容量配線短絡回路が設けられる。一般に、第1補助容量配線および第2補助容量配線には、互いに位相が180度ずれた状態で高電位と低電位とを所定の周期で繰り返す信号(第1補助容量信号および第2補助容量信号)が与えられる。第1補助容量信号および第2補助容量信号の電位が変化すべきタイミングで補助容量配線短絡回路によって第1補助容量配線-第2補助容量配線間の短絡(チャージシェア)が行われると、両配線間で電荷が共有され、両配線の電位はチャージシェア直前における両配線の電位の中間値に向けて変化する。この電位変化は第1補助容量配線-第2補助容量配線間の電荷の移動によって行われるので、当該電位変化に起因する電力消費は生じない。チャージシェアの終了後、第1補助容量配線および第2補助容量配線の一方は高電位へと変化し、それらの他方は低電位へと変化する。このときの電位変化の大きさは、チャージシェア期間中に第1補助容量配線-第2補助容量配線間で電荷の移動が行われているので、従来の構成における電位変化の大きさよりも小さくなる。従って、第1補助容量信号および第2補助容量信号の電位を所定期間毎に変化させることによる消費電力が従来よりも小さくなる。仮にチャージシェア期間が充分に設けられていれば、チャージシェア期間終了後における第1補助容量配線および第2補助容量配線の電位変化の大きさは従来の構成と比較して2分の1となるので、第1補助容量信号および第2補助容量信号の駆動に要する消費電力は従来の構成と比較して4分の1となる。以上のように、画素分割方式を採用する液晶表示装置において、従来よりも消費電力が低減される。また、消費電力が低減されることにより、装置内の発熱量が小さくなる。その結果、発熱に起因する表示性能の低下や信頼性の低下が抑制される。
本発明の第2の局面によれば、第1補助容量配線および第2補助容量配線とは垂直に延びる方向(上下方向)についての液晶パネル基板の一端側でチャージシェアが行われる構成と比較して、上下方向でのチャージシェアの遅延(例えば、液晶パネル基板の下端側では速やかにチャージシェアが行われるのに対して液晶パネル基板の上端側では緩やかにチャージシェアが行われること)の発生が抑制される。
本発明の第3の局面によれば、走査信号線駆動回路が形成されている基板上に補助容量配線短絡回路を備える構成とすることにより、本発明の第1の局面および本発明の第2の局面と同様の効果が得られる。
本発明の第4の局面によれば、補助容量配線短絡回路に与えるための制御信号は、走査信号線駆動回路において、各走査信号線を駆動するタイミングに基づいて生成される。このため、走査信号線駆動回路に1つの制御信号を与えるだけで、例えば1水平走査期間ずつ順次に遅れたタイミングでレベルが変化する複数の制御信号を生成することが可能となる。これにより、制御信号線の本数を従来よりも少なくすることが可能となる。
本発明の第5の局面によれば、補助容量配線短絡回路を備えることに起因する額縁サイズの増大などが抑制される。
本発明の第6の局面によれば、第1補助容量配線および第2補助容量配線とは垂直に延びる方向(上下方向)についての液晶パネル基板の一端側でチャージシェアが行われる構成と比較して、上下方向でのチャージシェアの遅延(例えば、液晶パネル基板の下端側では速やかにチャージシェアが行われるのに対して液晶パネル基板の上端側では緩やかにチャージシェアが行われること)の発生が抑制される。
本発明の第7の局面によれば、補助容量幹配線間に補助容量配線短絡回路を備える構成とすることにより、本発明の第1の局面および本発明の第6の局面と同様の効果が得られる。
本発明の第8の局面によれば、対となる全ての第1補助容量配線-第2補助容量配線間に補助容量配線短絡回路を備える構成とすることにより、本発明の第1の局面および本発明の第6の局面と同様の効果が得られる。
本発明の第9の局面によれば、第1補助容量信号および第2補助容量信号の生成が行われる基板上でチャージシェアを行うことが可能となる。
本発明の第10の局面によれば、チャージシェアに起因する異常動作の発生が抑制される。
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
<1.第1の実施形態>
<1.1 全体構成>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の機能構成を示すブロック図である。図2に示すように、この液晶表示装置は、表示部10とゲートドライバ(走査信号線駆動回路)20とソースドライバ(映像信号線駆動回路)30とCS電圧生成回路40とチャージシェア回路50と表示制御回路(「液晶コントローラ」などとも呼ばれる。)60とを備えている。
<1.1 全体構成>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の機能構成を示すブロック図である。図2に示すように、この液晶表示装置は、表示部10とゲートドライバ(走査信号線駆動回路)20とソースドライバ(映像信号線駆動回路)30とCS電圧生成回路40とチャージシェア回路50と表示制御回路(「液晶コントローラ」などとも呼ばれる。)60とを備えている。
表示部10には、ソースドライバ30から延びる複数本(m本)のソースバスライン(映像信号線)と、ゲートドライバ20から延びる複数本(n本)のゲートバスライン(走査信号線)と、複数本(2n本)のCSバスライン(補助容量配線)と、複数個(n×m個)の画素形成部11とが設けられている。図3は、本実施形態における画素回路の構成を示す回路図である。画素分割方式を採用する従来の液晶表示装置と同様、1つの画素を形成する画素形成部11は、2個の副画素部(第1副画素部PIX1および第2副画素部PIX2)によって構成されている。双方の副画素部(PIX1,PIX2)は、ゲートバスラインGLにゲート電極が接続されるとともにソースバスラインSLにソース電極が接続された薄膜トランジスタ(T1,T2)と、その薄膜トランジスタ(T1,T2)のドレイン電極に接続された画素電極(E1,E2)と、対向電極としての共通電極ECと画素電極(E1,E2)とによって形成される液晶容量(Clc1,Clc2)と、画素電極(E1,E2)とCSバスライン(CSL1,CSL2)とによって形成される補助容量(Ccs1,Ccs2)とを備えている。共通電極ECには、一定の電位Vcomが与えられている。
ここで、CSバスラインの駆動に関する構成要素に着目する。図4に示すように、液晶パネル100内の表示部10には、複数本(2n本)のCSバスラインからなるCSバスライン群12が配設されている。各CSバスラインは、ゲートバスラインと平行に延びるように配設されている。また、表示部10外の領域には、CSバスラインにCS信号を供給するための構成要素として、複数本のCS幹線(補助容量幹配線)からなるCS幹線群13が配設されている。各CS幹線は、ソースバスラインと平行に延びるように配設されている。CS幹線群13には、例えば図4に示すような4つの接続点(ContP1~ContP4)を介して、CS電圧生成回路40からCS信号が供給される。CS幹線群13と表示部10内のCSバスライン群12との接続関係は、例えば図5に示すようなものとなっている。図5に示す例では、CS幹線群13は12本のCS幹線によって構成されている。表示部10内で連続して配設されている12本のCSバスラインCSL1~CSL12に着目すると、それらは互いに異なるCS幹線に接続されている。このような接続関係が、12本のCSバスライン毎に繰り返されている。ところで、CSバスラインCSL1に供給されるCS信号CS1とCSバスラインCSL2に供給されるCS信号CS2とは互いに位相が180度ずれている。同様に、CSバスラインCSL3~CSL12についても、2本のCSバスラインを1組として各組に供給される2つのCS信号の位相は互いに180度ずれている。以下においては、それら12本のCSバスラインCSL1~CSL12のうちのCSバスラインCSL1,CSL2のみに着目して説明する。
次に、図2に示す構成要素の動作について説明する。表示制御回路60は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、ソースドライバ30の動作を制御するためのソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSと、ゲートドライバ20の動作を制御するためのゲートスタートパルス信号GSPおよびゲートクロック信号GCKと、CS電圧生成回路40の動作を制御するためのCS制御信号SCSと、チャージシェア回路50の動作を制御するための短絡制御信号CLTとを出力する。
ソースドライバ30は、表示制御回路60から出力されるデジタル映像信号DV,ソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSを受け取り、各ソースバスラインに駆動用映像信号を印加する。ゲートドライバ20は、表示制御回路60から出力されるゲートスタートパルス信号GSPおよびゲートクロック信号GCKを受け取り、各ゲートバスラインに走査信号を印加する。CS電圧生成回路40は、表示制御回路60から出力されるCS制御信号SCSに基づいて、所定期間毎に電位が変化するCS信号を生成する。CS電圧生成回路40で生成されたCS信号は、CS幹線群13を介して表示部10内のCSバスラインCSL1~CSL12に供給される。チャージシェア回路50は、短絡制御信号CTLに基づいて、互いに位相が180度ずれたCS信号が供給される2本のCSバスラインを短絡させる。
以上のようにして、各ソースバスラインに駆動用映像信号が印加され、各ゲートバスラインに走査信号が印加され、各CSバスラインにCS信号が印加されることにより、外部から送られた画像信号DATに基づく画像が表示部10に表示される。
なお、本実施形態においては、画素電極E1によって第1画素電極が実現され、画素電極E2によって第2画素電極が実現され、補助容量Ccs1によって第1補助容量が実現され、補助容量Ccs2によって第2補助容量が実現されている。また、CSバスラインCSL1によって第1補助容量配線が実現され、CSバスラインCSL2によって第2補助容量配線が実現され、CS信号CS1によって第1補助容量信号が実現され、CS信号CS2によって第2補助容量信号が実現されている。また、CS電圧生成回路40によって補助容量信号生成回路が実現され、チャージシェア回路50によって補助容量配線短絡回路が実現されている。また、互いに位相が180度ずれたCS信号が供給される2本のCSバスラインによって補助容量配線対が実現されている。
<1.2 要部の構成>
図1は、本実施形態に係る液晶表示装置の要部の概略構成図である。CSバスラインCSL1,CSL2にはそれぞれCS信号CS1,CS2がCS電圧生成回路40から供給される。各CS信号は、共通電極の電位Vcomよりも所定の大きさだけ高レベルの電位(以下、「最大電位」ともいう。)と共通電極の電位Vcomよりも所定の大きさだけ低レベルの電位(以下、「最小電位」ともいう。)とを所定期間毎に交互に繰り返す。CS信号CS1とCS信号CS2とは、互いに位相が180度ずれている。従って、CSバスラインCSL1に最大電位が与えられている時にはCSバスラインCSL2には最小電位が与えられており、CSバスラインCSL1に最小電位が与えられている時にはCSバスラインCSL2には最大電位が与えられている。
図1は、本実施形態に係る液晶表示装置の要部の概略構成図である。CSバスラインCSL1,CSL2にはそれぞれCS信号CS1,CS2がCS電圧生成回路40から供給される。各CS信号は、共通電極の電位Vcomよりも所定の大きさだけ高レベルの電位(以下、「最大電位」ともいう。)と共通電極の電位Vcomよりも所定の大きさだけ低レベルの電位(以下、「最小電位」ともいう。)とを所定期間毎に交互に繰り返す。CS信号CS1とCS信号CS2とは、互いに位相が180度ずれている。従って、CSバスラインCSL1に最大電位が与えられている時にはCSバスラインCSL2には最小電位が与えられており、CSバスラインCSL1に最小電位が与えられている時にはCSバスラインCSL2には最大電位が与えられている。
以上のように構成されたCSバスラインCSL1とCSバスラインCSL2とを短絡させることができるように、この液晶表示装置にはチャージシェア回路50が設けられている。チャージシェア回路50には、表示制御回路60から短絡制御信号CTLが与えられている。本実施形態においては、チャージシェア回路50は、短絡制御信号CTLがハイレベルになっている時に、CSバスラインCSL1とCSバスラインCSL2とを短絡させる。
ところで、CSバスラインCSL1-CSバスラインCSL2間が短絡すると、短絡前におけるCSバスラインCSL1の電荷とCSバスラインCSL2の電荷との合計の電荷が、CSバスラインCSL1とCSバスラインCSL2とで共有されることになる。それ故、本説明では、CSバスラインCSL1とCSバスラインCSL2とを短絡させることを「チャージシェア」と呼び、チャージシェアを行うための回路のことを「チャージシェア回路」と呼んでいる。
図6は、本実施形態におけるチャージシェア回路50の構成を示す回路図である。本実施形態においては、導通端子の一方がCSバスラインCSL1に接続され、導通端子の他方がCSバスラインCSL2に接続されたNMOSトランジスタSWが設けられることによって、チャージシェア回路50が実現されている。NMOSトランジスタSWの制御端子には、短絡制御信号CTLが与えられる。このような構成により、NMOSトランジスタSWはスイッチとして機能する。なお、PMOSトランジスタを用いてチャージシェア回路50が実現されていても良いし、NMOSおよびPMOSの双方を用いるCMOS構成でチャージシェア回路50が実現されていても良い(後述する変形例においても同様である)。
図6に示す構成において、短絡制御信号CTLがローレベルであれば、NMOSトランジスタSWはオフ状態となる。従って、CSバスラインCSL1とCSバスラインCSL2とは電気的に切り離された状態となる。一方、短絡制御信号CTLがハイレベルであれば、NMOSトランジスタSWはオン状態となる。従って、CSバスラインCSL1とCSバスラインCSL2とは電気的に接続された状態となり、CSバスラインCSL1とCSバスラインCSL2とで電荷が共有される。
<1.3 チャージシェア回路の配置>
次に、図4を参照しつつ、本実施形態におけるチャージシェア回路50の配置について説明する。本実施形態においては、CS電圧生成回路40が設けられている基板70上に、チャージシェア回路50も設けられている。詳しくは、図4に示すように、液晶パネル100を構成する基板の端部(エッジ部)のうちCS幹線群13が延びる方向についての一端側の近傍に設けられた基板70上に、CS電圧生成回路40とチャージシェア回路50とが設けられている。このような構成により、本実施形態においては、CS電圧生成回路40が設けられている基板70上でチャージシェアが行われる。なお、基板70は、例えばFPC(フレキシブル回路基板)である。
次に、図4を参照しつつ、本実施形態におけるチャージシェア回路50の配置について説明する。本実施形態においては、CS電圧生成回路40が設けられている基板70上に、チャージシェア回路50も設けられている。詳しくは、図4に示すように、液晶パネル100を構成する基板の端部(エッジ部)のうちCS幹線群13が延びる方向についての一端側の近傍に設けられた基板70上に、CS電圧生成回路40とチャージシェア回路50とが設けられている。このような構成により、本実施形態においては、CS電圧生成回路40が設けられている基板70上でチャージシェアが行われる。なお、基板70は、例えばFPC(フレキシブル回路基板)である。
<1.4 駆動方法>
図7は、CSバスラインの駆動方法について説明するための信号波形図である。CS電圧生成回路40からは、最大電位と最小電位とを所定期間毎(ここでは6水平走査期間毎)に交互に繰り返すCS信号が出力される。表示制御回路60からは、図7に示すように所定期間毎(ここでは6水平走査期間毎)に比較的短い期間だけハイレベルとなる短絡制御信号CTLが出力される。ここで、時点t0から時点t3までの期間に着目する。時点t0から時点t1までの期間には、短絡制御信号CTLはローレベルで維持されており、CS信号CS1の電位は最小電位となっていて、CS信号CS2の電位は最大電位となっている。時点t1になると、短絡制御信号CTLがローレベルからハイレベルへと変化する。短絡制御信号CTLがハイレベルにされた状態は、時点t2まで維持される。これにより、時点t1から時点t2までの期間(以下、「チャージシェア期間」という。)には、CSバスラインCSL1とCSバスラインCSL2とが電気的に接続された状態となる。これにより、チャージシェア期間中、CSバスラインCSL1上のCS信号CS1の電位およびCSバスラインCSL2上のCS信号CS2の電位は、時点t1直前の両者の電位の中間値に向けて変化する。仮に、チャージシェア期間が充分に設けられていれば、CS信号CS1の電位およびCS信号CS2の電位は、最大電位と最小電位の中間の電位すなわち共通電極電位Vcomに等しくなる。なお、チャージシェアに起因する異常動作の発生を防止するために、チャージシェア期間中にはCS電圧生成回路40からのCS信号の出力を停止させることが好ましい。
図7は、CSバスラインの駆動方法について説明するための信号波形図である。CS電圧生成回路40からは、最大電位と最小電位とを所定期間毎(ここでは6水平走査期間毎)に交互に繰り返すCS信号が出力される。表示制御回路60からは、図7に示すように所定期間毎(ここでは6水平走査期間毎)に比較的短い期間だけハイレベルとなる短絡制御信号CTLが出力される。ここで、時点t0から時点t3までの期間に着目する。時点t0から時点t1までの期間には、短絡制御信号CTLはローレベルで維持されており、CS信号CS1の電位は最小電位となっていて、CS信号CS2の電位は最大電位となっている。時点t1になると、短絡制御信号CTLがローレベルからハイレベルへと変化する。短絡制御信号CTLがハイレベルにされた状態は、時点t2まで維持される。これにより、時点t1から時点t2までの期間(以下、「チャージシェア期間」という。)には、CSバスラインCSL1とCSバスラインCSL2とが電気的に接続された状態となる。これにより、チャージシェア期間中、CSバスラインCSL1上のCS信号CS1の電位およびCSバスラインCSL2上のCS信号CS2の電位は、時点t1直前の両者の電位の中間値に向けて変化する。仮に、チャージシェア期間が充分に設けられていれば、CS信号CS1の電位およびCS信号CS2の電位は、最大電位と最小電位の中間の電位すなわち共通電極電位Vcomに等しくなる。なお、チャージシェアに起因する異常動作の発生を防止するために、チャージシェア期間中にはCS電圧生成回路40からのCS信号の出力を停止させることが好ましい。
時点t2になると、短絡制御信号CTLはハイレベルからローレベルへと変化する。これにより、CSバスラインCSL1とCSバスラインCSL2とは電気的に切り離された状態となる。その結果、CS信号CS1の電位は最大電位へと変化し、CS信号CS2の電位は最小電位へと変化する。その後、時点t3になると、再び短絡制御信号CTLがローレベルからハイレベルへと変化し、チャージシェアが行われる。以上のような動作が、液晶表示装置の動作中、繰り返される。
<1.5 効果>
本実施形態によれば、画素分割方式を採用する液晶表示装置において、互いに位相が180度ずれたCS信号が供給される2本のCSバスラインは、CS信号の電位の変化(最大電位から最小電位への変化、または、最小電位から最大電位への変化)が行われるべきタイミングで短絡する。これにより、2本のCSバスライン間で電荷が共有され、2本のCSバスライン上のCS信号の電位は短絡直前における両者の電位の中間値に向けて変化する。CS信号のこの電位変化は2本のCSバスライン間の電荷の移動によって行われるので、当該電位変化に起因する電力消費は生じない。チャージシェア期間の終了後、各CS信号の電位は最大電位もしくは最小電位へと変化する。このときの電位変化の大きさは、チャージシェア期間中に2本のCSバスライン間で電荷の移動が行われているので、従来の構成における電位変化(最大電位から最小電位への変化、または、最小電位から最大電位への変化)の大きさよりも小さくなる。従って、CS信号の電位を所定期間毎に変化させることによる消費電力は従来よりも小さくなる。
本実施形態によれば、画素分割方式を採用する液晶表示装置において、互いに位相が180度ずれたCS信号が供給される2本のCSバスラインは、CS信号の電位の変化(最大電位から最小電位への変化、または、最小電位から最大電位への変化)が行われるべきタイミングで短絡する。これにより、2本のCSバスライン間で電荷が共有され、2本のCSバスライン上のCS信号の電位は短絡直前における両者の電位の中間値に向けて変化する。CS信号のこの電位変化は2本のCSバスライン間の電荷の移動によって行われるので、当該電位変化に起因する電力消費は生じない。チャージシェア期間の終了後、各CS信号の電位は最大電位もしくは最小電位へと変化する。このときの電位変化の大きさは、チャージシェア期間中に2本のCSバスライン間で電荷の移動が行われているので、従来の構成における電位変化(最大電位から最小電位への変化、または、最小電位から最大電位への変化)の大きさよりも小さくなる。従って、CS信号の電位を所定期間毎に変化させることによる消費電力は従来よりも小さくなる。
仮に充分なチャージシェア期間が設けられていれば、チャージシェアによって、2本のCSバスライン上のCS信号の電位はCS信号についての最大電位と最小電位との中間電位となる。そして、チャージシェア期間の終了後、各CS信号については、中間電位から最大電位への変化もしくは中間電位から最小電位への変化が行われる。このときの電位変化の大きさは、従来の構成における電位変化の大きさの2分の1となる。従って、CS信号の電位を所定期間毎に変化させることによる消費電力P2は、次式(2)に示すとおりとなる。
P2=C×(Vpp/2)2×f ・・・(2)
ここで、CはCSバスラインの容量値であり、VppはCS信号の電圧振幅であり、fはCS信号の周波数である。
P2=C×(Vpp/2)2×f ・・・(2)
ここで、CはCSバスラインの容量値であり、VppはCS信号の電圧振幅であり、fはCS信号の周波数である。
上式(1)および上式(2)より、P2はP1の4分の1であることが把握される。すなわち、本実施形態においてチャージシェア期間が充分に設けられていれば、CS信号の駆動に要する消費電力は、従来の構成と比較して4分の1となる。なお、チャージシェア期間が充分には設けられていない場合であっても、チャージシェア期間中には電力消費を生ずることなくCS信号の電位が中間電位に向けて変化するので、CS信号の駆動に要する消費電力は従来よりも小さくなる。
以上のように、本実施形態によれば、画素分割方式を採用する液晶表示装置において、従来よりも消費電力が低減される。また、消費電力が低減されることにより、装置内の発熱量が小さくなる。その結果、発熱に起因する表示性能の低下や信頼性の低下が抑制される。
<1.6 変形例>
上記第1の実施形態においてはチャージシェア回路50は図6に示すように構成されていたが、本発明はこれに限定されない。チャージシェア回路50は、例えば図8に示すように構成されていても良い。本変形例においては、導通端子の一方がCS電圧生成回路40に接続され、導通端子の他方がアクティブエリア内のCSバスラインCSL1,CSL2に接続された第1のNMOSトランジスタSWaが設けられ、CS電圧生成回路40から出力されるCS信号CS1,CS2は第1のNMOSトランジスタSWaを介してアクティブエリア内のCSバスラインCSL1,CSL2に供給される。また、互いに位相が180度ずれたCS信号CS1,CS2が供給される2本のCSバスラインCSL1,CSL2は、第2のNMOSトランジスタSWbを介して接続されている。第2のNMOSトランジスタSWbの制御端子には、短絡制御信号CTLが与えられ、第1のNMOSトランジスタSWaの制御端子には、インバータ51の出力信号すなわち短絡制御信号CTLの論理反転信号が与えられる。
上記第1の実施形態においてはチャージシェア回路50は図6に示すように構成されていたが、本発明はこれに限定されない。チャージシェア回路50は、例えば図8に示すように構成されていても良い。本変形例においては、導通端子の一方がCS電圧生成回路40に接続され、導通端子の他方がアクティブエリア内のCSバスラインCSL1,CSL2に接続された第1のNMOSトランジスタSWaが設けられ、CS電圧生成回路40から出力されるCS信号CS1,CS2は第1のNMOSトランジスタSWaを介してアクティブエリア内のCSバスラインCSL1,CSL2に供給される。また、互いに位相が180度ずれたCS信号CS1,CS2が供給される2本のCSバスラインCSL1,CSL2は、第2のNMOSトランジスタSWbを介して接続されている。第2のNMOSトランジスタSWbの制御端子には、短絡制御信号CTLが与えられ、第1のNMOSトランジスタSWaの制御端子には、インバータ51の出力信号すなわち短絡制御信号CTLの論理反転信号が与えられる。
以上の構成により、短絡制御信号CTLがローレベルの時には、第1のNMOSトランジスタSWaはオン状態となり、第2のNMOSトランジスタSWbはオフ状態となる。従って、CS電圧生成回路40から出力されるCS信号CS1,CS2の電位がアクティブエリア内のCSバスラインCSL1,CSL2に与えられる。一方、短絡制御信号CTLがハイレベルの時には、第1のNMOSトランジスタSWaはオフ状態となり、第2のNMOSトランジスタSWbはオン状態となる。従って、CSバスラインCSL1とCSバスラインCSL2との間でチャージシェアが行われる。
本変形例によれば、チャージシェア期間中、チャージシェア回路50とアクティブエリア内のCSバスラインとは電気的に切り離される。このため、チャージシェア期間中にCS電圧生成回路40からのCS信号の出力を停止させなくても、アクティブエリア内の各組の2本のCSバスライン間で正常にチャージシェアが行われる。
<2.第2の実施形態>
<2.1 チャージシェア回路の配置>
図9は、本発明の第2の実施形態におけるチャージシェア回路50の配置について説明するための図である。なお、全体構成,要部の構成,および駆動方法については、上記第1の実施形態と同様であるので説明を省略する(図1~図3,図5~図7を参照)。
<2.1 チャージシェア回路の配置>
図9は、本発明の第2の実施形態におけるチャージシェア回路50の配置について説明するための図である。なお、全体構成,要部の構成,および駆動方法については、上記第1の実施形態と同様であるので説明を省略する(図1~図3,図5~図7を参照)。
本実施形態においては、チャージシェア回路50は、液晶パネル100を構成する基板上にTFT(薄膜トランジスタ)を用いてモノリシックに形成されている。詳しくは、液晶パネル100を構成する基板上の領域のうちCS幹線群13が配設されている領域の近傍にチャージシェア回路50が設けられている。さらに詳しくは、図10に示すように、互いに位相が180度ずれたCS信号を伝達するための2本のCS幹線間を短絡させることができるように、チャージシェア回路50が設けられている。チャージシェア回路50に与えるための短絡制御信号CTLについては、例えばCS幹線群13と平行に延びるように配設された制御信号線を介して、液晶パネル100の外部の基板に設けられた表示制御回路60から供給される。なお、図9では、液晶パネル100の一端側のみにチャージシェア回路50が設けられた構成を例示しているが、液晶パネル100の一端側および他端側の双方にチャージシェア回路50が設けられていても良い。このようにすることで信号の遅延が低減される。
<2.2 効果>
本実施形態によれば、上記第1の実施形態と同様、画素分割方式を採用する液晶表示装置において、従来よりも消費電力が低減される。また、消費電力が低減されることにより、装置内の発熱量が小さくなり、発熱に起因する表示性能の低下や信頼性の低下が抑制される。
本実施形態によれば、上記第1の実施形態と同様、画素分割方式を採用する液晶表示装置において、従来よりも消費電力が低減される。また、消費電力が低減されることにより、装置内の発熱量が小さくなり、発熱に起因する表示性能の低下や信頼性の低下が抑制される。
また、本実施形態によれば、液晶パネル100内にモノリシックに形成されたチャージシェア回路50によってCS幹線間の短絡(チャージシェア)が行われるので、CS幹線群13が延びる方向についての液晶パネル100の一端側でチャージシェアが行われる構成(第1の実施形態の構成)と比較して、上下方向(図9での上下方向)でのチャージシェアの遅延(例えば、液晶パネル100の下端側では速やかにチャージシェアが行われるのに対して液晶パネル100の上端側では緩やかにチャージシェアが行われること)の発生が抑制される。なお、理想的には1組のCS幹線(すなわち2本のCS幹線)につき1つのチャージシェア回路50が設けられていれば足りる。しかしながら、パネルサイズやパネル解像度によっては、1組のCS幹線につき、より多くの数のチャージシェア回路50が設けられるほど、チャージシェアの遅延の発生が効果的に抑制される。
<2.3 変形例>
図11は、上記第2の実施形態の変形例におけるチャージシェア回路50の詳細な配置について説明するための図である。本変形例においては、上記第2の実施形態と同様、チャージシェア回路50は、液晶パネル100を構成する基板上にTFT(薄膜トランジスタ)を用いてモノリシックに形成されている。但し、本変形例においては、上記第2の実施形態とは異なり、アクティブエリアから延びる全てのCSバスラインについての1組のCSバスライン(すなわち2本のCSバスライン)毎に1つのチャージシェア回路50が設けられている。チャージシェア回路50に与えるための短絡制御信号CTLについては、例えば表示部10内のCSバスラインとは垂直方向に延びるように配設された制御信号線を介して、液晶パネル100の外部の基板に設けられた表示制御回路60から供給される。
図11は、上記第2の実施形態の変形例におけるチャージシェア回路50の詳細な配置について説明するための図である。本変形例においては、上記第2の実施形態と同様、チャージシェア回路50は、液晶パネル100を構成する基板上にTFT(薄膜トランジスタ)を用いてモノリシックに形成されている。但し、本変形例においては、上記第2の実施形態とは異なり、アクティブエリアから延びる全てのCSバスラインについての1組のCSバスライン(すなわち2本のCSバスライン)毎に1つのチャージシェア回路50が設けられている。チャージシェア回路50に与えるための短絡制御信号CTLについては、例えば表示部10内のCSバスラインとは垂直方向に延びるように配設された制御信号線を介して、液晶パネル100の外部の基板に設けられた表示制御回路60から供給される。
ところで、本変形例に係る構成は、典型的には、液晶パネル100内にCS幹線が形成されていない場合に採用される。例えば、図12に示すように、液晶パネル100内にCS電圧生成回路40が形成されている液晶表示装置がある。このような液晶表示装置については、CS幹線は設けられていない。このため、上記第2の実施形態の構成(図10に示す構成)を採用することができないので、本変形例に係る構成が採用される。
<3.第3の実施形態>
<3.1 チャージシェア回路の配置>
図13は、本発明の第3の実施形態におけるチャージシェア回路50の配置について説明するための図である。なお、全体構成,要部の構成,および駆動方法については、上記第1の実施形態と同様であるので説明を省略する(図1~図3,図5~図7を参照)。
<3.1 チャージシェア回路の配置>
図13は、本発明の第3の実施形態におけるチャージシェア回路50の配置について説明するための図である。なお、全体構成,要部の構成,および駆動方法については、上記第1の実施形態と同様であるので説明を省略する(図1~図3,図5~図7を参照)。
本実施形態においては、液晶パネル100の外部に設けられた基板71上にチャージシェア回路50が形成されている。詳しくは、図13に示すように、液晶パネル100を構成する基板の端部(エッジ部)のうちCSバスライン群12が延びる方向についての一端側の端部に接続された基板71上に、チャージシェア回路50を含むICチップ(不図示)が実装されている。なお、基板71は、例えばFPC(フレキシブル回路基板)である。また、図13では、液晶パネル100の一端側の基板上のみにチャージシェア回路50が設けられた構成を例示しているが、液晶パネル100の一端側および他端側の双方の基板上にチャージシェア回路50が設けられていても良い。このようにすることで信号の遅延が低減される。
ここで、図14を参照しつつ、CSバスラインとCS幹線とチャージシェア回路50との接続関係について説明する。CSバスラインとCS幹線とは、上記第1の実施形態と同様に接続されている。本実施形態においては、チャージシェア回路50は、CS幹線群13が延びる方向についての液晶パネル100の一端側に設けられているのではなく、CSバスライン群12が延びる方向についての液晶パネル100の一端側に設けられている。このため、アクティブエリアからCS幹線群13が配設された領域へと延びる各CSバスラインは、チャージシェア回路50を含むICチップが実装された基板71上へ更に延びるように配設されている。このような構成において、互いに位相が180度ずれたCS信号が供給される2本のCSバスラインは、基板71内においてチャージシェア回路50によって短絡させられる。
<3.2 効果>
本実施形態によれば、上記第1の実施形態と同様、画素分割方式を採用する液晶表示装置において、従来よりも消費電力が低減される。また、消費電力が低減されることにより、装置内の発熱量が小さくなり、発熱に起因する表示性能の低下や信頼性の低下が抑制される。さらに、CSバスライン群12が延びる方向についての液晶パネル100の一端側でチャージシェアが行われるので、上記第2の実施形態と同様、液晶パネル100の上下方向(図13での上下方向)でのチャージシェアの遅延の発生が抑制される。
本実施形態によれば、上記第1の実施形態と同様、画素分割方式を採用する液晶表示装置において、従来よりも消費電力が低減される。また、消費電力が低減されることにより、装置内の発熱量が小さくなり、発熱に起因する表示性能の低下や信頼性の低下が抑制される。さらに、CSバスライン群12が延びる方向についての液晶パネル100の一端側でチャージシェアが行われるので、上記第2の実施形態と同様、液晶パネル100の上下方向(図13での上下方向)でのチャージシェアの遅延の発生が抑制される。
<3.3 変形例など>
上記第3の実施形態の説明では、チャージシェア回路50を含むICチップとゲートドライバ用ICチップ(ゲートドライバ20の機能を有するICチップ)との関係については特に言及していないが、チャージシェア回路50を含むICチップとゲートドライバ用ICチップとが同一の基板上に設けられていても良い。更には、チャージシェア回路50がゲートドライバ用ICチップ内に含まれる構成にしても良い。この構成を採用した場合において、ゲートドライバ用ICチップ20iとソースドライバ用ICチップ30i(ソースドライバ30の機能を有するICチップ)とが図15に示すように1つの基板72上に実装されていれば、当該基板72上に配設された制御信号線を介して、表示制御回路60からチャージシェア回路50に短絡制御信号CTLが供給される。一方、ゲートドライバ用ICチップ20iとソースドライバ用ICチップ30iとが図16に示すように異なる基板73,74上に実装されていれば、ソースドライバ用ICチップ30iが実装された基板74上および液晶パネル100を構成する基板上に配設された制御信号線を介して、表示制御回路60からチャージシェア回路50に短絡制御信号CTLが供給される。
上記第3の実施形態の説明では、チャージシェア回路50を含むICチップとゲートドライバ用ICチップ(ゲートドライバ20の機能を有するICチップ)との関係については特に言及していないが、チャージシェア回路50を含むICチップとゲートドライバ用ICチップとが同一の基板上に設けられていても良い。更には、チャージシェア回路50がゲートドライバ用ICチップ内に含まれる構成にしても良い。この構成を採用した場合において、ゲートドライバ用ICチップ20iとソースドライバ用ICチップ30i(ソースドライバ30の機能を有するICチップ)とが図15に示すように1つの基板72上に実装されていれば、当該基板72上に配設された制御信号線を介して、表示制御回路60からチャージシェア回路50に短絡制御信号CTLが供給される。一方、ゲートドライバ用ICチップ20iとソースドライバ用ICチップ30iとが図16に示すように異なる基板73,74上に実装されていれば、ソースドライバ用ICチップ30iが実装された基板74上および液晶パネル100を構成する基板上に配設された制御信号線を介して、表示制御回路60からチャージシェア回路50に短絡制御信号CTLが供給される。
ところで、チャージシェア回路50に供給されるべき短絡制御信号をゲートドライバ20内で生成する構成(典型的には、本変形例のように、チャージシェア回路50がゲートドライバ用ICチップ20i内に含まれる構成)とすることにより、制御信号線の数が削減されるという効果が得られる。これについて、図17および図18を参照しつつ説明する。なお、図17および図18では、表示制御回路60からゲートドライバ20に送られる制御信号に符号SCTLを付している。また、図17に示す構成において、CSバスラインCSL1とCSバスラインCSL2が同じ組,CSバスラインCSL3とCSバスラインCSL4が同じ組,CSバスラインCSL5とCSバスラインCSL6が同じ組となっており、それら各組用の短絡制御信号にそれぞれ符号CTL(1,2),CTL(3,4),CTL(5,6)を付している。
図17に示す構成においては、CS信号CS3,CS4の極性(共通電極電位Vcomを基準としたときの極性)が反転するタイミングは、典型的には、CS信号CS1,CS2の極性が反転するタイミングよりも1水平走査期間遅れるべきである。また、CS信号CS5,CS6の極性が反転するタイミングは、典型的には、CS信号CS1,CS2の極性が反転するタイミングよりも2水平走査期間遅れるべきである。このように、任意の2組のCSバスラインに供給されるCS信号の極性反転のタイミングは互いに1水平走査期間の整数倍に相当する期間ずれているべきである。従って、任意の2つの短絡制御信号に着目すると、それらがローレベルからハイレベルに変化するタイミングは1水平走査期間の整数倍に相当する期間ずれているべきである。ところで、ゲートドライバ20は1水平走査期間毎に選択的にゲートバスラインを駆動する。すなわち、ゲートドライバ20は、各ゲートバスラインを駆動するタイミングに基づいて、1水平走査期間毎にレベルが変化する信号を生成することができる。それ故、図17に示すようにゲートドライバ20に1つの制御信号SCTLを与えるだけで、図18に示すように1水平走査期間ずつ順次に遅れたタイミングでローレベルからハイレベルに変化する複数の短絡制御信号を生成することができる。以上より、複数のCS信号の制御のために必要な制御信号線の本数を従来よりも少なくすることが可能となる。
また、上記第3の実施形態においては液晶パネル100の外部に設けられた基板71上にチャージシェア回路50が形成されていることを前提としているが、本発明はこれに限定されない。液晶パネル100を構成するガラス基板上に直接的にICチップを搭載するCOG(Chip On Glass)方式が採用されている場合にも本発明を適用することができる。この場合、例えば、ガラス基板上に搭載されるゲートドライバ用ICチップ内にチャージシェア回路50が含まれるようにすれば良い。また、当該ゲートドライバ用ICチップ内にCS電圧生成回路40が含まれるようにすることもできる。
10…表示部
11…画素形成部
12…CSバスライン群
13…CS幹線群
20…ゲートドライバ
20i…ゲートドライバ用ICチップ
30…ソースドライバ
30i…ソースドライバ用ICチップ
40…CS電圧生成回路
50…チャージシェア回路
60…表示制御回路
71~74…基板(FPCなど)
100…液晶パネル
CS,CS1~CS12…CS信号
CSL,CSL1~CSL12…CSバスライン
CTL…短絡制御信号
Vcom…共通電極電位
11…画素形成部
12…CSバスライン群
13…CS幹線群
20…ゲートドライバ
20i…ゲートドライバ用ICチップ
30…ソースドライバ
30i…ソースドライバ用ICチップ
40…CS電圧生成回路
50…チャージシェア回路
60…表示制御回路
71~74…基板(FPCなど)
100…液晶パネル
CS,CS1~CS12…CS信号
CSL,CSL1~CSL12…CSバスライン
CTL…短絡制御信号
Vcom…共通電極電位
Claims (10)
- 1つの画素を形成する画素形成部が第1画素電極を含む第1副画素部および第2画素電極を含む第2副画素部からなり、画像を表示するための表示部を含む液晶パネル基板と、前記第1画素電極との間に第1補助容量が形成されるように前記液晶パネル基板上に配設された第1補助容量配線と、前記第2画素電極との間に第2補助容量が形成されるように前記液晶パネル基板上に配設された第2補助容量配線とを備える液晶表示装置であって、
前記第1補助容量配線に与えるための第1補助容量信号と前記第2補助容量配線に与えるための第2補助容量信号とを生成する補助容量信号生成回路と、
制御信号に基づいて前記第1補助容量配線と前記第2補助容量配線とを互いに短絡させる補助容量配線短絡回路とを備えることを特徴とする、液晶表示装置。 - 前記補助容量配線短絡回路は、前記第1補助容量配線および前記第2補助容量配線が延びる方向についての前記液晶パネル基板の一端部近傍に設けられた基板上に形成されていることを特徴とする、請求項1に記載の液晶表示装置。
- 前記第1補助容量配線および前記第2補助容量配線と平行に延びるように前記液晶パネル基板上に配設された走査信号線と、
前記走査信号線を駆動するための走査信号線駆動回路と
を更に備え、
前記補助容量配線短絡回路は、前記走査信号線駆動回路が形成されている基板と同一の基板上に形成されていることを特徴とする、請求項2に記載の液晶表示装置。 - 前記補助容量配線短絡回路に与えられるべき前記制御信号は、前記走査信号線駆動回路において、前記液晶パネル基板上に配設された各走査信号線を駆動するタイミングに基づいて生成されることを特徴とする、請求項3に記載の液晶表示装置。
- 前記補助容量配線短絡回路と前記走査信号線駆動回路とは同一の半導体チップ内に設けられていることを特徴とする、請求項3に記載の液晶表示装置。
- 前記補助容量配線短絡回路は、前記液晶パネル基板上にモノリシックに形成されていることを特徴とする、請求項1に記載の液晶表示装置。
- 前記補助容量信号生成回路から前記第1補助容量配線,前記第2補助容量配線にそれぞれ前記第1補助容量信号,前記第2補助容量信号を伝達するための配線であって、前記第1補助容量配線および前記第2補助容量配線が延びる方向とは垂直方向に延びるように前記液晶パネル基板上に配設された配線である補助容量幹配線を更に備え、
前記補助容量配線短絡回路は、前記第1補助容量配線に接続された補助容量幹配線と前記第2補助容量配線に接続された補助容量幹配線との間の領域に形成され、前記第1補助容量配線に接続された補助容量幹配線と前記第2補助容量配線に接続された補助容量幹配線とを互いに短絡させることによって前記第1補助容量配線と前記第2補助容量配線とを互いに短絡させることを特徴とする、請求項6に記載の液晶表示装置。 - 1対の第1補助容量配線および第2補助容量配線を補助容量配線対と定義したとき、前記補助容量配線短絡回路は、前記液晶パネル基板上に配設されている全ての補助容量配線対について、前記第1補助容量配線と前記第2補助容量配線との間の領域に形成されていることを特徴とする、請求項6に記載の液晶表示装置。
- 前記補助容量信号生成回路から前記第1補助容量配線,前記第2補助容量配線にそれぞれ前記第1補助容量信号,前記第2補助容量信号を伝達するための配線であって、前記第1補助容量配線および前記第2補助容量配線が延びる方向とは垂直方向に延びるように前記液晶パネル基板上に配設された配線である補助容量幹配線を更に備え、
前記補助容量信号生成回路と前記補助容量配線短絡回路とは、前記補助容量幹配線が延びる方向についての前記液晶パネル基板の一端部近傍に設けられた同一の基板上に形成されていることを特徴とする、請求項1に記載の液晶表示装置。 - 前記補助容量信号生成回路は、前記第1補助容量配線と前記第2補助容量配線とが互いに短絡している期間中には、前記第1補助容量信号および前記第2補助容量信号の出力を停止することを特徴とする、請求項1に記載の液晶表示装置。
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