JP5134861B2 - 液晶表示装置 - Google Patents

Description

本発明は表示装置及びその駆動装置に関する。

一般的な液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）は、画素電極及び共通電極が具備された二つの表示板と、その間に入っている誘電率異方性（ｄｉｅｌｅｃｔｒｉｃ ａｎｉｓｏｔｒｏｐｙ）を有する液晶層とを含む。

このような液晶表示装置おいて、二つの電極に電圧を印加して液晶層に電界を生成し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。このとき、液晶層に一方向の電界が永らく印加されることによって発生する劣化現象を防止するために、フレーム別に、行別に、または画素別に共通電圧に対するデータ電圧の極性を反転させる。しかし、従来の液晶表示装置は、データ電圧の極性反転のために広い範囲にわたるデータ電圧を用いることによって、データ電圧の出力に消耗される電力が多かった。

また、液晶分子の遅い応答速度のため、液晶容量に充電される電圧（以下、画素電圧という）が目標電圧、つまり、所望の輝度が得られる電圧まで到達するためにはある程度の時間がかかり、この時間は液晶容量に直前に充電されていた電圧との差によって変わる。したがって、例えば、目標電圧と直前の電圧との差が大きい場合、最初から目標電圧のみを印加すると、スイッチング素子が導通している時間の間に目標電圧に到達できない場合がある。

このような問題を解決するために、液晶に目標階調電圧以上の電圧、つまり、オーバーシュートを加えて液晶の応答速度を高める駆動方法が用いられているが、階調別オーバーシュートの量が相異しているので、これを保存する記憶素子や演算のための素子などの追加が必要であり、追加された素子の駆動に電力が消費されるという問題がある。

本発明は、電力消費の小さい液晶表示装置を提供することをその目的とする。
また、本発明は、別途の記憶素子や演算素子を追加することなく、応答速度が向上した液晶表示装置を提供することをその目的とする。

本発明の一実施形態による表示装置は、画素電極を有し、行列状に配列された画素と、画素電極にデータ電圧を供給するデータ線と、画素電極にデータ電圧が印加される期間（充電期間）を決定するゲート信号を供給するゲート線と、蓄積電極線を一側電極とし、画素に充電された電圧を充電完了時から次の充電時まで（維持期間）維持する蓄積容量と、充電期間中に第１蓄積電圧を前記蓄積電極線に印加し、維持期間中に第１蓄積電圧と大きさの異なる第２蓄積電圧を少なくとも２回蓄積電極線に印加する蓄積電極線駆動部とを含む。

蓄積電極線は、ゲートラインに平行して形成され、それぞれの蓄積電極線は一つの画素行に含まれた全ての画素電極と重畳（オーバーラップ）してもよい。

蓄積電極線駆動部は、一つの蓄積電極線と各々接続される複数のステージを含んでもよい。

データ電圧は、最低階調から最高階調までの範囲が各々Ｖ０〜Ｖｆの第１極性、及びＶｆ〜Ｖ０の第２極性を有してもよい（Ｖｆ＞Ｖ０）。データ電圧の極性は、同じ画素行に属する全ての画素電極で同一であり、画素行ごとに反転してもよい。

第２蓄積電圧は、データ電圧が第１極性であれば第１蓄積電圧より大きいことがあり、データ電圧が第２極性であれば第１蓄積電圧より小さいことがある。蓄積電極線駆動部（Ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ ｌｉｎｅ ｄｒｉｖｅｒ）は、駆動電圧源をさらに含んでもよい。

各ステージは、駆動電圧源に接続された入力端子と、蓄積電極線に接続された出力端子と、制御信号が入力される制御端子と、前記制御信号によって前記入力端子と出力端子との電気的接続を制御するスイッチング素子とを含んでもよい。

蓄積電極駆動部は、第１制御端子乃至第３制御端子、蓄積電極線に接続されたドレイン電極、入力端子に接続されたソース電極、及び第１制御端子に接続されたゲート電極を有する第１スイッチング素子と、蓄積電極線に接続されたドレイン電極、入力端子に接続されたソース電極、及び第２制御端子に接続されたゲート電極を有する第２スイッチング素子と、蓄積電極線に接続されたドレイン電極、入力端子に接続されたソース電極、及び第３制御端子に接続されたゲート電極を有する第３スイッチング素子とを含んでもよい。

第１乃至第３制御端子には互いに独立的な第１乃至第３制御信号が各々入力されてもよい。第１制御端子は、蓄積電極線と重畳する画素行のゲート線と接続されてもよい。第２制御端子は、蓄積電極線が重畳する画素行の下側に隣接する画素行のゲート線と接続される。

駆動電圧源は、充電期間を１周期として、第１駆動電圧と、第１駆動電圧と大きさの異なる第２駆動電圧を交互に生成してもよい。ｉ番目のステージの第３制御端子にはｉ＋２ｋ＋１（ｋは１以上の自然数）番目のゲート線が接続され、２ｋ＋１（ｋは１以上の自然数）個のダミーゲート線をさらに含んでもよい。駆動電圧源は、充電期間と維持期間とを合せた期間を１周期として、第１駆動電圧と、第１駆動電圧と大きさの異なる第２駆動電圧とを交互に生成する駆動電圧源を含んでもよい。

隣接した任意の二つの蓄積電圧駆動部のうちのいずれか一つは、駆動電圧の位相を反転させるインバータをさらに含み、入力端子と駆動電圧源とはインバータを通じて電気的に接続される。

第１駆動電圧と第２駆動電圧の交代は、第１画素行の充電期間が経過した直後に行われてもよく、ｉ番目のステージの第３制御端子は、ｉ＋ｋ（ｋは２以上の自然数）番目のゲート線と接続されてもよい。

蓄積電極線駆動部７００は、第３制御端子及び蓄積電極線に接続されたドレイン電極、入力端子に接続されたソース電極、及び第３制御端子に接続されたゲート電極を有する第３スイッチング素子をさらに含んでもよい。第３制御端子は、蓄積電極線が重畳する画素行に接続されたゲート線と接続されてもよい。第３制御端子は、ｋ（ｋは１以上の自然数）個のダミーゲート線をさらに含んでもよい。

駆動電圧源は、充電期間と維持期間とを合せた期間を１周期として、第１駆動電圧と、第１駆動電圧と大きさの異なる第２駆動電圧とを交互に生成する第１駆動電圧源及び第２駆動電圧源を含み、第１及び第２駆動電圧源が生成する駆動電圧は位相が互いに反対であってもよい。

第１駆動電圧源と第２駆動電圧源は上下に隣接した二つの蓄積電極駆動部の入力端子に交互に接続されてもよく、第１駆動電圧と第２駆動電圧との交代は第１画素行の充電期間が経過した直後に行われてもよい。

第１制御端子には、蓄積電極線が重畳する画素行のゲート線の下側に隣接するゲート線が接続され、第２制御端子には少なくともｋ（ｋは２以上の自然数）番目のゲート線が接続されてもよい。

表示装置は、第３制御端子及び蓄積電極線に接続されたドレイン電極と、入力端子に接続されたソース電極と、第３制御端子に接続されたゲート電極とを有する第３スイッチング素子をさらに含むことができ、第３制御端子は蓄積電極線の重畳する画素行に接続されたゲート線と接続されてもよい。

本発明によれば、容量性負荷の面積を広げる代わり、前記のように容量性負荷を複数の層に積層して形成することによって、十分な容量を確保することが可能である。

このように、本発明によれば、蓄積電圧の変化によって画素電圧の範囲が広くなるので、実際に印加されるデータ電圧の範囲を減少させても同一の水準の階調表現が可能である。

また、液晶容量が目標階調に相当する容量に到達できない場合には、液晶容量によるオーバーシュートが発生するので、別途の記憶素子や演算素子なしでも液晶の応答速度の向上が可能であり、素子の追加による電力消耗がない。

また、蓄積電圧を何回かに分けて印加することにより、電圧の蓄積に必要な電荷を十分に供給し、そのためキックバック現象による電圧降下を減らすことができる。

さらに、容量性負荷の面積を広げる代わりに、上記のように容量性負荷を複数の層に積層して形成することにより、十分な容量を確保することが可能である。

以下、添付した図面を参照しながら、本発明についてさらに詳細に説明する。
まず、図１及び図２を参照して本発明の一実施形態による液晶表示装置について詳細に説明する。

図１は本発明の一実施形態による液晶表示装置のブロック図であり、図２は本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。

図１に示すように、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、液晶表示板組立体３００に接続されたゲート駆動部（Ｇａｔｅ ｄｒｉｖｅｒ）４００及びデータ駆動部（Ｄａｔａ ｄｒｉｖｅｒ）５００、蓄積電極線駆動部（Ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ ｌｉｎｅ ｄｒｉｖｅｒ）７００、データ駆動部５００に接続された階調電圧生成部（Ｇｒａｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）８００、並びにこれらを制御する信号制御部（Ｓｉｇｎａｌ ｃｏｎｔｒｏｌｌｅｒ）６００を含む。

液晶表示板組立体３００は、等価回路から見れば、複数の信号線Ｇ１〜Ｇｎ、Ｄ１〜ＤｍおよびＳ１〜Ｓｎと、これらに接続され、ほぼ行列状に配列された複数の画素ＰＸとを含む。一方、図２に示すように、液晶表示板組立体３００は、互いに対向する下部及び上部表示板１００、２００と、その間に入っている液晶層３とを含む。

ゲート線Ｇ１〜Ｇｎはほぼ行方向にのび、互いにほとんど平行であり、データ線Ｄ１〜Ｄｍはほぼ列方向にのび、互いにほとんど平行である。蓄積電極線Ｓ１〜Ｓｎはゲート線Ｇ１〜Ｇｎに対してほとんど平行にのび、互いにほとんど平行であり、対応する画素行に各々重畳している。

各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、．．．、ｎ）のゲート線Ｇｉと、ｊ番目（ｊ=１、２、．．．、ｍ）のデータ線Ｄｊとに接続された画素ＰＸは、信号線Ｇｉ、Ｄｊに接続されたスイッチング素子Ｑと、スイッチング素子Ｑに接続された液晶容量（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）Ｃｌｃと、蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）Ｃｓｔとを含む。

スイッチング素子Ｑは、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇｉと接続されており、入力端子はデータ線Ｄｊと接続されており、出力端子は液晶容量Ｃｌｃ及び蓄積容量Ｃｓｔと接続されている。

液晶容量Ｃｌｃは、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０とを二つの端子とし、二つの電極１９１、２７０の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑと接続され、共通電極２７０は上部表示板２００の全面に形成されており、共通電圧Ｖｃｏｍの印加を受ける。本発明において、共通電圧は一定の大きさを有する直流（ＤＣ）電圧である。共通電極２７０は下部表示板１００に形成してもよい。

液晶容量Ｃｌｃの補助的な役割を果たす蓄積容量Ｃｓｔは、下部表示板１００に具備された蓄積電極線Ｓ１〜Ｓｎと、画素電極１９１とが絶縁体をその間にして重畳してなり、この蓄積電極線Ｓ１〜Ｓｎには低レベルまたは高レベル電圧が印加され、低レベル電圧の一例としては０Ｖであり、高レベル電圧の一例としては５Ｖであってもよい。

図２において、各画素ＰＸは、画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一つを示すカラーフィルタ２３０を備える。図２とは異なって、カラーフィルタ２３０は下部表示板１００の画素電極１９１上または下に形成されてもよい。

液晶表示板組立体３００の外側面には、光を偏光させる少なくとも一つの偏光子（図示せず）が設置されている。

再び図１を参照すれば、階調電圧生成部８００は基準階調電圧を生成する。信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。

このような駆動装置４００、５００、６００、７００、８００各々は、少なくとも一つの集積回路チップの形態で液晶表示板組立体３００上に直接設置されてもよく、フレキシブル印刷回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着されてＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に設置されてもよく、別途の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着されてもよい。駆動装置４００、５００、６００、７００、８００は、信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ、Ｓ１〜Ｓｎ及び薄膜トランジスタスイッチング素子Ｑなどと共に液晶表示板組立体３００に集積されてもよい。

信号制御部６００は、外部のグラフィック制御機（図示せず）から入力映像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどがある。

信号制御部６００は、入力映像信号Ｒ、Ｇ、Ｂと入力制御信号に基づいて、入力映像信号Ｒ、Ｇ、Ｂを液晶表示板組立体３００の動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送信し、データ制御信号ＣＯＮＴ２と映像信号ＤＡＴをデータ駆動部５００に送信する。

ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶと、ゲートオン電圧Ｖｏｎの出力周期を制御する少なくとも一つのクロック信号とを含む。ゲート制御信号ＣＯＮＴ１は、また、ゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥをさらに含んでもよい。

データ制御信号ＣＯＮＴ２は、一つの行の画素ＰＸに対する映像信号の伝送開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ１〜Ｄｍにデータ信号の印加を指示するロード信号ＬＯＡＤと、データクロック信号ＨＣＬＫとを含む。

データ駆動部５００は、信号制御部６００からデジタル映像信号ＤＡＴを受信し、各デジタル映像信号ＤＡＴに対応する階調電圧を選択することによってデジタル映像信号ＤＡＴをアナログデータ信号に変換した後、これを対応するデータ線Ｄ１〜Ｄｍに印加する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線Ｇ１〜Ｇｎに印加し、このゲート線Ｇ１〜Ｇｎに接続されたスイッチング素子Ｑを導通させる。スイッチング素子Ｑが導通すると、データ線Ｄ１〜Ｄｍに印加されたデータ信号が、導通したスイッチング素子Ｑを通じて対応する画素ＰＸに印加される。各画素ＰＸの画素電極は、スイッチング素子Ｑにゲートオン電圧Ｖｏｎが印加される間にだけデータ電圧の印加を受けるので、液晶容量Ｃｌｃの充電期間はゲート信号のゲートオン電圧Ｖｏｎの長さによって決定される。

蓄積電極線駆動部７００は、液晶表示板組立体３００の蓄積電極線Ｓ１〜Ｓｎと接続され、駆動電圧ＶＳＬに基づいた蓄積電圧を蓄積電極線Ｓ１〜Ｓｎに印加する。

蓄積電圧Ｖｓの印加は、画素の充電期間中に１回行なわれ、充電が完了した後には次の充電期間まで少なくとも２回繰り返して行なわれる。充電期間中に印加される蓄積電圧の大きさは、充電が完了した後に印加される蓄積電圧の大きさと異なる。また、隣接した二つの蓄積電極線に印加される蓄積電圧の大きさは反対である。つまり、いずれか一つの蓄積電極線に印加される蓄積電圧が高レベルの電圧を有すれば、隣接した蓄積電極線に印加される蓄積電圧は低レベルの電圧を有する。このような蓄積電極線駆動部７００の動作に対する詳細は後述する。

一般に、液晶表示装置は液晶の劣化を防止するために、１フレームが終了し、次のフレームが開始されれば、画素電圧、つまり、画素電極の電圧と共通電極の電圧との差の極性を反転させる。つまり、現在フレームのある画素の電圧が（＋）極性を有すれば、次のフレームにおける同一画素の電圧は（−）極性を有するようにデータ電圧が印加される。したがって、同一階調を表示するためのデータ電圧であっても、画素電圧の極性によってその大きさが変わる。言い換えれば、液晶容量を（＋）極性の画素電圧で充電するときのデータ電圧と、（−）極性の画素電圧で充電するときのデータ電圧とは、同一階調に対して互いに異なる値を有する。このように、画素電圧の極性反転によってデータ電圧の和を変えることをデータ電圧の極性反転という。データ制御信号ＣＯＮＴ２は、このようなデータ信号の電圧極性を制御するための反転信号ＲＶＳをさらに含んでもよい。

本発明の一実施形態によれば、データ電圧は、（＋）極性のフレームにおいて、最低階調のデータ電圧を０Ｖとし、最高階調のデータ電圧をＡＶＤＤとし、（−）極性のフレームにおいては、最低階調のデータ電圧をＡＶＤＤとし、最高階調のデータ電圧を０Ｖとする。任意の二つの階調間のデータ電圧の差は二つのデータ電圧の和と同一である。

本発明の一実施形態によれば、一つの画素行に印加されるデータ電圧の極性はフレームごとに反転する。また、１フレームで同じ画素行に属する全ての画素に印加されるデータ電圧の極性が同一であり、隣接する二つの画素行に印加されるデータ電圧の極性は互いに反対になるが、このようなデータ電圧反転方式をライン反転という。

既に説明したように、画素電極電圧と共通電圧Ｖｃｏｍとの差が液晶容量Ｃｌｃの充電電圧、つまり、画素電圧になる。液晶分子の配列状態は、このような画素電圧の大きさによって変化し、これによって液晶層３を通過する光の偏光状態が変化する。偏光した光が表示板組立体３００に設置された偏光子を通過する際の透過率により、画素の階調が表現される。

このような原理によって、全てのゲート線Ｇ１〜Ｇｎに対して順次ゲートオン電圧Ｖｏｎを印加し、順次全ての画素ＰＸにデータ信号が印加されれば、１フレーム（ｆｒａｍｅ）の映像が表示される。

次に、図３乃至図６を参照して、蓄積電極線駆動部７００について説明する。図３、図５は本発明の一実施形態による蓄積電極線駆動部のいろいろな例であり、図４、図６は各々図３、図５に示した蓄積電極線駆動部の駆動タイミング図である。

図３、図５に示すように、本発明の一実施形態による蓄積電極線駆動部７００は多様な例によって実現され、図３、図５に示す蓄積電極線駆動部７００は液晶表示板組立体３００の上に直接形成されるが、これに限定されない。

まず、図３を参照して、本発明の一実施形態による蓄積電極線駆動部の第１実施形態について説明する。蓄積電極線駆動部７００ａは、各蓄積電極線Ｓ１〜Ｓｎに接続された複数のステージを含む。全てのステージは、構造と動作が同一であるので、ｉ番目のステージについてのみ説明する。

各ステージは３個の薄膜トランジスタを含む。第１スイッチング素子Ｑｉ、１は、駆動電圧ＶＳＬが印加される配線ＳＬに接続された入力端子、ｉ番目のゲート線Ｇｉに接続された制御端子、及びｉ番目の蓄積電極線Ｓｉに接続された出力端子を含み、第２スイッチング素子Ｑｉ、２は、配線ＳＬに接続された入力端子、（ｉ＋１）番目のゲート線Ｇｉ＋１に接続された制御端子、及びｉ番目の蓄積電極線Ｓｉに接続された出力端子を含み、第３スイッチング素子Ｑｉ、３は、配線ＳＬに接続された入力端子、（ｉ＋３）番目のゲート線Ｇｉ＋３に接続された制御端子、及びｉ番目の蓄積電極線Ｓｉに接続された出力端子を含む。つまり、第１乃至３スイッチング素子Ｑｉ、１、Ｑｉ、２、Ｑｉ、３は、同じ配線ＳＬを通じて駆動電圧ＶＳＬの供給を受ける。

このような蓄積電極線駆動部７００ａの動作について、図４を参照して説明する。

図４に示すように、駆動電圧ＶＳＬのレベルは、ゲートオン電圧が持続される期間、つまり、充電期間を１周期として高レベルＶＨと低レベルＶＬを交互に有する。以下、説明の便宜上、高レベルＶＨの蓄積電圧を（＋）極性の蓄積電圧といい、低レベルＶＬの蓄積電圧を（−）極性の蓄積電圧という。

１フレームに印加されるデータ電圧が（＋）極性の電圧であると仮定する。そうすれば、ｉ番目の画素行の充電期間において、ｉ番目の画素行に印加されるデータ電圧の極性と、ｉ番目の蓄積電極に印加される蓄積電圧の極性とが互いに反対であることが分かる。ｉ番目の画素行の充電期間中に画素に印加されるデータ電圧と、充電が完了した後、維持期間中に蓄積電極に印加される蓄積電圧の極性とは互いに同一である。

第１フレームが開始して、ゲート駆動部４００からｉ番目のゲート線Ｇｉに印加されるゲート信号ｇｉがゲートオン電圧Ｖｏｎになれば、ｉ番目の画素行は（＋）極性のデータ電圧によって充電され、同時に第１スイッチング素子Ｑｉ１が導通して蓄積電極に駆動電圧が印加される。このとき、駆動電圧ＶＳＬは低レベルＶＬであるので、ｉ番目の蓄積電極線Ｓｉは直前のフレームのような低レベル電圧ＶＬを蓄積電圧Ｖｓｉとして有するようになる。

約１Ｈが経過すれば、ｉ番目のゲート線Ｇｉに印加されるゲート信号ｇｉがゲートオフ電圧Ｖｏｆｆに変わり、第１スイッチング素子Ｑｉ、１は遮断される。反面、ｉ＋１番目のゲート線Ｇｉ＋１に印加されるゲート信号ｇｉ＋１がゲートオン電圧Ｖｏｎになれば、第２スイッチング素子Ｑｉ、２は導通し、高レベルＶＨの駆動電圧ＶＳＬが蓄積電圧Ｖｓｉとして印加される。つまり、ゲートオン電圧Ｖｏｎの印加によってゲート線Ｇｉに接続された画素行の充電が完了した後、蓄積電圧Ｖｓｉは低レベル状態ＶＬから高レベルＶＨに変わる。このとき、ｉ番目の画素行に属する画素電極は、充電が完了してデータ線との電気的接続が解除されるので、電気的に浮遊状態となる。

充電期間における画素電極の電圧はデータ電圧によって決定され、このときの画素電極の電圧によって液晶容量の静電容量が決定される。しかし、浮遊状態である画素電極の電圧は、液晶容量と蓄積容量の静電容量、及び共通電極電圧と蓄積電極の電圧によって決定される。

ゲートオン電圧Ｖｏｎが印加された後、蓄積電圧Ｖｓｉを変化させると、蓄積容量Ｃｓｔの電極電圧の変化によって液晶容量Ｃｌｃに蓄積される電荷量が変わるので、画素電極電圧Ｖｐが変化する。

維持期間のうちの画素電極の電圧を計算すれば、式１の通りである。式１において、ＣｌｃとＣｓｔは各々液晶容量と蓄積容量の静電容量を示し、ＶＨは高レベルの蓄積電圧Ｖｓであり、ＶＬは低レベルの蓄積電圧Ｖｓである。式１から分かるように、画素電極電圧Ｖｐは、データ電圧ＶＤと容量Ｃｓｔ、Ｃｓｔの静電容量と蓄積電圧Ｖｓの変化によって加減される変化量（△）の合計である。

（式１）

データ電圧ＶＤの範囲は約０Ｖ〜５Ｖであり、ＣｓｔとＣｌｃの値が互いに同一となるように画素を設計し、ＶＨ−ＶＬ＝５Ｖである場合、式１はＶｐ＝ＶＤ±２．５となる。

結局、蓄積電圧Ｖｓが変わるとき、画素電極電圧Ｖｐは、データ電圧ＶＤの極性によって、対応するデータ線Ｄ１〜Ｄｍを通じて印加されるデータ電圧ＶＤより約±２．５Ｖほど増減される。つまり、（＋）極性の際に＋２．５Ｖ増加し、（−）極性の際に−２．５Ｖ減少する。このような画素電極電圧Ｖｐの変化により、画素電圧の範囲も増加する。例えば、共通電圧Ｖｃｏｍが約２．５Ｖのとき、画素に印加されるデータ電圧ＶＤの範囲は約０〜５Ｖであるが、充電が完了した後、画素電圧の範囲は約−５Ｖ〜＋５Ｖに広くなる。

このように、蓄積電圧の変化（ＶＨ−ＶＬ）によって増加した画素電極電圧Ｖｐの変化量（△）ほど画素電圧の範囲が広くなるので、実際に印加されるデータ電圧の範囲を減少させても同一の水準の階調表現が可能である。

上記では、充電期間の間に最大階調を表示するデータ電圧が画素に印加されると、充電期間が終了する時点で画素の液晶容量が最大に到達すると仮定した。しかし、充電期間が画素の液晶容量を最大階調に相当する容量まで変化させるために十分でない場合（液晶の応答速度が遅いか、または充電期間が短い場合）には、液晶容量は目標にした最大階調に未達となる。

例えば、画素が最大階調を表示する場合に液晶容量が最大になり、そのときの液晶容量はＣｌｃ、ｍａｘであり、Ｃｌｃ、ｍａｘ＝ＣｓｔとなるようにＣｓｔを設計したと仮定する。また、上記のように液晶応答時間の問題によって、最大階調に相当するデータ電圧の印加が終了した時点の液晶容量がＣｌｃ、ｍａｘに到達できず、そのときに測定された液晶容量はＣｌｃ、ｍａｘ／３と仮定する。

充電期間が終了すれば、蓄積電極に印加される蓄積電圧の大きさが変わり、画素電極の電位は式１によって決定される。蓄積電極に印加される電圧が変わる瞬間の液晶容量はＣｌｃ＝Ｃｌｃ、ｍａｘ／３であり、Ｃｌｃ、ｍａｘ＝Ｃｓｔであるので、式１に代入して整理すれば、式２で示される。

（式２）
このとき、ＶＨ−ＶＬ＝５Ｖであるので、

である。

このように、蓄積電圧が変化する時点で画素の電圧は、画素が最大階調に到達したときの電圧に比べて１．２５Ｖのオーバーシュートを有するようになる。このオーバーシュートは液晶容量に印加される電圧を増加させる役割を果たし、この電圧が増加することによって液晶の容量に変化が加速し、最終的には最大階調に相当する液晶容量に到達することにより、目標にした階調を表示できるようになる。

以上では最大階調をもって説明したが、オーバーシュートによる液晶の応答向上は全ての階調で得ることができる。

従来技術においては、図８に示すように、フレームごとに目標画素電極電圧ＶＴに相当する画素電極電圧Ｖｐを対応する画素電極に印加しても、画素電極に充電された画素電極電圧は充電動作が完了した後、隣接したデータ電圧などの影響によって減少し、結局、１フレーム内に目標画素電極電圧ＶＴで到達できず、いくつかのフレームを経て目標画素電極電圧ＶＴに到達するが、本実施形態においては、図７に示すように、対応する画素電極に印加される画素電極電圧Ｖｐが目標画素電極電圧ＶＴより高い電圧であるので、１フレーム内に対応する画素電極が目標画素電極電圧ＶＴに到達し、従来技術より液晶の応答速度が向上する。

次のフレームでは、（−）極性のデータ電圧が印加される。ｉ番目のゲート線Ｇｉにゲートオン電圧Ｖｏｎが印加されるとき、駆動電圧ＶＳＬは低レベル状態ＶＬであり、（ｉ＋１）番目のゲート線Ｇｉ＋１にゲートオン電圧Ｖｏｎが印加されるとき、駆動電圧ＶＳＬは高レベル状態ＶＨに変わる。これによって、ｉ番目のゲート線Ｇｉに接続された画素行の充電動作が完了した後、ｉ番目の蓄積電極線Ｓｉに印加される蓄積電圧Ｖｓｉが高レベル状態ＶＨから低レベル状態ＶＬに変化し、画素電極電圧Ｖｐは式１または式２によって決められた変化量ほど減少する。

本発明による第２スイッチング素子は、ドレイン電極とゲート電極との重畳による寄生容量を含む。したがって、導通状態でゲート電極と重畳するドレイン電極及び画素電極に誘導された静電荷が、遮断状態で蓄積電極線を通じて蓄積電極線に接続された全ての蓄積容量と液晶容量に再分布する、いわゆる、キックバック現象が発生する。キックバックによる蓄積電極線の電圧降下は式１の∇Ｖに影響を与えるので、結果的に画素電圧の降下をもたらす。このような現象は寄生容量の大きさに比例するので、寄生容量を減らす必要がある。しかし、第２スイッチング素子は、一つの画素行にかける蓄積電極線に十分な電荷を供給しなければならないので、その大きさが非常に大きい。したがって、寄生容量を十分に減らすことが困難である。

このような問題は、蓄積電圧を一回に供給せず、何回かに分けて供給することによって解決できる。つまり、何回かに分けて印加することによって電圧の蓄積に必要な電荷を十分に供給する代わり、第２スイッチング素子の大きさを小さくすることによってキックバック現象による電圧降下を減らすことができる。本発明の前記実施形態においては、第３スイッチング素子がこのような機能を担当する。図４を参照して続けて説明する。

第２スイッチング素子が遮断された後、１Ｈが経過すれば、ｉ＋３番目のゲート線Ｇｉ＋３に印加されるゲート信号ｇｉ＋３がゲートオン電圧Ｖｏｎとなり、第３スイッチング素子Ｑｉ、３は導通し、高レベルＶＨの駆動電圧ＶＳＬが蓄積電圧Ｖｓｉとして印加される。このように、第３スイッチング素子が蓄積電極線に電荷を再び供給するので、蓄積電極線は十分に電圧を蓄積できるようになる。

以上、３個のスイッチング素子を有する実施形態について説明したが、蓄積電圧駆動部は、配線に接続された入力端子、蓄積電極線に接続された出力端子、及びｉ＋２ｎ＋１（ｎは１より大きい自然数）番目のゲートラインに接続された制御端子を有する少なくとも一つのスイッチング素子をさらに含んでもよい。

付加されたスイッチング素子の個数が増えるほどさらに頻繁に同じ大きさの蓄積電圧が印加されるので、第２スイッチング素子の駆動負担を減らすことができ、第２スイッチング素子の大きさを小さくすることが可能であるので、蓄積電圧の降下を誘発する寄生容量を十分に減らすことができる。

このような実施形態の場合、表示装置は２ｎ＋１個のダミーゲート線をさらに含んでもよい。例えば、図３及び図４に示す実施形態の表示装置がＮ個の画素行を有する場合、Ｎ−２番目の画素行の蓄積電極線に接続される第３スイッチング素子は、Ｎ＋１（Ｎ−２＋３）番目のゲート線と接続されなければならないが、Ｎ＋１番目の画素行がない。したがって、Ｎ＋１番目のゲート線は画素とは接続されず、第３スイッチング素子の駆動のためにだけ形成される。このようなダミーゲート線は、最後の画素行の蓄積電極線を駆動するためのものまで必要であるので、２ｎ＋１個が形成されることが好ましい。

しかし、ダミーゲート線を形成せずに、次のフレームで第２または第３スイッチング素子と導通時間の同じゲートラインと接続することも可能である。

次に、図５を参照して、本発明の他の実施形態による蓄積電極線駆動部７００ｂの例について説明する。

図３を参照して説明した蓄積電極線駆動部７００ａのように、図５に示す蓄積電極線駆動部７００ｂも各蓄積電極線Ｓ１〜Ｓｎに接続された複数のステージを含んでいる。

図３と比較するとき、図５に示す蓄積電極線駆動部７００ｂは、２つのスイッチング素子の入力端子に対する接続関係だけが相異している。したがって、同一の構造からなって同一の動作を行う部分については、図３と同一の図面符号を付け、詳細な動作説明は省略する。

図５に示す蓄積電極線駆動部７００ｂは、第１駆動電圧ＶＳＬ１と第２駆動電圧ＶＳＬ２のような二つの駆動電圧を各々印加する第１及び第２配線ＳＬ１、ＳＬ２を含み、第１スイッチング素子、第２スイッチング素子、及び第３スイッチング素子それぞれの入力端子と配線ＳＬ１、ＳＬ２との接続は画素行単位で変わる。

例えば、ｉ番目の画素行において、第１スイッチング素子Ｑｉ、１の入力端子は第１配線ＳＬ１に接続されており、第２スイッチング素子Ｑｉ、２と第３スイッチング素子Ｑｉ、３の入力端子は配線ＳＬ２に接続されているが、（ｉ＋１）番目の画素行において、第１スイッチング素子Ｑｉ＋１、１の入力端子は第２配線ＳＬ２に接続されており、第２スイッチング素子Ｑｉ＋１、２及び第３スイッチング素子Ｑｉ＋１、３の入力端子は第１配線ＳＬ１に接続されている。

第１配線ＳＬ１を通じて印加される第１駆動電圧ＶＳＬ１は、第２配線ＳＬ２を通じて印加される第２駆動電圧ＶＳＬ２と異なる大きさを有し、これら駆動電圧ＶＳＬ１、ＶＳＬ２の大きさはフレームごとに反転する。このような蓄積電極線駆動部７００ｂの動作は、図６に示す通りである。

現在のフレームにおいて、（＋）極性のデータ電圧が印加され、第１駆動電圧ＶＳＬ１は低レベルＶＬを維持し、第２駆動電圧ＶＳＬ２は高レベルＶＨを維持する。これら駆動電圧ＶＳＬ１、ＶＳＬ２のレベルはフレームごとに反転する。

第１フレームが開始され、ゲート駆動部４００からｉ番目のゲート線Ｇｉに印加されるゲート信号ｇｉがゲートオン電圧Ｖｏｎとなれば、ｉ番目の画素行は（＋）極性のデータ電圧によって充電され、同時に第１スイッチング素子Ｇｉ、１が導通して第１駆動電圧が蓄積電極に印加される。このとき、第１駆動電圧ＶＳＬ１は低レベルＶＬであるので、ｉ番目の蓄積電極線Ｓｉは直前のフレームと同一の低レベル電圧ＶＬを蓄積電圧Ｖｓｉとして有するようになる。

約１Ｈが経過すれば、ｉ番目のゲート線Ｇｉに印加されるゲート信号ｇｉがゲートオフ電圧Ｖｏｆｆに変わり、第１スイッチング素子Ｑｉ、１は遮断される。反面、ｉ＋１番目のゲート線Ｇｉ＋１に印加されるゲート信号ｇｉ＋１がゲートオン電圧Ｖｏｎになれば、第２スイッチング素子Ｑｉ、２は導通し、第２駆動電圧ＶＳＬ２が蓄積電圧ＶＳｉとして印加される。このとき、第２駆動電圧ＶＳＬ２は高レベルＶＨであるので、ｉ番目の蓄積電極線Ｓｉは直前のフレームとは大きさの異なる高レベル電圧ＶＨを蓄積電圧Ｖｓｉとして有するようになる。

次に、１Ｈが経過すれば、（ｉ＋２）番目のゲート線Ｇｉ＋２に印加されるゲート信号ｇｉ＋２にゲートオン電圧Ｖｏｎが印加される。第３スイッチング素子Ｑｉ、３が導通し、高レベル状態ＶＨを維持する第２駆動電圧ＶＳＬ２が蓄積電圧ＶＳｉとして再び印加される。このように、第３スイッチング素子が蓄積電極線に電荷を再び供給するので、蓄積電極線は十分に電圧を維持するようになる。

以上、３個のスイッチング素子を有する実施形態について説明したが、蓄積電圧駆動部は第２及び第３スイッチング素子のような配線に接続された入力端子、蓄積電極線に接続された出力端子、及びｉ＋ｎ＋１（ｎは１より大きい自然数）番目のゲートラインに接続された制御端子を有する少なくとも一つのスイッチング素子をさらに含んでもよい。付加されたスイッチング素子の個数が増えるほど、さらに頻繁に同じ大きさの蓄積電圧が印加されるので、第２スイッチング素子の駆動負担を減らすことができ、第２スイッチング素子の大きさを小さくすることが可能であるので、蓄積電圧の降下を誘発する寄生容量を十分に減らすことができる。式１または式２に従うことは図３に示す実施形態と同一であるので、説明は省略する。

図３及び図４の駆動電圧ＶＳＬが１Ｈ単位で反転する反面、図５乃至図６の第１及び第２駆動電圧ＶＳＬ１、ＶＳＬ２はフレーム単位で反転するので、図３及び図４の蓄積電極線駆動部７００ａと比較すると、図５乃至図６に示す蓄積電極線駆動部７００ｂは安定した駆動電圧ＶＳＬ１、ＶＳＬ２の印加が可能であり、消費電力も減少する。

次に、このような本発明の一実施形態による液晶表示装置の薄膜トランジスタ表示板の詳細構造について、添付した図面を参照して詳細に説明する。

図９は蓄積電極駆動部を薄膜トランジスタ形態で基板に形成した実施形態を示す平面図であり、図１０Ａ及び図１０Ｂは各々図９の薄膜トランジスタ表示板のＸＩＩａ−ＸＩＩａ線及びＸＩＩｂ−ＸＩＩｂ線に沿った断面図である。

透明なガラスまたはプラスチックなどで作られた絶縁基板１１０上に、ゲート線１２１、蓄積電極線（ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ ｌｉｎｅ）１３１、及び第１電極１９７が形成されている。

ゲート線１２１、蓄積電極線１３１、及び第１電極１９７は、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属またはこれらの合金で作ることができ、二つ以上の金属または合金を用いて多層構造を有するように作ることも可能である。

蓄積電極線１３１は、ゲート線と平行にのびており、幅が下に拡張された拡張部１３７を含む。蓄積電極線１３１の形状及び配置は多様に変更できる。ゲート線１２１及び蓄積電極線１３１上には、窒化ケイ素（ＳｉＮｘ）または酸化ケイ素（ＳｉＯｘ）などを含むゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）１４０が形成されている。

ゲート絶縁膜１４０上には、水素化非晶質シリコン（ｈｙｄｒｏｇｅｎａｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）（非晶質シリコンは、略してａ−Ｓｉと記す）または多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）などで作られた半導体１５１が形成されている。

半導体１５１上にはオーミックコンタクト部材（ｏｈｍｉｃ ｃｏｎｔａｃｔ）１６１、１６５が形成されている。オーミックコンタクト部材１６１、１６５は、リンなどのｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質、またはシリサイド（ｓｉｌｉｃｉｄｅ）で作ってもよい。

オーミックコンタクト部材１６１、１６５及びゲート絶縁膜１４０上には、データ線１７１とドレイン電極１７５が形成されている。ドレイン電極１７５は、データ線１７１と分離され、ソース電極１７３と対向する。また、ドレイン電極は、蓄積電極に向かって延長された延長部１９６を有する。ドレイン電極の延長部１９６は第１電極１９７と重畳し、第１容量性負荷を形成する。

一つのゲート電極１２４、一つのソース電極１７３、及び一つのドレイン電極１７５は、半導体１５１の突出部１５４と共に一つの薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を構成し、薄膜トランジスタのチャネルはソース電極１７３とドレイン電極１７５との間の突出部１５４に形成される。

データ線１７１、駆動電圧印加配線２００、ソース電極、及びドレイン電極１７５は、高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）またはこれらの合金で作ることができ、金属膜と低抵抗導電膜を含む多重膜構造（図示せず）を有してもよい。多重膜構造の例としては、クロムまたはモリブデン（合金）下部膜とアルミニウム（合金）上部膜の二重膜、モリブデン（合金）下部膜、アルミニウム（合金）中間膜、及びモリブデン（合金）上部膜の三重膜がある。

データ線１７１、駆動電圧印加配線２００、ソース電極、及びドレイン電極１７５と、露出した半導体１５１部分の上には保護膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）１８０が形成されている。保護膜１８０は、無機絶縁物または有機絶縁物などで作られ、下部層の厚さと無関係に平坦な表面を有するように形成されてもよい。無機絶縁物の例としては、窒化ケイ素と酸化ケイ素がある。保護膜１８０は下部無機膜と上部有機膜の二重膜構造を有してもよい。

保護膜１８０には、データ線１７１の端部とドレイン電極１７５の延長部を各々露出する複数のコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）１８３、１８４が形成されており、保護膜１８０とゲート絶縁膜１４０にはゲート線１２１の端部、蓄積電極線の端部、及び第１電極１９７の端部を露出するコンタクトホール１８１が形成されている。

保護膜１８０上には、画素電極１９１、第２電極１９８、及びコンタクト補助部材（ｃｏｎｔａｃｔ ａｓｓｉｓｔａｎｔ）、１９９が形成されている。特に、コンタクト補助部材１９９は、コンタクトホール１８３、１８４を通じて蓄積電極線駆動部の薄膜トランジスタのドレイン電極と蓄積電極線とを電気的に接続させる。コンタクト補助部材１９９は、画素電極と同一のＩＴＯまたはＩＺＯなどの透明導電物質から形成してもよい。しかし、コンタクト補助部材や第２電極１９８は、アルミニウム、銀、クロムまたはその合金などの反射性金属で形成してもよい。

画素電極１９１は、コンタクトホール１８５を通じてドレイン電極１７５と物理的・電気的に接続されており、ドレイン電極１７５からデータ電圧の印加を受ける。画素電極１９１及びこれと電気的に接続されたドレイン電極１７５が、蓄積電極線１３１と重畳して蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）を形成する。蓄積電極線１３１の拡張部１３７は重畳面積を増加させて蓄積容量を増加させる。

第２電極１９８は、第１電極１９７とコンタクトホール１８１を通じて接続され、ドレイン電極の延長部と重畳して第２容量性負荷を形成する。

蓄積電極は画素行にかけて形成され、蓄積電圧の印加期間はほぼ１Ｈ程度であって、維持期間に比べて非常に短いので、蓄積電圧を１フレームの間に蓄積させるためには蓄積電極駆動部の各ステージごとに相当な大きさの容量性負荷が必要である。一方、蓄積電極駆動部は画素のない周辺領域に形成され、周辺領域の面積は制限的であるので、十分な大きさの容量性負荷を形成することが困難である。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるわけではなく、添付した請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。 本発明の一実施形態による蓄積電極駆動部の回路図である。 図３の蓄積電極駆動部を駆動するための動作タイミング図である。 本発明の他の実施形態による蓄積電極駆動部の例に対する回路図である。 図５の蓄積電極駆動部を駆動するための動作タイミング図である。 本発明の実施形態による蓄積電極駆動部の動作による画素電極電圧と液晶の応答速度の変化を示すグラフである。 従来の画素電極電圧と液晶の応答速度の変化を示すグラフである。 本発明の一実施形態による液晶表示装置の薄膜トランジスタに対する一例の配置図である。 図９の薄膜トランジスタ表示板のＸａ−Ｘａ線に沿った断面図である。 図９の薄膜トランジスタ表示板のＸｂ−Ｘｂ線に沿った断面図である。

符号の説明

１６１、１６５ オーミックコンタクト部材
１７３ ソース電極
１７５ ドレイン電極
１８０ 保護膜
１８３、１８４ コンタクトホール
１９１ 画素電極
１９９ コンタクト補助部材
２００ 駆動電圧印加配線
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
７００ 蓄積電極線駆動部
８００ 階調電圧生成部
Ｄ１〜Ｄｍ データ線
Ｇ１〜Ｇｎ，Ｇｉ，Ｇｉ＋１〜Ｇｉ＋４ ゲート線
Ｓ１〜Ｓｎ，Ｓｉ，Ｓｉ＋１ 蓄積電極線
ＶＳＬ１，ＶＳＬ２ 駆動電圧
Ｑｉ、１，Ｑｉ、２，Ｑｉ、３，Ｑｉ＋１、１，Ｑｉ＋１、２，Ｑｉ＋１、３ 第１、２、３スイッチング素子

Claims (6)

1. 画素電極を有し、行列状に配列された画素と、
   前記画素電極にデータ電圧を供給するデータ線と、
   前記画素電極に前記データ電圧が印加される期間（充電期間）を決定するゲート信号を供給するゲート線と、
   蓄積電極線を一側電極とし、前記画素電極と重畳することにより前記画素に充電された電圧を前記充電期間および充電完了時から次の充電時まで（維持期間）維持する蓄積キャパシタと、
   前記充電期間中に第１蓄積電圧を第１のスイッチング素子を導通させて前記蓄積電極線に印加し、前記維持期間中に第１蓄積電圧と大きさの異なる第２蓄積電圧を第２のスイッチング素子および第３のスイッチング素子を導通させて少なくとも２回、前記蓄積電極線に印加する蓄積電極線駆動部とを含み、
   前記第１のスイッチング素子は前記蓄積電極線が重畳するＧｉ行の画素電極に印加されるゲート信号によって導通し、
   前記第２のスイッチング素子はＧｉ+１行の画素電極に印加されるゲート信号によって導通し、
   前記第３のスイッチング素子はＧｉ+３行の画素電極に印加されるゲート信号によって導通する
   ことを特徴とする表示装置。
2. 前記蓄積電極線駆動部は、一つの蓄積電極線と各々接続される複数のステージを含むことを特徴とする請求項１に記載の表示装置。
3. 前記データ電圧は、最低階調から最高階調までの範囲が各々Ｖ０〜Ｖｆの第１極性及びＶｆ〜Ｖ０の第２極性を有することを特徴とする請求項２に記載の表示装置、ただしＶｆ＞Ｖ０とする。
4. 前記データ電圧の極性は、同じ画素行に属する全ての画素電極において同一であり、画素行ごとに反転することを特徴とする請求項３に記載の表示装置。
5. 前記第２蓄積電圧は、前記データ電圧が第１極性であれば第１蓄積電圧より大きく、前記データ電圧が第２極性であれば第１蓄積電圧より小さいことを特徴とする請求項４に記載の表示装置。
6. 前記蓄積電極線駆動部は、駆動電圧源をさらに含むことを特徴とする請求項５に記載の表示装置。