JPWO2007083362A1 - 抵抗記憶素子及びその製造方法 - Google Patents

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Abstract

一対の電極と、一対の電極間に挟持された絶縁膜とを有する抵抗記憶素子において、一対の電極少なくとも一方の絶縁膜と接する領域に、炭素の円筒型構造体よりなる複数の柱状電極が形成されている。これにより、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。

Description

本発明は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子及びその製造方法に関する。
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
特開２００３−００８１０５号公報 特開２００４−３０１５４８号公報 特開２００５−０３９２２８号公報 "Electrical-pulse-induced reversible resistance change effect in magnetoresistive film", Appl. Phys. Lett., vol. 76 p. 2749, 2000
ＲＲＡＭは、電圧の印加により高抵抗状態と低抵抗状態とが可逆的に変化する抵抗記憶素子を利用したものであるが、その動作メカニズムについては明らかにされていない。本願発明者等は、抵抗記憶素子の動作メカニズムの一つとして、抵抗記憶材料中に形成されるフィラメント状の微細な変質領域（電流パス）が寄与していると考えている。
このフィラメント状の微細な電流パスは、局所的に電界が集中する部分に形成されると考えられ、平行平板型のキャパシタ類似の従来の抵抗記憶素子の構造では、フィラメント状の電流パスの位置や密度を制御することが困難であった。このため、更なる高密度化を図るための障害になることが想定される。
本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子において、フィラメント状のパスの位置や密度が制御された抵抗記憶素子及びその製造方法を提供することにある。
本発明の一観点によれば、一対の電極と、前記一対の電極間に挟持された絶縁膜とを有する抵抗記憶素子であって、前記一対の電極少なくとも一方は、前記絶縁膜と接する領域に、炭素の円筒型構造体よりなる複数の柱状電極を有することを特徴とする抵抗記憶素子が提供される。
また、本発明の他の観点によれば、メモリセルトランジスタと、一方が前記メモリセルトランジスタに接続された一対の電極と、前記一対の電極間に挟持された絶縁膜とを有し、前記一対の電極少なくとも一方が、前記絶縁膜と接する領域に、炭素の円筒型構造体よりなる複数の柱状電極を有する抵抗記憶素子とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、基板上に下部電極を形成する工程と、前記下部電極上に絶縁膜を形成する工程と、前記絶縁膜上に炭素の円筒型構造体よりなる複数の柱状電極を形成する工程と、前記複数の柱状電極上に、前記複数の柱状電極に電気的に接続された上部電極を形成する工程とを有することを特徴とする抵抗記憶素子の製造方法が提供される。
また、本発明の更に他の観点によれば、基板上に下部電極を形成する工程と、前記下部電極上に、炭素の円筒型構造体よりなり前記下部電極に電気的に接続された複数の柱状電極を形成する工程と、前記複数の柱状電極上に絶縁膜を形成する工程と、前記絶縁膜上に上部電極を形成する工程とを有することを特徴とする抵抗記憶素子の製造方法が提供される。
本発明によれば、一対の電極間に抵抗記憶層が挟持されてなる抵抗記憶素子において、一方の電極の抵抗記憶層と接する領域に炭素の円筒型構造体よりなる柱状電極を設けるので、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。また、このような抵抗記憶素子を用いて不揮発性半導体記憶装置を構成することにより、集積度及び高速性を向上することができる。
本発明の第１実施形態による抵抗記憶素子の構造を示す概略断面図である。 本発明の第１実施形態による抵抗記憶素子の電流−電圧特性を示すグラフである。 本発明の第１実施形態による抵抗記憶素子の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による抵抗記憶素子の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による抵抗記憶素子の構造を示す概略断面図である。 本発明の第２実施形態による抵抗記憶素子の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による抵抗記憶素子の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による抵抗記憶素子の構造を示す概略断面図である。 本発明の第３実施形態による抵抗記憶素子の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による抵抗記憶素子の製造方法を示す工程断面図（その２）である。 本発明の第４実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
符号の説明
１０…基板
１２…下部電極
１２ａ，２８ｂ…Ｃｕ膜
１２ｂ…Ｔａ膜
１４…抵抗記憶層
１４ａ…ＴｉＯ２膜
１４ｂ，２８ａ…Ｔｉ膜
１６，２６…絶縁膜
１８…開口部
２０…触媒金属層
２０ａ…触媒金属
２２…カーボンナノチューブ
２４…柱状電極
２８…上部電極
３０…シリコン基板
３２…素子分離膜
３４…ゲート電極
３６，３８…ソース/ドレイン領域
４０，４６，６０，６６…層間絶縁膜
４２，４８，６８…コンタクトプラグ
４４…ソース線
５０…抵抗記憶素子
５２…下部電極
５４…抵抗記憶層
５６…柱状電極
５８…上部電極
６２…開口部
６４…絶縁膜
７０…ビット線
［第１実施形態］
本発明の第１実施形態による抵抗記憶素子及びその製造方法について図１乃至図４を用いて説明する。
図１は本実施形態による抵抗記憶素子の構造を示す概略断面図、図２は本実施形態による抵抗記憶素子の電流−電圧特性を示すグラフ、図３及び図４は本実施形態による抵抗記憶素子の製造方法を示す工程断面図である。
はじめに、本実施形態による抵抗記憶素子の構造について図１を用いて説明する。
基板１０上には、下部電極１２が形成されている。下部電極１２上には、抵抗記憶材料よりなる抵抗記憶層１４が形成されている。下部電極１２及び抵抗記憶層１４が形成された基板１０上には、抵抗記憶層１４に達する開口部１８が形成された絶縁膜１６が形成されている。開口部１８内の抵抗記憶層１４上には、島状に分散して形成された複数の触媒金属２０ａを含む触媒金属層２０が形成されている。触媒金属２０ａ上にはカーボンナノチューブ２２が形成されている。これにより、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４が形成されている。柱状電極２４が形成された開口部１８内には、柱状電極２４の上部が露出するように絶縁膜２６が埋め込まれている。絶縁膜１８，２６上には、柱状電極２４に電気的に接続された上部電極２８が形成されている。
このように、本実施形態による抵抗記憶素子は、抵抗記憶層１４と上部電極２８との間に、触媒金属２０ａ及びカーボンナノチューブ２２よりなる柱状電極２４が形成されていることに主たる特徴がある。このようにして柱状電極２４を形成することにより、抵抗記憶層１４内に形成されるフィラメント状の電流パスの位置及び密度は、柱状電極２４の位置及び密度によって規制される。したがって、柱状電極２４の位置及び密度を適宜制御することにより、フィラメント状の電流パスの位置及び密度を制御することができる。また、書き込み電流が柱状電極２４の形成場所に集中して流れるため、より低い動作電圧での書き込みが期待できる。
なお、柱状電極２４の位置及び密度は、カーボンナノチューブ２２を成長するための触媒金属層２０の密度、触媒金属層２０上へのカーボンナノチューブ２２の形成確率（活性率）により制御することができる。触媒金属層２０の密度及び触媒金属層２０上へのカーボンナノチューブ２２の活性率は、触媒金属層２０及びカーボンナノチューブ２２の形成条件により制御することができる。
図２は、本実施形態による抵抗記憶素子の電流−電圧特性を測定した結果を示すグラフである。図２に示すように、本実施形態による抵抗記憶素子は、電圧の印加により高抵抗状態と低抵抗状態とが切り替わるＲＲＡＭ特性を有している。すなわち、約１０Ωの低抵抗状態の抵抗記憶素子に約−０．４Ｖの書き込み電圧を印加することにより、約１６０Ωの高抵抗状態に遷移（リセット）することができる。また、約１６０Ωの高抵抗状態の抵抗記憶素子に約０．６Ｖの書き込み電圧を印加することにより、約１０Ωの低抵抗状態に遷移（セット）することができる。
次に、本実施形態による抵抗記憶素子の製造方法について図３及び図４を用いて説明する。
まず、基板１０上に、例えばスパッタ法又は蒸着法により、例えば膜厚１００ｎｍのＣｕ膜１２ａと、例えば膜厚５ｎｍのＴａ膜１２ｂと、例えば膜厚３０ｎｍのＴｉＯ２膜１４ａとを堆積する（図３（ａ））。なお、本願明細書において基板とは、シリコン基板等の半導体基板自体のほか、ＭＯＳトランジスタ等の素子や配線層などが形成された半導体基板をも含むものである。
次いで、フォトリソグラフィ及びイオンミリングにより、ＴｉＯ２膜１４ａ、Ｔａ膜１２ｂ及びＣｕ膜１２ａをパターニングし、Ｃｕ膜１２ａ及びＴａ膜１２ｂよりなる下部電極１２と、ＴｉＯ２膜１４ａよりなる抵抗記憶層１４を形成する。
次いで、下部電極１２及び抵抗記憶層１４が形成された基板１０上に、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのＳｉＯ２膜を堆積する。これにより、ＳｉＯ２膜よりなる絶縁膜１６を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜１６に、抵抗記憶層１４に達する開口部１８を形成する。なお、絶縁膜１６は、例えばフッ素系のエッチングガスを用いてドライエッチングを行う。抵抗記憶層１４に与えるエッチングダメージを軽減する観点から、ドライエッチングと例えば弗酸系水溶液を用いたドライエッチングとを併用してもよい。
次いで、開口部１８内の抵抗記憶層１４上に、島状に分散して形成された複数の触媒金属２０ａよりなる触媒金属層２０を形成する（図３（ｃ））。触媒金属層２０は、例えばスパッタ法又は蒸着法により、例えば膜厚１ｎｍ相当のＣｏを堆積することにより形成する。
Ｃｏ堆積後に例えば４００℃程度の高い温度でアニールすることにより、堆積したＣｏは凝集し、Ｃｏよりなる微粒子状の触媒金属２０ａが分散して形成される。また、触媒金属層２０は、絶縁膜１６に開口部１８を形成する際に用いたフォトレジスト膜を利用したリフトオフにより、開口部１８内に選択的に形成することができる。なお、触媒金属層２０の密度は、アニール条件（温度、処理時間）により制御することができる。
触媒金属層２０を構成する金属材料は、Ｃｏのほか、Ｆｅ、Ｎｉ又はこれらを含む合金を適用することができる。また、薄膜の凝集を利用するほか、触媒金属の微粒子を吹き付けるなどして触媒金属層２０を形成してもよい。例えば、レーザーアブレーション法などを用いることにより、微粒子触媒として密度制御して形成してもよい。このとき、密度は堆積時間により制御することができる。
次いで、触媒金属層２０上に、カーボンナノチューブ２２を成長する。カーボンナノチューブ２２は、熱ＣＶＤ法により、例えば反応ガスとしてアセチレンと水素との混合ガスを用い、アセチレンの流量を８０ｓｃｃｍ、水素の流量を２０ｓｃｃｍ、成膜室圧力を２００Ｐａ、基板温度を９００℃とした条件で成長する。
或いは、熱フィラメントによりガス解離を行う熱フィラメントＣＶＤ法により、例えば反応ガスとしてアセチレンと水素との混合ガスを用い、アセチレンの流量を８０ｓｃｃｍ、水素の流量を２０ｓｃｃｍ、成膜室圧力を１０００Ｐａ、基板温度を６００℃、熱フィラメント温度を１８００℃とした条件で成長する。
或いは、直流（ＤＣ）プラズマと熱フィラメントとを組み合わせたＤＣプラズマ熱フィラメントＣＶＤ法を用い、例えば反応ガスとしてアセチレンと水素との混合ガスを用い、アセチレンの流量を８０ｓｃｃｍ、水素の流量を２０ｓｃｃｍ、成膜室圧力を１０００Ｐａ、基板温度を６００℃、熱フィラメント温度を１８００℃とした条件で成長する。
また、カーボンナノチューブ２２を垂直配向させるために、接地電位である成膜チャンバに対して基板１０に−４００Ｖの直流電圧を印加する。チャンバと基板１０との間に直流電界を印加することにより、縦方向（基板法線方向）に配向したカーボンナノチューブ２２を得ることができる。
カーボンナノチューブの成長は上記の成長法に限らず、例えばＲＦプラズマＣＶＤ法を用いても構わない。
カーボンナノチューブ２２の活性率は、アセチレンと水素との比率、或いは成長温度により制御することができる。
こうして、開口部１８内に、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのＳｉＯ２膜を堆積する。これにより、ＳｉＯ２膜よりなる絶縁膜２６を形成する（図４（ａ））。これにより、柱状電極２４が形成された開口部１８内は、絶縁膜２６により埋め込まれる。
次いで、例えばＣＭＰ法により、柱状電極２４の上端が露出するまで絶縁膜２６，１６を研磨する（図４（ｂ））。
次いで、全面に、例えばスパッタ法又は蒸着法により、例えば膜厚１０ｎｍのＴｉ膜２８ａと、例えば膜厚１００ｎｍのＣｕ膜２８ｂとを堆積する（図３（ａ））。
次いで、フォトリソグラフィ及びイオンミリング、Ｃｕ膜２８ｂ及びＴｉ膜２８ａをパターニングし、Ｔｉ膜２８ａ及びＣｕ膜２８ｂよりなり、柱状電極２４に電気的に接続された上部電極２８を形成する（図４（ｃ））。
こうして、本実施形態による抵抗記憶素子を完成する。
このように、本実施形態によれば、下部電極と上部電極との間に抵抗記憶層が挟持されてなる抵抗記憶素子において、上部電極の抵抗記憶層と接する領域にカーボンナノチューブよりなる柱状電極を設けるので、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。
［第２実施形態］
本発明の第２実施形態による抵抗記憶素子及びその製造方法について図５乃至図７を用いて説明する。なお、図１乃至図４に示す第１実施形態による抵抗記憶素子と同様の構成には同一の符号を付し説明を省略し或いは簡潔にする。
図５は本実施形態による抵抗記憶素子の構造を示す概略断面図、図６及び図７は本実施形態による抵抗記憶素子の製造方法を示す工程断面図である。
はじめに、本実施形態による抵抗記憶素子の構造について図５を用いて説明する。
基板１０上には、下部電極１２が形成されている。下部電極１２が形成された基板１０上には、下部電極１２に達する開口部１８が形成された絶縁膜１６が形成されている。開口部１８内の下部電極１２上には、抵抗記憶層１４が形成されている。抵抗記憶層１４上には、島状に分散して形成された複数の触媒金属２０ａを含む触媒金属層２０が形成されている。触媒金属２０ａ上にはカーボンナノチューブ２２が形成されている。これにより、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４が形成されている。柱状電極２４が形成された開口部１８内には、柱状電極２４の上部が露出するように絶縁膜２６が埋め込まれている。絶縁膜１８，２６上には、柱状電極２４に電気的に接続された上部電極２８が形成されている。
このように、本実施形態による抵抗記憶素子は、抵抗記憶層１４が開口部１８内の下部電極１２上に選択的に形成されている他は、第１実施形態による抵抗記憶素子と同様である。本実施形態による抵抗記憶素子においても、抵抗記憶層１４と上部電極２８との間にカーボンナノチューブ２２よりなる柱状電極２４が形成されており、抵抗記憶層１４内に形成されるフィラメント状の電流パスの位置及び密度を、柱状電極２４の位置及び密度により制御することができる。
次に、本実施形態による抵抗記憶素子の製造方法について図６及び図７を用いて説明する。
まず、基板１０上に、例えばスパッタ法又は蒸着法により、例えば膜厚１００ｎｍのＣｕ膜１２ａと、例えば膜厚５ｎｍのＴａ膜１２ｂとを堆積する（図６（ａ））。
次いで、フォトリソグラフィ及びイオンミリングにより、Ｔａ膜１２ｂ及びＣｕ膜１２ａをパターニングし、Ｃｕ膜１２ａ及びＴａ膜１２ｂよりなる下部電極１２を形成する。
次いで、下部電極１２が形成された基板１０上に、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのＳｉＯ２膜を堆積する。これにより、ＳｉＯ２膜よりなる絶縁膜１６を形成する（図６（ｂ））。
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜１６に、下部電極１２に達する開口部１８を形成する。
次いで、開口部１８内の下部電極１２上に、Ｔｉ膜１４ｂと、島状に分散して形成された複数の触媒金属２０ａよりなる触媒金属層２０を形成する（図６（ｃ））。Ｔｉ膜１４ｂは、例えばスパッタ法又は蒸着法により、例えば膜厚２ｎｍのＴｉを堆積することにより形成する。触媒金属層２０は、第１実施形態の場合と同様にして、例えばスパッタ法又は蒸着法により、例えば膜厚１ｎｍ相当のＣｏを堆積してアニールすることにより形成する。Ｔｉ膜１４ｂ及び触媒金属層２０は、絶縁膜１６に開口部１８を形成する際に用いたフォトレジスト膜を利用したリフトオフにより、開口部１８内に選択的に形成することができる。
ここで、下部電極上に形成する膜（Ｔｉ膜１４ｂ）は、酸化物が抵抗記憶材料である金属材料、例えばＴｉやＮｉ等により構成する。
次いで、第１実施形態の場合と同様にして、触媒金属層２０上に、カーボンナノチューブ２２を成長する。カーボンナノチューブ２２を形成する際、Ｔｉ膜１４ｂは、成膜室内に存在する残留酸素などにより酸化され、ＴｉＯｘ（０＜ｘ≦２）膜となる。これにより、ＴｉＯｘよりなる抵抗記憶層１４が形成される。
なお、成膜室内に存在する残留酸素を利用するのではなく、カーボンナノチューブ２２を形成する際に酸素ガスを反応室内に積極的に導入し、Ｔｉ膜１４ｂを酸化するようにしてもよい。また、カーボンナノチューブ２２を形成する工程とは別に、Ｔｉ膜１４ｂを酸化する工程を行ってもよい。
こうして、開口部１８内に、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４を形成する（図７（ａ））。
次いで、例えば図４（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、絶縁膜２６及び上部電極２８を形成し、本実施形態による抵抗記憶素子を完成する（図７（ｂ））。
このように、本実施形態によれば、下部電極と上部電極との間に抵抗記憶層が挟持されてなる抵抗記憶素子において、上部電極の抵抗記憶層と接する領域にカーボンナノチューブよりなる柱状電極を設けるので、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。
［第３実施形態］
本発明の第３実施形態による抵抗記憶素子及びその製造方法について図８乃至図１０を用いて説明する。なお、図１乃至図７に示す第１及び第２実施形態による抵抗記憶素子と同様の構成には同一の符号を付し説明を省略し或いは簡潔にする。
図８は本実施形態による抵抗記憶素子の構造を示す概略断面図、図９及び図１０は本実施形態による抵抗記憶素子の製造方法を示す工程断面図である。
はじめに、本実施形態による抵抗記憶素子の構造について図８を用いて説明する。
基板１０上には、下部電極１２が形成されている。下部電極１２が形成された基板１０上には、下部電極１２に達する開口部１８が形成された絶縁膜１６が形成されている。開口部１８内の下部電極１２上には、島状に分散して形成された複数の触媒金属２０ａを含む触媒金属層２０が形成されている。触媒金属２０ａ上にはカーボンナノチューブ２２が形成されている。これにより、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４が形成されている。柱状電極２４が形成された開口部１８内には、柱状電極２４の上部が露出するように絶縁膜２６が埋め込まれている。絶縁膜１８，２６上には、柱状電極２４に接するように設けられた抵抗記憶層１４が形成されている。抵抗記憶層１４上には、上部電極２８が形成されている。
このように、本実施形態による抵抗記憶素子は、下部電極１２と抵抗記憶層１４との間に、触媒金属２０ａ及びカーボンナノチューブ２２よりなる柱状電極２４が形成されていることに主たる特徴がある。下部電極１２と抵抗記憶層１４との間に柱状電極２４を形成する場合においても、抵抗記憶層１４内に形成されるフィラメント状の電流パスの位置及び密度は、柱状電極２４の位置及び密度によって規制される。したがって、柱状電極２４の位置及び密度を適宜制御することにより、フィラメント状の電流パスの位置及び密度を制御することができる。
次に、本実施形態による抵抗記憶素子の製造方法について図９及び図１０を用いて説明する。
まず、基板１０上に、例えばスパッタ法又は蒸着法により、例えば膜厚１００ｎｍのＣｕ膜１２ａと、例えば膜厚５ｎｍのＴａ膜１２ｂとを堆積する（図９（ａ））。
次いで、フォトリソグラフィ及びイオンミリングにより、Ｔａ膜１２ｂ及びＣｕ膜１２ａをパターニングし、Ｃｕ膜１２ａ及びＴａ膜１２ｂよりなる下部電極１２を形成する。
次いで、下部電極１２が形成された基板１０上に、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのＳｉＯ２膜を堆積する。これにより、ＳｉＯ２膜よりなる絶縁膜１６を形成する（図９（ｂ））。
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜１６に、下部電極１２に達する開口部１８を形成する。
次いで、開口部１８内の下部電極１２上に、島状に分散して形成された複数の触媒金属２０ａよりなる触媒金属層２０を形成する（図９（ｃ））。触媒金属層２０は、第１実施形態の場合と同様にして、例えばスパッタ法又は蒸着法により、例えば膜厚１ｎｍ相当のＣｏを堆積してアニールすることにより形成する。触媒金属層２０は、絶縁膜１６に開口部１８を形成する際に用いたフォトレジスト膜を利用したリフトオフにより、開口部１８内に選択的に形成することができる。
次いで、第１実施形態の場合と同様にして、触媒金属層２０上に、カーボンナノチューブ２２を成長する。こうして、開口部１８内に、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのＳｉＯ２膜を堆積する。これにより、ＳｉＯ２膜よりなる絶縁膜２６を形成する（図１０（ａ））。これにより、柱状電極２４が形成された開口部１８内は、絶縁膜２６により埋め込まれる。
次いで、例えばＣＭＰ法により、柱状電極２４の上端が露出するまで絶縁膜２６，１６を研磨する（図１０（ｂ））。
次いで、フォトリソグラフィ及びイオンミリングにより、ＴｉＯ２膜１４ａ、Ｔａ膜１２ｂ及びＣｕ膜１２ａをパターニングし、Ｃｕ膜１２ａ及びＴａ膜１２ｂよりなる下部電極１２と、ＴｉＯ２膜１４ａよりなる抵抗記憶層１４を形成する。
次いで、全面に、例えばスパッタ法又は蒸着法により、例えば膜厚３０ｎｍのＴｉＯ２膜と、例えば膜厚１０ｎｍのＴｉ膜と、例えば膜厚１００ｎｍのＣｕ膜とを堆積する。
次いで、フォトリソグラフィ及びイオンミリングにより、Ｃｕ膜、Ｔｉ膜及びＴｉＯ２膜をパターニングし、ＴｉＯ２膜よりなる抵抗記憶層１４と、Ｔｉ膜及びＣｕ膜よりなる上部電極２８とを形成し、本実施形態による抵抗記憶素子を完成する（図１０（ｃ））。
このように、本実施形態によれば、下部電極と上部電極との間に抵抗記憶層が挟持されてなる抵抗記憶素子において、下部電極の抵抗記憶層と接する領域にカーボンナノチューブよりなる柱状電極を設けるので、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置について図１１を用いて説明する。
図１１は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
シリコン基板３０上には、活性領域を画定する素子分離膜３２が形成されている。素子分離膜３２により画定された活性領域には、ゲート電極３４及びソース/ドレイン領域３６，３８を有するメモリセルトランジスタが形成されている。
メモリセルトランジスタが形成されたシリコン基板３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、ソース/ドレイン領域３６に接続されたコンタクトプラグ４２が埋め込まれている。層間絶縁膜４０上には、コンタクトプラグ４２を介してソース/ドレイン領域３６に電気的に接続されたソース線４４が形成されている。
ソース線４４が形成された層間絶縁膜４０上には、層間絶縁膜４６が形成されている。層間絶縁膜４６，４０には、ソース/ドレイン領域３８に接続されたコンタクトプラグ４８が埋め込まれている。
層間絶縁膜４６上には、コンタクトプラグ４８を介してソース/ドレイン領域３８に電気的に接続された下部電極５２が形成されている。下部電極５２上には、抵抗記憶層５４が形成されている。下部電極５２及び抵抗記憶層５４が形成された層間絶縁膜４６上には、抵抗記憶層５４に達する開口部６２が形成された層間絶縁膜６０が形成されている。開口部６２内には、複数の柱状電極５６が形成されている。開口部６２内における柱状電極５６の間隙には、絶縁膜６４が埋め込まれている。
層間絶縁膜６０及び絶縁膜６４上には、柱状電極５６に接続された上部電極５８が形成されている。こうして、コンタクトプラグ４８に接続された下部電極５２と、下部電極５２上に形成された抵抗記憶層５４と、抵抗記憶層５４上に形成された柱状電極５６と、柱状電極５６に接続された上部電極５８とを有する第１実施形態による抵抗記憶素子５０が形成されている。
上部電極５８が形成された層間絶縁膜６０上には、層間絶縁膜６６が形成されている。層間絶縁膜６６には、上部電極５８に接続されたコンタクトプラグ６８が埋め込まれている。層間絶縁膜６６上には、コンタクトプラグ６８を介して抵抗記憶素子５０の上部電極５８に接続されたビット線７０が形成されている。
こうして、メモリセルトランジスタと抵抗記憶素子５０とによりメモリセルが構成された不揮発性半導体記憶装置が構成されている。
抵抗記憶素子を用いた不揮発性半導体記憶装置の抵抗記憶素子として、第１実施形態による抵抗記憶素子を適用することにより、抵抗記憶素子の微細化が容易になり、ひいては不揮発性半導体記憶装置を高集積化することができる。
このように、本実施形態によれば、下部電極と上部電極との間に抵抗記憶層が挟持されてなり複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、抵抗記憶素子の下部電極の抵抗記憶層と接する領域にカーボンナノチューブよりなる柱状電極を設けるので、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。これにより、不揮発性半導体記憶装置の集積度及び高速性を向上することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、カーボンナノチューブ２２を用いて柱状電極２４を構成したが、カーボンナノチューブ２２の代わりに他の円筒型構造体を適用してもよい。例えば炭素元素円筒型構造体としては、カーボンナノチューブの他にカーボンナノファイバが知られており、カーボンナノチューブの代わりにカーボンナノファイバを適用することができる。また、炭素元素円筒型構造体の成長に用いる触媒金属としては、Ｃｏのほか、ＦｅやＮｉ等を適用することができる。
また、上記実施形態では、抵抗記憶素子を構成する抵抗記憶材料としてＴｉＯ２を適用した場合を示したが、抵抗記憶材料はこれに限定されるものではない。本願発明に適用可能な抵抗記憶材料としては、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等が挙げられる。或いは、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３Ｏｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。
また、上記実施形態では、下部電極をＣｕ膜とＴａ膜との積層膜により構成し、上部電極をＴｉ膜とＣｕ膜との積層膜により構成したが、電極の構成材料はこれに限定されるものではない。本願発明に適用可能な電極材料としては、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｔｉ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。電極材料は、抵抗記憶材料との相性等に応じて適宜選択することが望ましい。
また、上記第４実施形態では、不揮発性半導体記憶装置の抵抗記憶素子として第１実施形態による抵抗記憶素子を適用した場合を示したが、第２又は第３実施形態による抵抗記憶素子を適用してもよい。
また、上記第１、第２及び第４実施形態では抵抗記憶層と上部電極との間に柱状電極を設け、上記第３実施形態では下部電極と抵抗記憶層との間に柱状電極を設けたが、抵抗記憶層と上部電極との間及び下部電極と抵抗記憶層との間にそれぞれ柱状電極を設けてもよい。
また、上記第１乃至第４実施形態では、本発明の抵抗記憶素子をＲＲＡＭに適用した場合について説明したが、本発明の抵抗記憶素子はＲＲＡＭ以外の他の不揮発性半導体記憶装置に適用することも可能である。例えば、本発明の抵抗記憶素子は、ＲＯＭ（Read Only Memory）に適用することもできる。ＲＯＭの場合、一度の書き込み動作で抵抗状態が不可逆的に変化する抵抗記憶素子を用いることができる。例えば、初期状態で高抵抗状態を示し、所定の電圧印加により絶縁膜の絶縁破壊を引き起こして低抵抗状態を示すに至り、その後は低抵抗状態を維持する抵抗記憶素子が適用可能である。このような抵抗記憶素子は、ＲＲＡＭに用いられるような特有の抵抗記憶材料を用いることなく、一般的な絶縁材料や半導体材料、例えばシリコン酸化膜やシリコン窒化膜等を用いて構成することができる。
本発明による抵抗記憶素子及びその製造方法は、抵抗記憶層内におけるフィラメント状の電流パスの位置及び密度の制御性を向上することができる。したがって、このような抵抗記憶素子及びその製造方法は、不揮発性半導体記憶装置の集積度及び高速性を向上するうえで極めて有用である。
基板１０上には、下部電極１２が形成されている。下部電極１２上には、抵抗記憶材料よりなる抵抗記憶層１４が形成されている。下部電極１２及び抵抗記憶層１４が形成された基板１０上には、抵抗記憶層１４に達する開口部１８が形成された絶縁膜１６が形成されている。開口部１８内の抵抗記憶層１４上には、島状に分散して形成された複数の触媒金属２０ａを含む触媒金属層２０が形成されている。触媒金属２０ａ上にはカーボンナノチューブ２２が形成されている。これにより、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４が形成されている。柱状電極２４が形成された開口部１８内には、柱状電極２４の上部が露出するように絶縁膜２６が埋め込まれている。絶縁膜１６，２６上には、柱状電極２４に電気的に接続された上部電極２８が形成されている。
次いで、下部電極１２及び抵抗記憶層１４が形成された基板１０上に、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのＳｉＯ２膜を堆積する。これにより、ＳｉＯ２膜よりなる絶縁膜１６を形成する（図３（ｂ））。
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜１６に、抵抗記憶層１４に達する開口部１８を形成する。なお、絶縁膜１６は、例えばフッ素系のエッチングガスを用いてドライエッチングを行う。抵抗記憶層１４に与えるエッチングダメージを軽減する観点から、ドライエッチングと例えば弗酸系水溶液を用いたウェットエッチングとを併用してもよい。
次いで、全面に、例えばスパッタ法又は蒸着法により、例えば膜厚１０ｎｍのＴｉ膜２８ａと、例えば膜厚１００ｎｍのＣｕ膜２８ｂとを堆積する。
基板１０上には、下部電極１２が形成されている。下部電極１２が形成された基板１０上には、下部電極１２に達する開口部１８が形成された絶縁膜１６が形成されている。開口部１８内の下部電極１２上には、抵抗記憶層１４が形成されている。抵抗記憶層１４上には、島状に分散して形成された複数の触媒金属２０ａを含む触媒金属層２０が形成されている。触媒金属２０ａ上にはカーボンナノチューブ２２が形成されている。これにより、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４が形成されている。柱状電極２４が形成された開口部１８内には、柱状電極２４の上部が露出するように絶縁膜２６が埋め込まれている。絶縁膜１６，２６上には、柱状電極２４に電気的に接続された上部電極２８が形成されている。
次いで、例えば図４（ａ）乃至図４（ｃ）に示す第１実施形態による抵抗記憶素子の製造方法と同様にして、絶縁膜２６及び上部電極２８を形成し、本実施形態による抵抗記憶素子を完成する（図７（ｂ））。
基板１０上には、下部電極１２が形成されている。下部電極１２が形成された基板１０上には、下部電極１２に達する開口部１８が形成された絶縁膜１６が形成されている。開口部１８内の下部電極１２上には、島状に分散して形成された複数の触媒金属２０ａを含む触媒金属層２０が形成されている。触媒金属２０ａ上にはカーボンナノチューブ２２が形成されている。これにより、触媒金属２０ａ及びカーボンナノチューブ２２よりなる複数の柱状電極２４が形成されている。柱状電極２４が形成された開口部１８内には、柱状電極２４の上部が露出するように絶縁膜２６が埋め込まれている。絶縁膜１６，２６上には、柱状電極２４に接するように設けられた抵抗記憶層１４が形成されている。抵抗記憶層１４上には、上部電極２８が形成されている。
このように、本実施形態によれば、下部電極と上部電極との間に抵抗記憶層が挟持されてなり複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、抵抗記憶素子の上部電極の抵抗記憶層と接する領域にカーボンナノチューブよりなる柱状電極を設けるので、抵抗記憶素子の抵抗状態に寄与するフィラメント状の電流パスの位置及び密度を、柱状電極の位置及び密度によって制御することができる。これにより、不揮発性半導体記憶装置の集積度及び高速性を向上することができる。

Claims (9)

  1. 一対の電極と、前記一対の電極間に挟持された絶縁膜とを有する抵抗記憶素子であって、
    前記一対の電極少なくとも一方は、前記絶縁膜と接する領域に、炭素の円筒型構造体よりなる複数の柱状電極を有する
    ことを特徴とする抵抗記憶素子。
  2. 請求の範囲第１項記載の抵抗記憶素子において、
    前記炭素の円筒型構造体は、カーボンナノチューブである
    ことを特徴とする抵抗記憶素子。
  3. 請求の範囲第１項又は第２項記載の抵抗記憶素子において、
    前記絶縁膜は、電圧の印加によって前記高抵抗状態と前記低抵抗状態とが切り替わる抵抗記憶材料よりなる
    ことを特徴とする抵抗記憶素子。
  4. 請求の範囲第３項に記載の抵抗記憶素子において、
    前記抵抗記憶材料は、チタン酸化物、ニッケル酸化物、Ｐｒ１−ｘＣａｘＭｎＯ３、又はＬａ１−ｘＣａｘＭｎＯ３である
    ことを特徴とする抵抗記憶素子。
  5. メモリセルトランジスタと、
    一方が前記メモリセルトランジスタに接続された一対の電極と、前記一対の電極間に挟持された絶縁膜とを有し、前記一対の電極少なくとも一方が、前記絶縁膜と接する領域に、炭素の円筒型構造体よりなる複数の柱状電極を有する抵抗記憶素子と
    を有することを特徴とする不揮発性半導体記憶装置。
  6. 基板上に下部電極を形成する工程と、
    前記下部電極上に絶縁膜を形成する工程と、
    前記絶縁膜上に炭素の円筒型構造体よりなる複数の柱状電極を形成する工程と、
    前記複数の柱状電極上に、前記複数の柱状電極に電気的に接続された上部電極を形成する工程と
    を有することを特徴とする抵抗記憶素子の製造方法。
  7. 請求の範囲第６項に記載の抵抗記憶素子の製造方法において、
    前記絶縁膜を形成する工程は、酸化物が絶縁体となる金属材料よりなる金属膜を形成する工程と、前記金属膜を酸化して絶縁膜に置換する工程とを有する
    ことを特徴とする抵抗記憶素子の製造方法。
  8. 請求の範囲第７項に記載の抵抗記憶素子の製造方法において、
    前記金属膜を酸化して前記絶縁膜に置換する工程は、前記複数の柱状電極を形成する工程で同時に行う
    ことを特徴とする抵抗記憶素子の製造方法。
  9. 基板上に下部電極を形成する工程と、
    前記下部電極上に、炭素の円筒型構造体よりなり前記下部電極に電気的に接続された複数の柱状電極を形成する工程と、
    前記複数の柱状電極上に絶縁膜を形成する工程と、
    前記絶縁膜上に上部電極を形成する工程と
    を有することを特徴とする抵抗記憶素子の製造方法。
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