JPWO2007074828A1 - 電力供給制御装置及びその閾値変更方法 - Google Patents

Abstract

ローレベルの制御信号Ｓ１がゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になると、パワーＭＯＳＦＥＴ１４には、第２異常用閾値電流ＩＬfcよりも高い突入電流が流れるが、第１異常用閾値電流ＩＬocは突入電流よりも高い初期レベルにあるためパワーＭＯＳＦＥＴ１４に第１強制遮断動作をさせない。また、突入電流の発生により、ヒューズ時間カウンタ７３のカウントアップ動作が開始され、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るまで、そのカウンタ値が積算され、これに伴って第１異常用閾値電流ＩＬocが経時的に低いレベルに変更されていく。

Description

本発明は、電力供給制御装置に関し、特に突入電流対策に関する。

従来、電源と負荷とを接続する電力供給ラインに、例えばパワーＭＯＳＦＥＴなどの大電力用の半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電力供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置のなかには、自己保護機能を有するものがある。この自己保護機能は、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該半導体スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する機能である。具体的には、例えば下記特許文献１に示すように、電流検出用の抵抗を上記半導体スイッチ素子の通電端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗における電圧降下に基づき半導体スイッチ素子を流れる負荷電流を検出して、この負荷電流が所定の閾値以上になると過電流と判定するようなものがある。そして、上述の自己保護機能に基づく電流遮断は、遮断後に所定時間が経過すれば、当該半導体スイッチ素子は再びオン状態に自己復帰する構成とされている。これは、半導体スイッチ素子自体が過熱状態に陥ることを回避するために設けられている機能であるところ、異常電流を遮断すれば、元々備えられている放熱装置によって半導体スイッチ素子は速やかに温度が低下するはずだからである。
特開２００１−２１７６９６公報

（発明が解決しようとする課題）
ところで、例えば負荷がモータやライトなどであるとき、電力供給制御装置の電源を投入した際、半導体スイッチ素子には負荷の定常電流よりも遥かに大きい電流、いわゆる突入電流が短時間流れることがある。ここで、上記過電流判定のための閾値を、例えば突入電流よりも低いレベルに設定した場合を考える。この場合、電源投入時から突入電流が治まるまで、半導体スイッチ素子は、突入電流によって遮断し所定時間後にオン状態に復帰する遮断・復帰動作を繰り返すことになり、負荷への電力供給制御になかなか移行できなくなるという問題が生じる。

この問題を避けるために、上記閾値を突入電流よりも高いレベルに設定した場合には、その後定常状態に落ち着いた後に例えば負荷が短絡して過電流が半導体スイッチ素子に流れるようになっても、突入電流よりも大きい過電流でないと過電流判定ができないという問題があった。

本発明は上記のような事情に基づいて完成されたものであって、その目的は、突入電流対策を実現しつつ過電流異常を早期に検出することが可能な電力供給制御装置及びその閾値変更方法を提供するところにある。

（課題を解決するための手段）
本発明の電力供給制御装置の閾値変更方法は、電源から負荷への電力供給ラインに半導体スイッチ素子を配して、その半導体スイッチ素子に流れる負荷電流が第１閾値を超えた場合に前記半導体スイッチ素子に第１基準時間だけ第１遮断動作を行わせた後に通電状態に復帰させる過電流保護機能を有する電力供給制御装置の閾値変更方法であって、前記電力供給ラインが通電されたことを条件に前記第１閾値のレベルを経時的に低下させる。

これにより、半導体スイッチ素子に第１遮断動作をさせるための第１閾値は、電力供給ラインの通電が検出される前までは比較的に高い初期レベルに設定されており、電力供給ラインの通電が検出されたことを条件に上記初期レベルよりも低いレベルに変更される。従って、第１閾値の初期レベルを突入電流よりも高いレベルに設定しておくことで、突入電流によって半導体スイッチ素子に第１遮断動作させてしまうことを防止しつつ、定常状態後における過電流異常を突入電流よりも低いレベルで検出して半導体スイッチ素子に第１遮断動作をさせることができる。

また、上記発明は、前記過電流保護機能の実行による前記半導体スイッチ素子の前記第１遮断動作が行われたことを条件に、前記第１閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行することが望ましい。

これにより、仮に、電力供給ラインの通電が検出された後に半導体スイッチ素子が第１遮断動作されてもそのまま第１閾値のレベルを下げたままにする構成とした場合には、次のような問題が発生し得る。即ち、何らかの原因により負荷起動時の負荷抵抗が大きく、突入電流の経時的変化の勾配が例えば設計段階で想定した変化よりも緩やかになった場合には、その突入電流レベルが、低いレベルに変更された第１閾値を上回ることで半導体スイッチ素子の第１遮断動作が行われることがある。そうすると、第１基準時間経過後に半導体スイッチ素子が通電状態に復帰されるが、このときに発生する突入電流レベルが、既に低いレベルに変更された第１閾値を即時に上回って再び半導体スイッチ素子の第１遮断動作が行われることになる。従って、突入電流によって半導体スイッチ素子に通電後、即時に遮断という動作を繰り返し行わせる結果となり、負荷への正常な電力供給制御が行えなくなるおそれがある。

しかし、本発明によれば、通電検出信号が出力された後に半導体スイッチ素子の第１遮断動作が行われたことを条件に第１閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行される。従って、半導体スイッチ素子に、経時的に変化する第１閾値を突入電流が上回るまでの間の通電と、第１閾値を突入電流が上回ったときの遮断とを繰り返させることで突入電流の立ち上がりレベルが次第に低くなり第１閾値を下回るようになるため、半導体スイッチ素子の通電後、即時に遮断という動作の繰り返し状態から抜け出すことができる。一方、初期化動作が所定の回数実行された後は、第１閾値は初期化されずに低いレベルに維持されるため、その低いレベルで過電流異常を検出できる。

また、本発明において、前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第１閾値よりも低いレベルの第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に第２異常電流信号を出力する第２異常電流検出回路であり、前記第２異常電流検出回路から前記第２異常電流信号が出力されたことを条件に、少なくとも前記第２異常電流信号が出力されている異常時間を積算していく動作を開始する異常時間積算回路を備え、前記閾値変更回路は、前記異常時間積算回路の積算時間に応じて前記第１閾値のレベルを下げる構成が望ましい。

これにより、半導体スイッチ素子に遮断動作をさせるための第１閾値は、半導体スイッチ素子に流れる負荷電流が第２閾値を超える前までは比較的に高い初期レベルに設定されており、負荷電流が第２閾値を超えたことを条件に積算が開始される積算時間に応じて上記初期レベルよりも低いレベルに変更される。従って、第１閾値の初期レベルを突入電流よりも高いレベルに設定しておくことで、突入電流によって半導体スイッチ素子に遮断動作させてしまうことを防止しつつ、定常状態後における過電流異常を突入電流よりも低いレベルで検出して半導体スイッチ素子に遮断動作をさせることができる。

更に、電力供給制御装置のなかには、例えばその半導体スイッチ素子の下流側の電力供給ラインに別のスイッチ素子が設けられ、このスイッチ素子のオンオフによっても負荷への電力供給制御を行うことができるように使用される場合がある。この場合、例えば、下流側のスイッチ素子においてオンオフが複数回繰り返されることによって電力供給ラインに突入電流が複数回発生することがある。また、電力供給制御装置の電源投入当初だけでなく、その後、上記スイッチ素子が遮断状態から通電状態に復帰されたときにも突入電流が半導体スイッチ素子に流れることがある。

そこで、本発明において、異常時間の積算開始後に、負荷電流が正常レベル以下になっている状態が第２基準時間続いたことを条件に異常時間積算回路の積算時間をクリア（現在の積算時間を、初期時間または現在の積算時間よりも初期時間に近い時間に変更）することで第１閾値を例えば初期レベル等に戻す構成が望ましい。これにより、電力供給制御装置の電源投入後に突入電流が複数回発生してもこれら複数回の突入電流によって半導体スイッチ素子に遮断動作させてしまうことを防止できる。

また、本発明において、電力供給ラインに流れる負荷電流が第２閾値を超えたときに異常時間の積算を開始し、その異常時間が第３基準時間に達したときに半導体スイッチ素子に遮断動作をさせる一方で、第３基準時間に達する前に負荷電流が正常レベル以下になっている正常状態が第２基準時間だけ継続した場合には、それまで積算された異常時間積算回路の積算時間をクリア（現在の積算時間を初期値または現在の積算値よりも初期値に近い値に戻す）して半導体スイッチ素子の遮断動作をさせないようにする構成が望ましい。これにより、連続的な過電流は勿論、断続的な過電流でその過電流の発生間隔が第２基準時間より短いチャタリングショートも検出して外部回路（負荷及び電線を含む）の保護を図ることができる。

また、例えば、電力供給制御装置の半導体スイッチ素子の下流側の電力供給ラインに別のスイッチ素子が設けられ、電力供給制御装置の半導体スイッチ素子のオン動作中に、上記下流側のスイッチ素子のオンオフによっても負荷への電力供給制御が行えるように使用される場合がある。この場合、下流側のスイッチ素子においてオンオフが複数回繰り返されることによって電力供給ラインに突入電流が複数回発生することがある。

そこで、本発明において、異常時間の積算開始後に、負荷電流が正常レベル以下になっている状態が第２基準時間だけ続いたことを条件に異常時間積算回路の積算時間を初期時間にリセットすることで第１閾値を例えば初期レベルに戻すとともにカウント回数をリセットすることで初期化動作を可能な状態にする構成が望ましい。これにより、電力供給制御装置の電源投入後に突入電流が複数回発生してもこれら複数回の突入電流によって半導体スイッチ素子に通電後、即時に遮断という動作の繰り返し状態から抜け出すことができる。

本発明の実施形態１に係る電力供給制御装置の全体構成を示すブロック図 入力インターフェース部の回路図 内部グランド生成部の回路図 カレントミラー部、閾値電圧生成部及び過電流異常検出部の回路図 第１異常用閾値電流と第２異常用閾値電流との設定レベルを説明するためのグラフ コントロールロジック部の回路図 ヒューズ時間カウンタのカウンタ値とビット信号との対応関係を示した表 ゲート駆動部の構成を示した概要図 充電時のゲート電圧と時間との関係を示すグラフ 放電時のゲート電圧と時間との関係を示すグラフ 電力供給制御装置がローレベルの定電圧信号を制御信号として受ける場合のタイムチャート 第１異常用閾値電流を上回る突入電流が発生した場合のタイムチャート 第１異常用閾値電流を上回らないが極めて緩やかに変化する突入電流が発生した場合のタイムチャート 電力供給制御装置がＰＷＭ信号を制御信号として受ける場合のタイムチャート 実施形態２に係る電力供給制御装置の全体構成を示すブロック図 ソース電位制御部、閾値電圧生成部及び電流異常検出部の回路図 コントロールロジック部の回路図 ヒューズカウンタ及びＦＲカウンタのカウンタ値と閾値指令信号との対応関係を示した表 電力供給制御装置の動作を説明するための各信号のタイムチャート（正常時） 電力供給制御装置の動作を説明するための各信号のタイムチャート（オーバーカレント時） 電力供給制御装置の動作を説明するための各信号のタイムチャート（ヒューズカレント時）

符号の説明

１０，２１０…電力供給制御装置
１１…負荷
１２…電源
１３…電力供給ライン
１４…パワーＭＯＳＦＥＴ（半導体スイッチ素子）
１８…センスＭＯＳＦＥＴ（電流検出素子）
２８…ゲート駆動部（スイッチ制御回路）
３０…電線（外部回路）
５２，２５２…閾値電圧生成部（閾値変更回路）
５８，２５８…比較回路（第１異常電流検出回路）
５９…比較回路（通電検出回路、第２異常電流検出回路）
７１…遮断時間カウンタ（過電流保護回路）
７２…クリアカウンタ（正常時間積算回路、回数リセット回路）
７３…ヒューズ時間カウンタ（時間積算回路、異常時間積算回路）
８８…回数カウント回路（閾値初期化回路）
２７１…ＦＲカウンタ（フリーランニングカウンタ回路）
２７２…クリアカウンタ（クリアカウンタ回路）
２７３…ヒューズカウンタ（ヒューズカウンタ回路）
２７７…ＦＲＣリセット生成回路（フリーランニングカウンタリセット回路）
２９２…ＣＬＣリセット生成回路（正常時間リセット回路）
ＣＬＲ…クリア信号
ＯＣ…第１異常電流信号、オーバーカレント信号
ＦＣ…第２異常電流信号、ヒューズカレント信号（通電検出信号）
ＩＬ…負荷電流
ＩＬoc…第１異常用閾値電流（第１閾値）
ＩＬfc…第２異常用閾値電流（第２閾値）
Ｉｓ…センス電流（電流検出信号）
ＯvF7…カウント指令信号（カウントアップ信号）
Ｓ１，Ｏｎ…制御信号
Ｓ２…出力信号

本発明の一実施形態を図１〜図１３を参照しつつ説明する。

＜電力供給制御装置の構成＞
図１は、本実施形態に係る電力供給制御装置１０の全体構成のブロック図である。この電力供給制御装置１０は図示しない車両に搭載され、その車両用電源（以下、「電源１２」）から負荷１１として例えばデフォッガー用ヒータ（線形抵抗性の負荷）、車両用のランプ、クーリングファン用モータ及びワイパー用モータ（Ｌ負荷（誘導負荷））などへの電力供給制御を行うために使用される。なお、以下では、「負荷」は電力供給制御装置１０の制御対象装置であって、電力供給制御装置１０とその制御対象装置との間に連なる電線３０を含まない意味とし、「外部回路」を負荷１１と電線３０とを含めた意味として説明する。

具体的には、電力供給制御装置１０は、電源１２から負荷１１への電力供給ライン１３中に設けられるパワーＦＥＴとしてのパワーＭＯＳＦＥＴ１４（「半導体スイッチ素子」の一例）を備えている。そして、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を与えてオンオフ動作させることで、そのパワーＭＯＳＦＥＴ１４の出力側に連なる負荷１１への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置１０は、入力端子Ｐ１が外部の操作スイッチ１５に接続される構成をなし、この操作スイッチ１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗１５ａを介して操作スイッチ１５に接続され、抵抗１５ａと操作スイッチ１５との接続点が抵抗１５ｂを介して電源１２に接続されており、入力端子Ｐ１は、操作スイッチ１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。

電力供給制御装置１０は、図１に示すように、上記入力端子Ｐ１と、電源１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体装置１７（半導体ディバイス）として構成されている。本実施形態では、パワーＭＯＳＦＥＴ１４、後述するセンスＦＥＴとしてのセンスＭＯＳＦＥＴ１８（「電流検出素子」の一例）、及び、温度検出素子としての温度センサ１９（本実施形態では例えばダイオード）がパワーチップ２０としてワンチップ化され、それ以外の回路が搭載された制御チップ２１に組み付けられて構成されている。

パワーチップ２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のＭＯＳＦＥＴが配列され、ほとんどのＭＯＳＦＥＴ群が、ソースを後述するカレントミラー部５１のパワーＦＥＴ用入力５１ａ及び負荷接続端子Ｐ４に共通接続することでパワーＭＯＳＦＥＴ１４を構成し、残りのＭＯＳＦＥＴ群が、ソースをカレントミラー部５１のセンスＦＥＴ用入力５１ｂに共通接続することでセンスＭＯＳＦＥＴ１８を構成している。なお、パワーＭＯＳＦＥＴ１４を構成するＭＯＳＦＥＴの数と、センスＭＯＳＦＥＴ１８を構成するＭＯＳＦＥＴの数との比が概ねセンス比である。

制御チップ２１には、主として、入力インターフェース部２２、内部グランド生成部２３、電流検出部２４、過熱検出部２５、ダイアグ出力部２６、過電流保護回路及び過熱保護回路として機能するコントロールロジック部２７、ゲート駆動部２８が搭載されている。

（入力インターフェース部）
入力インターフェース部２２は、入力側が入力端子Ｐ１に接続されており、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｓ１が、オンしているときにローレベルの制御信号Ｓ１が入力され、この制御信号Ｓ１が内部グランド生成部２３及びコントロールロジック部２７に与えられる。電力供給制御装置１０は、後述するように、電流異常も温度異常も発生していない正常状態においては、上記ローレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオンさせて通電状態とする一方で、ハイレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオフさせて遮断状態にする。従って、本実施形態では、ローレベルの制御信号Ｓ１が「オン指令信号」の一例であり、ハイレベルの制御信号Ｓ１が「オフ指令信号」の一例であり、ゲート駆動部２８が「スイッチ制御回路」として機能する。

具体的には、入力インターフェース部２２は、図２に示すように、電源端子Ｐ２と内部グランドＧＮＤ１（０＜ＧＮＤ１＜Ｖcc）との間に、カソード側が高電位側に配された１対のダイオード３１，３１が直列接続され、これらの接続点に抵抗３２を介して入力端子Ｐ１が接続されている。高電位側のダイオード３１には、ゲートとソースとが短絡接続（ダイオード接続）されたＦＥＴ３３が並列接続されている。入力端子Ｐ１にハイレベルの制御信号Ｓ１が入力されているときには、電源電圧Ｖcc側にプルアップされており、ハイレベルの制御信号Ｓ１に応じたハイレベルの信号（本実施形態では説明を簡略するためにハイレベルの制御信号Ｓ１とする）がヒステリシスコンパレータ３４及び反転回路３５を介して出力される。一方、入力端子Ｐ１にローレベルの制御信号Ｓ１が入力されると、ＦＥＴ３３からの定電流が抵抗３２を介して入力端子Ｐ１側に流れて、ローレベルの制御信号Ｓ１に応じたローレベルの信号（本実施形態では説明を簡略するためにローレベルの制御信号Ｓ１とする）がヒステリシスコンパレータ３４及び反転回路３５を介して出力される。

なお、入力端子Ｐ１に負電圧（＜ＧＮＤ１）の制御信号Ｓ１が入力されたときには、内部グランドＧＮＤ１から低電位側のダイオード３１及び抵抗３２を介して入力端子Ｐ１側に電流が流れて、やはりローレベルの制御信号Ｓ１を出力するようになっている。また、図１に示すように、電源端子Ｐ２とグランド端子Ｐ６との間には、カソード側が高電位側に配されたダイオード３６と抵抗３７とが直列接続され、これらの接続点が上記内部グランドＧＮＤ１とされている。このような構成であれば、誤ってグランド端子Ｐ６側が電源電圧Ｖcc側に接続された場合でも、この電力供給制御装置１０の回路内に流れる電流をダイオード３６によって一定レベル以下に規制することができる。

（内部グランド生成部）
定電圧電源生成回路としての内部グランド生成部２３は、入力インターフェース部２２からローレベルの制御信号Ｓ１（オン指令信号）、及び、後述するクリアカウンタ７２からローレベルの出力信号Ｓ２（クリアカウンタ７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定の定電圧分だけ低い内部グランドＧＮＤ２を生成する。換言すれば、内部グランド生成部２３は、入力インターフェース部２２からハイレベルの制御信号Ｓ１（オフ指令信号）を受けても、クリアカウンタ７２からローレベルの出力信号Ｓ２を受けている限り、通電状態が継続され内部グランドＧＮＤ２を生成し続ける。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧がコントロールロジック部２７に供給されることで、このコントロールロジック部２７が動作可能な状態となる。

具体的には、内部グランド生成部２３は、図３に示すように、ローレベルの制御信号Ｓ１（オン指令信号）を受けてオン動作するスイッチ素子としてのＦＥＴ４１と、ローレベルの出力信号Ｓ２を受けてオン動作するスイッチ素子としてのＦＥＴ４２とをそれぞれ備えている。これら両ＦＥＴ４１，４２の出力側はスイッチ素子としてのＦＥＴ４３の制御端子に接続されている。このＦＥＴ４３は入力側（ドレイン側）がツェナーダイオード４４を介して電源端子Ｐ２に接続され、出力側（ソース側）が上記抵抗３７を介してグランド端子Ｐ６に接続されている。

そして、内部グランド生成部２３は、上記したローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が入力されたときには、ＦＥＴ４３がオンして通電し、電源電圧Ｖccからツェナーダイオード４４のツェナー電圧分だけ低い内部グランドＧＮＤ２を生成し、これをボルテージフォロワ接続されたオペアンプ４５を介してコントロールロジック部２７に与える。なお、本実施形態では、ツェナーダイオード４４及びＦＥＴ４３が連なる電力供給ライン中にソースとゲートとが短絡接続（ダイオード接続）されたＦＥＴ４６を接続することで、ＦＥＴ４３のオン時においてツェナーダイオード４４に定電流が流れるようにして内部グランドＧＮＤ２をより安定させるようにしている。

（電流検出部）
電流検出部２４は、図１に示すように、カレントミラー部５１と、閾値電圧生成部５２と、過電流異常検出部５３とを備えて構成されている。図４は、カレントミラー部５１、閾値電圧生成部５２及び過電流異常検出部５３を拡大して示す回路であり、他の回路構成は一部省略されている。

ａ．カレントミラー部
カレントミラー部５１は、パワーＭＯＳＦＥＴ１４とセンスＭＯＳＦＥＴ１８との出力側電位（ソース電位）を同電位に保持するための電位制御回路５４と、１対のカレントミラー回路５５，５５とを備えている。

電位制御回路５４は、パワーＦＥＴ用入力５１ａ（パワーＭＯＳＦＥＴ１４のソース）とセンスＦＥＴ用入力５１ｂ（センスＭＯＳＦＥＴ１８のソース）とに１対の入力端子がそれぞれ接続されるオペアンプ５６、センスＦＥＴ用入力５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ５６の出力が与えられるスイッチ素子としてのＦＥＴ５７を備えている。より具体的には、オペアンプ５６の逆相入力がパワーＦＥＴ用入力５１ａに接続され、オペアンプ５６の正相入力がセンスＦＥＴ用入力５１ｂに接続されている。このオペアンプ５６の差動出力は、ＦＥＴ５７のゲート−ドレイン間を介して、正相入力にフィードバックされている。

このようにオペアンプ５６の差動出力をフィードバックすることによって、オペアンプ５６の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ１４に流れる負荷電流電流ＩＬに対して安定した一定比率（上記センス比）のセンス電流Ｉｓ（「電流検出素子からの電流検出信号」の一例）をセンスＭＯＳＦＥＴ１８に流すことができる。

電位制御回路５４からのセンス電流Ｉｓは上記１対のカレントミラー回路５５，５５及び外部端子Ｐ５を介して外付け抵抗１６に流れ、このセンス電流Ｉｓに応じて外部端子Ｐ５の端子電圧Ｖｏが変化する。

ｂ．過電流異常検出部
過電流異常検出部５３は、複数（本実施形態では２つ）の比較回路５８，５９（本実施形態では、ヒステリシスコンパレータ）を備え、外部端子Ｐ５の端子電圧Ｖｏが比較回路５８の一方の入力端子に与えられると共に、比較回路５９の一方の入力端子に与えられる。

比較回路５８（「第１異常電流検出回路」の一例）は、他方の入力端子に閾値電圧生成部５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルの第１異常電流信号ＯＣをコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc（「第１閾値」の一例）」とし、このときの電流異常を「オーバーカレント」という。

比較回路５９（「通電検出回路、第２異常電流検出回路」の一例）は、他方の入力端子に閾値電圧生成部５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルの第２異常電流信号ＦＣ（「通電検出信号」の一例）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc（「第２閾値」の一例）」とし、このときの電流異常を「ヒューズカレント」という。

ｃ．閾値電圧生成部
閾値電圧生成部５２（「閾値変更回路」の一例）は、基準電圧を複数の抵抗で分圧する分圧回路を備え、この分圧回路によって生成される複数の分圧電圧から選択する分圧電圧を変更することで過電流異常検出部５３に与える異常用閾値電圧を変更できるようになっている。具体的には、閾値電圧生成部５２は、図４に示すように、パワーＭＯＳＦＥＴ１４のソースとグランド端子Ｐ６との間に接続された分圧回路６０を備える。この分圧回路６０は、複数の抵抗（本実施形態では８つの抵抗６０ａ〜６０ｈ）を直列接続して構成されており、抵抗６０ａと抵抗６０ｂとの接続点Ａの分圧電圧が上記第２異常用閾値電圧Ｖfcとして出力される。

また、閾値電圧生成部５２は、上記比較回路５８の他方の入力端子を、抵抗６０ｂ〜６０ｈの各接続点Ｂ〜Ｇに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ６１ａ〜６１ｆを備えている。従って、ＦＥＴ６１ａからＦＥＴ６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖocを段階的にレベルダウンさせることができる。各ＦＥＴ６１ａ〜６１ｆは、後述するようにコントロールロジック部２７によってオンオフ制御される。

なお、本実施形態では、分圧回路６０はパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓを分圧する構成としたが、ソース電圧以外の所定電圧をを基準電圧として分圧する構成であってもよい。但し、本実施形態のような構成であれば、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓの増減に応じて増減するように各異常用閾値電圧を設定できる。従って、ソース電圧の変動にかかわらず固定レベルの閾値を設定するような構成と比較して、例えば負荷１１の短絡等が生じた場合に、電源電圧Ｖccの大小にかかわらず外付け抵抗１６の端子電圧Ｖｏが即座に異常用閾値電圧に達することとなり、各電流異常を迅速に検出できる。更に、この実施形態では、パワーＭＯＳＦＥＴ１４がオフしているときでもソース電圧Ｖｓが０［Ｖ］にならないようにバイアスするため、コントロールロジック部２７からのバイアス信号Biasによってオン動作するスイッチ素子としてのＦＥＴ６２によって電源１２からの電流を抵抗６３を介して分圧回路６０に流すようになっている。なお、このバイアス信号Biasは、ローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が出力されたときにコントールロジック部２７から出力され、上記ＦＥＴ６２がオンする。

ここで、図５は、上記第１異常用閾値電流ＩＬocと第２異常用閾値電流ＩＬfcとの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置１０に接続され得る電線３０（例えば電線被覆材）の発煙特性について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線Ｌ１が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線３０に流したときに当該電線３０の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線Ｌ１が図示されている。また、同グラフには、任意の一定電流（ワンショット電流）と、それをパワーＭＯＳＦＥＴ１４に流したときに当該パワーＭＯＳＦＥＴ１４が破壊してしまうまでの時間との関係を示す自己破壊特性曲線Ｌ２も図示されている。そして、第２異常用閾値電流ＩＬfcは、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。また、第１異常用閾値電流ＩＬocは、後述するヒューズ時間カウンタ７３が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。

なお、同グラフは、電力供給制御装置１０に接続され得る電線３０の中から選択された一の電線３０の発煙特性を示している。また、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応して上記異常電流信号ＦＣ，ＯＣを出力するときの負荷電流ＩＬ及びセンス電流Ｉｓも異なってくるが、この調整は、前述した外付け抵抗６４の抵抗値を変更することにより容易に行うことができる。

同グラフ中、ＩLmaxは負荷１１の定格電流（設計時に保証される機器の使用限度）であり、Ｉｏは電線３０における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第２異常用閾値電流ＩＬfcは、図５に示すように、負荷１１の定格電流ＩLmaxよりもやや高いレベルに設定されており、比較回路５９は、負荷電流ＩＬが第２異常用閾値電流ＩＬfcに達したヒューズカレントを検出して第２異常電流信号ＦＣを出力する。このように負荷電流ＩＬが第２異常用閾値電流ＩＬfc程度である場合には、後述するように、パワーＭＯＳＦＥＴ１５を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。

これに対して、上記第１異常用閾値電流ＩＬocは、第２異常用閾値電流ＩＬfcよりも高いレベルに設定されている。比較回路５８は、負荷電流ＩＬが第１異常用閾値電流ＩＬocに達したオーバーカレントを検出して第１異常電流信号ＯＣを出力する。このように負荷電流ＩＬが第１異常用閾値電流ＩＬocを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ１５を即時的に遮断する必要がある。閾値電圧生成部５２は、図５に示すように、この第１異常用閾値電流ＩＬocを、当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように、ヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。

（過熱検出部）
過熱検出部２５は、パワーチップ２０に設けられた温度センサ１９から当該パワーチップ２０の温度に応じた温度信号Ｓ４を受ける。そして、過熱検出部２５は、所定の閾値温度を超える温度信号Ｓ４を受けたときに温度異常としてローレベルの異常温度信号ＯＴをコントロールロジック部２７に与える。

なお、ダイアグ出力回路２６は、後述するように電流異常或いは温度異常が発生し、コントロールロジック部２７によってパワーＭＯＳＦＥＴ１４に後述する第１及び第２の強制遮断動作を行わせている間、ハイレベルのダイアグ信号Diagをコントロールロジック部２７から受けることでダイアグ出力端子Ｐ７をローレベルにプルダウンさせてダイアグ出力を実行する。これにより、パワーＭＯＳＦＥＴ１４が電流異常や温度異常の発生、ヒューズ機能の実行によって強制遮断状態になっていることを外部に通知することが可能となる。

（コントロールロジック部）
図６は、コントロールロジック部２７の回路図である。このコントロールロジック部２７は、主として、遮断時間カウンタ７１、クリアカウンタ７２、ヒューズ時間カウンタ７３、発振回路７４、リセット信号発生回路７５、及び、回数カウント回路８８等を備える。また、コントロールロジック部２７は、前述したように、入力インターフェース部２２からの制御信号Ｓ１、電流検出部２４からの第１異常電流信号ＯＣ及び第２異常電流信号ＦＣ、過熱検出部２５からの異常温度信号ＯＴを受ける。

ａ．発振回路及びリセット信号発生回路
発振回路７４は、例えば２つ異なる周期のクロック信号ＣＬＫ１（例えば１２５μｓｅｃ），クロック信号ＣＬＫ２（例えば４ｍｓｅｃ）を生成して出力する。リセット信号発生回路７５は、上記内部グランド生成部２３が通電しこのコントロールロジック部２７が動作するのに十分な定電圧を生成し、上記発振回路７４のクロック発生動作が安定する前まではローレベルの出力信号ＲＳＴ（リセット信号）を出力し、安定後はハイレベルの出力信号ＲＳＴを出力する。

ｂ．遮断時間カウンタ
遮断時間カウンタ７１（「過電流保護回路」の一例）は、電流検出部２４からのローレベルの第１異常電流信号ＯＣ、及び、過熱検出部２５からのローレベルの異常温度信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ１４に所定の第１基準時間（カウント値を「ｎ」から「０」までカウントダウンするまでの時間 具体的には３２ｍｓｅｃ）だけ強制的に遮断動作（「過電流保護機能の実行・過電流保護回路による半導体スイッチ素子の第１遮断動作」の一例）させた後に、その強制遮断状態を解除するものである。なお、本実施形態において、強制遮断とは、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン指令信号）を受けていてもパワーＭＯＳＦＥＴ１４を遮断状態にすることをいう。

具体的には、遮断時間カウンタ７１は、上記クロック信号ＣＬＫ２のクロックに同期して初期値ｎから０までカウントダウンするものである。遮断時間カウンタ７１は、そのリセット端子にリセット信号発生回路７５から出力信号ＲＳＴを反転した信号が入力されるようになっており、ローレベルの出力信号ＲＳＴが出力されている間は、ｎ個のカウンタが全て「０」（カウント値を初期値「ｎ」）にリセットされた状態となり、ハイレベルの出力信号ＲＳＴを受けるようになるとリセット状態が解除される。また、遮断時間カウンタ７１は、ｎ個のカウンタが全て「０」（リセット状態或いはカウント値のオーバーフロー状態）のときにローレベルの出力信号Ｓ５を出力し、これ以外の場合には、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるためのハイレベルの出力信号Ｓ５を出力する。

また、遮断時間カウンタ７１は、第１異常電流信号ＯＣ、及び、異常温度信号ＯＴが入力されるＡＮＤ回路７６の出力信号を反転した信号をセット端子に受ける。これにより、遮断時間カウンタ７１は、上記オーバーカレントが発生してローレベルの第１異常電流信号ＯＣを受けたとき、または、温度異常が発生してローレベルの異常温度信号ＯＴを受けたときに、ｎ個のカウンタをすべて「１」にセットする。これにより、遮断時間カウンタ７１は、ハイレベルの出力信号Ｓ５を出力するようになり、ＡＮＤ回路７７において発振回路７４からのクロック信号ＣＬＫ２が有効化され、このクロックに同期したタイミングでカウントダウン動作を開始する。なお、遮断時間カウンタ７１は、各クロックの立下りエッジでカウントダウンを行う。

そして、遮断時間カウンタ７１がカウントダウンを開始した後、「０」までカウントダウンしてオーバーフローする前までは、ハイレベルの出力信号Ｓ５を出力するから、クロック信号ＣＬＫ２はＡＮＤ回路７７にて有効化されて遮断時間カウンタ７１のクロック端子に入力される。このとき、このハイレベルの出力信号Ｓ５を受けたＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。

これに対して、遮断時間カウンタ７１が「０」までカウントダウンしてオーバーフローするとローレベルの出力信号Ｓ５を出力し、これに伴ってクロック信号ＣＬＫ２の入力がＡＮＤ回路７７にて禁止される。このとき、ローレベルの出力信号Ｓ５を受けたＯＲ回路７８からハイレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断状態が解除される。従って、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン指令信号）を受けていれば、パワーＭＯＳＦＥＴ１４は通電状態に復帰する。

以上のように、遮断時間カウンタ７１は、図１０（ＯＣチョッピング期間参照）に示すように、例えばオーバーカレント状態となってローレベルの第１異常電流信号ＯＣが電流検出部２４から出力される毎に、パワーＭＯＳＦＥＴ１５に即時的に強制遮断動作をさせて、ｎカウント分カウントダウンした後に、その強制遮断動作を解除する役割を果たす。以下、このように、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４を所定の第１基準時間後に通電状態に復帰させる強制遮断を、「第１強制遮断」という。

ｃ．ヒューズ時間カウンタ
ヒューズ時間カウンタ７３（「時間積算回路、異常時間積算回路」の一例）は、電流検出部２４からのローレベルの第２異常電流信号ＦＣを受けているとき、及び、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（＞上記第１基準時間 カウント値を「０」から「ｍ（＞ｎ）」までカウントアップするまでの時間 具体的には１０２４ｍｓｅｃ 「第３基準時間」の一例）に達したことを条件に、パワーＭＯＳＦＥＴ１５に強制遮断動作（「積算時間が第３基準時間に達したことを条件に半導体スイッチ素子に行わせる第２遮断動作」の一例）をさせるものである。

具体的には、ヒューズ時間カウンタ７３は、上記クロック信号ＣＬＫ１のクロックに同期して初期値０からｍまでカウントアップするものである。なお、ヒューズ時間カウンタ７３は、各クロックの立下りエッジでカウントアップを行う。より具体的には、ヒューズ時間カウンタ７３は、カウントアップ動作中は、ローレベルの出力信号Ｓ６を出力し、「ｍ」までカウントアップしてオーバーフローすると、ハイレベルの出力信号Ｓ６（遮断信号）を出力する。発振回路７４からのクロック信号ＣＬＫ１を有効化させるためのＡＮＤ回路７９には、ヒューズ時間カウンタ７３の出力信号Ｓ６をレベル反転した信号と、ＮＡＮＤ回路８０の出力信号とが入力される。このＮＡＮＤ回路８０は、ローレベルの第２異常電流信号ＦＣを受けたとき、または、遮断時間カウンタ７１がカウントダウン動作中でハイレベルの出力信号Ｓ５をレベル反転したローレベルの信号を受けたときに、ハイレベル信号を出力する。

従って、ヒューズ時間カウンタ７３は、オーバーフローする前までは、ローレベルの第２異常電流信号ＦＣが出力されたとき、または、遮断時間カウンタ７１がカウントダウン動作中のときにＡＮＤ回路７９にてクロック信号ＣＬＫ１が有効化されることでカウントアップ動作を進行させる。そして、ヒューズ時間カウンタ７３は、カウント値「ｍ」までカウントアップしてオーバーフローした後は、ハイレベルの出力信号Ｓ６を出力する。このとき、このハイレベルの出力信号Ｓ６を受けたＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。以下、このように、ヒューズ時間カウンタ７３のオーバーフローによる強制遮断を、「第２強制遮断」という。それとともに、ヒューズ時間カウンタ７３は、ハイレベルの出力信号Ｓ６が出力したことによってクロック信号ＣＬＫ１の入力が禁止され、このオーバーフロー状態を保持する。従って、このヒューズ時間カウンタ７３は、出力保持回路としても機能する。

また、ヒューズ時間カウンタ７３は、次のときにカウンタ値が初期値「０」にリセットされる。
（１）リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）とき。
（２）クリアカウンタ７２からハイレベルの出力信号Ｓ２（「クリア信号」の一例）が出力された（クリアカウンタ７２がオーバーフローした）とき（但し、ヒューズ時間カウンタ７３がオーバーフローしたとき以降は除く）。
（３）後述する回数カウント回路８８がオーバーフローする前においてヒューズカレントが解消されハイレベルの第２異常電流信号ＦＣを受けるようになったとき（但し、ヒューズ時間の積算時間が後述するリセット許可時間に達したとき以降は除く）。このリセットパターン（３）については後述する。

具体的には、ＯＲ回路８１にクリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力され、このＯＲ回路８１の出力信号とリセット信号発生回路７５から出力信号ＲＳＴとがＡＮＤ回路８２に入力され、この出力信号がレベル反転されてヒューズ時間カウンタ７３のリセット端子に入力される。従って、ヒューズ時間カウンタ７３は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときは、常にカウンタ値が初期値「０」にリセットされる。なお、後述するように、ＡＮＤ回路８２にはＮＡＮＤ回路１０２からの出力信号も入力される。

一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されているときは、ヒューズ時間カウンタ７３がオーバーフローするまでは、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されることでカウンタ値が初期値「０」にリセットされる。これに対して、ヒューズ時間カウンタ７３がオーバーフローすると、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されてもカウンタ値がリセットされず、上記第２強制遮断状態が保持される。

また、ヒューズ時間カウンタ７３は、図７に示すように、カウントアップ動作によって積算される積算時間（カウンタ値）に応じた信号、具体的には「bit０」から「bit５」のローレベルのビット信号を順次出力する。これにより、閾値電圧生成部５２は、ＦＥＴ６１ａからＦＥＴ６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を上記積算時間に応じて経時的にレベルダウンさせる。なお、ローレベルのビット信号bit５を出力した時点での積算時間が「リセット許可時間」（＜基準ヒューズ時間 本実施形態では例えば１６ｍｅｃ）の一例である。このリセット許可時間は、図５に示すように、自己破壊特性曲線Ｌ２がある程度緩やかになるまでに時間を基準に設定されている。

ｄ．クリアカウンタ
クリアカウンタ７２（「正常時間積算回路、回数リセット回路」の一例）は、主として、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態が所定の第２基準時間（カウント値を「０」から「ｑ」までカウントダウンするまでの時間 具体的には５１２ｍｓｅｃ）継続したことを条件に、ヒューズ時間カウンタ７３の積算時間（カウンタ値）を初期値「０」にリセットするものである。具体的には、クリアカウンタ７２は、上記クロック信号ＣＬＫ２のクロックに同期して初期値「０」から「ｑ（＜ｎ）」までカウントアップするものである。なお、クリアカウンタ７２は、各クロックの立上りエッジでカウントアップを行う。また、第２基準時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に負荷等の過熱状態が解消するまでの時間に基づいて定められている。

また、クリアカウンタ７２は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）ときにカウンタ値が初期値「０」にリセットされる。更に、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、電流検出部２４からのローレベルの第２異常電流信号ＦＣを受けているとき、または、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにリセットされる。一方、ヒューズ時間カウンタ７３がオーバーフローした後は、ローレベルの制御信号Ｓ１（オン指令信号）を受けているときはリセットされる。

具体的には、クリアカウンタ７２には、発振回路７４からのクロック信号ＣＬＫ２が直接入力されており、通常はローレベルの出力信号Ｓ２を出力し、「ｑ」までカウントアップしてオーバーフローすると例えば１クロック分のハイレベルの出力信号Ｓ２を出力する。ＡＮＤ回路８３は、リセット信号発生回路７５からの出力信号ＲＳＴが入力されるとともに、その出力信号をレベル反転した信号がクリアカウンタ７２のリセット端子に与えられる。従って、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときにカウンタ値が初期値「０」にリセットされる。

また、ＡＮＤ回路８３には、ＡＮＤ回路８４の出力信号が入力され、このＡＮＤ回路８４には、ＯＲ回路８５の出力信号とＮＡＮＤ回路８６の出力信号とが入力される。ＯＲ回路８５は、ＡＮＤ回路８７の出力信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力される。ＡＮＤ回路８７には、第２異常電流信号ＦＣと遮断時間カウンタ７１の出力信号Ｓ５をレベル反転した信号とが入力される。このような構成により、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、ヒューズカレントになってローレベルの第２異常電流信号ＦＣを受けているとき、または、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにカウンタ値がリセットされる。

また、ＮＡＮＤ回路８６は、ヒューズ時間カウンタ７３の出力信号Ｓ６と、制御信号Ｓ１をレベル反転した信号とが入力される。これにより、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３のオーバーフロー後において、ローレベルの制御信号Ｓ１（オン指令信号）を受けているときはリセットされる。

ｅ．回数カウンタ
回数カウント回路８８（「閾値初期化回路）の一例）は、主として、ヒューズカレントによってローレベルの第２異常電流信号ＦＣを受けた後、ヒューズカレントが解消されハイレベルの第２異常電流信号ＦＣを受けるようになったことを条件に、経時的にレベルダウンした第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を初期レベルに戻す初期化動作を、ｘ回（「所定の回数」の一例 本実施形態では例えば７回）を限度に実行するものである。

具体的には、回数カウント回路８８は、コントロールロジック部２７にローレベルの第２異常電流信号ＦＣが入力された回数を例えばｙ（＝ｘ＋１）回までカウントするものであり、オーバーフローする前はローレベルの出力信号Ｓ７を出力し、オーバーフローしたときはハイレベルの出力信号Ｓ７を出力する。回数カウント回路８８には、ＡＮＤ回路８９の出力をレベル反転した信号が入力されるようになっており、このＡＮＤ回路８９には、第２異常電流信号ＦＣと、回数カウント回路８８からの出力信号Ｓ７をレベル反転した信号とが入力される。また、ＮＡＮＤ回路１０２は、第２異常電流信号ＦＣと、回数カウント回路８８からの出力信号Ｓ７をレベル反転した信号と、前述したビット信号bit５とが入力されており、このＮＡＮＤ回路１０２の出力信号が前述したＡＮＤ回路８２に与えられる。

このような構成により、回数カウント回路８８は、カウント値がオーバーフローする前で、かつ、ヒューズ時間カウンタ７３からハイレベルのビット信号bit５を受けているとき（ヒューズ時間カウンタ７３の積算時間が上記リセット許可時間に達していないとき）は、ローレベルの第２異常電流信号ＦＣがＡＮＤ回路８９に入力されるごとに１カウントずつカウント値を増加させる。このときは、ＮＡＮＤ回路１０２には、ローレベルの第２異常電流信号ＦＣと、回数カウント回路８８からの出力信号Ｓ７をレベル反転したハイレベルの信号と、ハイレベルの「bit５」目のビット信号とが入力されている。

そして、ヒューズカレントが解消されてハイレベルの第２異常電流信号ＦＣが入力されるようになった時点でＮＡＮＤ回路１０２からローレベルの出力信号がＡＮＤ回路８２に入力され、これにより、ヒューズ時間カウンタ７３の積算時間（カウンタ値）が初期値「０」にリセットされる（前述の「ｃ．ヒューズ時間カウンタ」で説明した（３）のリセットパターン）。これにより、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を初期レベルに戻す上記初期化動作が実行される。

一方、回数カウント回路８８のカウント値がオーバーフローすると、回数カウント回路８８からの出力信号Ｓ７をレベル反転したローレベルの信号がＮＡＮＤ回路１０２に入力されるようになり、第２異常電流信号ＦＣ及び「bit５」目のビット信号のハイローレベルにかかわらず、ＮＡＮＤ回路１０２からハイレベルの出力信号がＡＮＤ回路８２に入力されるようになり、この回数カウント回路８８によってはヒューズ時間カウンタ７３の積算時間をリセットすること、つまり初期化動作が実行できなくなる。

更に、回数カウント回路８８のカウント値がオーバーフローする前であっても、ヒューズ時間カウンタ７３からローレベルのビット信号bit５を受けたとき（ヒューズ時間カウンタ７３の積算時間が上記リセット許可時間に達したとき）は、第２異常電流信号ＦＣ及び回数カウント回路８８からの出力信号Ｓ７をレベル反転した信号のハイローレベルにかかわらず、ＮＡＮＤ回路１０２からハイレベルの出力信号がＡＮＤ回路８２に入力されるようになり、この回数カウント回路８８によってはヒューズ時間カウンタ７３の積算時間をリセットすること、つまり初期化動作が実行できなくなる。従って、回数カウント回路８８及びＮＡＮＤ回路１０２は「リセット不可回路」として機能する。

また、回数カウント回路８８のリセット端子には、ＡＮＤ回路１０３からの出力信号を反転した信号が入力されるようになっており、このＡＮＤ回路１０３には、クリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、リセット信号発生回路７５からの出力信号ＲＳＴとが入力される。このような構成により、リセット信号発生回路７５からローレベルの出力信号ＲＳＴ（リセット信号）が出力されている場合は、回数カウント回路８８のカウント値がゼロ回にリセットされている。一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されている場合は、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２（クリア信号）を出力したときに回数カウント回路８８のカウント値がゼロ回にリセットされている。従って、クリアカウンタ７２は、「回数リセット回路、正常時間積算回路」としても機能する。

（ゲート駆動部）
図８は、ゲート駆動部２８の構成を示した概要図である。ゲート駆動部２８は、コントールロジック部２７から制御信号Ｓ１、第２異常電流信号ＦＣ及び出力信号Inhibitとが入力される。ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８（同図では省略）のゲートとの間に接続されたチャージポンプ９０と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースの間に接続された通常放電用ＦＥＴ９１とを備える。更に、ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとの間に接続された異常時急速充電用ＦＥＴ９２及びダイオード９３と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースとの間に接続された異常時急速放電用ＦＥＴ９４とを備える。

そして、電流異常も温度異常も発生していない正常状態時には、ローレベルの制御信号Ｓ１（オン指令信号）を受けることで、チャージポンプ９０のみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間に与えてオンして通電動作にさせる通常充電動作を行う（図９Ａ参照）。一方、ハイレベルの制御信号Ｓ１（オフ指令信号）を受けることで、チャージポンプ９０の昇圧動作をオフするとともに、通常放電用ＦＥＴ９１のみをオンしてパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を放電し、遮断動作させる通常放電動作を行う（図９Ｂ参照）。

これに対して、ローレベルの第２異常電流信号ＦＣを受けた状態で、ローレベルの制御信号Ｓ１（オン指令信号）を受けたときには、チャージポンプ９０とともに異常時急速充電用ＦＥＴ９２をオンして、電源電圧Ｖccまでの昇圧速度を速くする急速充電動作を行う（図９Ａ参照）。また、ローレベルの第２異常電流信号ＦＣを受けた状態で、ハイレベルの制御信号Ｓ１（オフ指令信号）を受けたときには、通常放電用ＦＥＴ９１とともに異常時急速放電用ＦＥＴ９４をオンして、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を急速に放電し、遮断動作させる急速放電動作を行う（図９Ｂ参照）。

更に、ゲート駆動部２８は、ローレベルの出力信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）には、やはり上記急速放電動作を行う。

＜本実施形態の作用効果＞
（経時的に変化する第１異常用閾値電流ＩＬocを超えない程度の突入電流が発生した場合）
図１０は、電力供給制御装置１０が、ローレベルの定電圧信号を制御信号Ｓ１として受ける場合のタイムチャートである。まず、ローレベルの制御信号Ｓ１を受けると、内部グランド生成部２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されて各カウンタ７１〜７３，８８のリセット状態が解除される。

また、ローレベルの制御信号Ｓ１がゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になる。このとき、パワーＭＯＳＦＥＴ１４には、第２異常用閾値電流ＩＬfcよりも高い突入電流が流れる。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ１４等に上記第１強制遮断動作を行わせることを防止できる。

また、突入電流が発生して負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回ったことにより、ヒューズ時間カウンタ７３のカウントアップ動作が開始され、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るまで、そのカウンタ値が積算され、これに伴って第１異常用閾値電流ＩＬocが経時的に低いレベルに変更されていく。なお、本実施形態では、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点で回数カウント回路８８のカウンタ値が１回分カウントされる。

その後、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った時点で、ヒューズ時間カウンタ７３の積算時間がリセットされることで第２異常用閾値電流ＩＬfcが初期レベルに戻される上記初期化動作が実行される。そして、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った正常状態（図１０で「正常状態」参照）が上記第２基準時間だけ継続すると、クリアカウンタ７２がオーバーフローして回数カウント回路８８のカウント値がリセットされる。

ここで、例えば、電力供給ライン１３中において、パワーＭＯＳＦＥＴ１４の下流側（負荷１１側）に別の半導体スイッチ素子が設けられ、パワーＭＯＳＦＥＴ１４がオンした状態で、この半導体スイッチ素子が所定の時間間隔（第２基準時間以上の時間間隔）で複数回オンオフされる構成とした場合、突入電流が複数回発生することがある。この場合であっても、各突入電流の発生時に第１異常用閾値電流ＩＬocを初期レベルに復帰させて、各突入電流によってパワーＭＯＳＦＥＴ１４等に第１強制遮断動作を行わせることを防止できる。

次に、例えば負荷１１が短絡などして電流異常が発生した場合、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点でヒューズ時間カウンタ７３のカウントアップ動作が初期値から開始され、これに伴って第１異常用閾値電流ＩＬocも再び経時的に低いレベルに変更されていく。また、このとき、回数カウント回路８８のカウンタ値が１回分カウントされる。そして、この異常時の負荷電流ＩＬが第１異常用閾値電流ＩＬocを上回ったときに、パワーＭＯＳＦＥＴ１４等の第１強制遮断動作が実行される。これにより、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るようになり、この時点で上記初期化動作が実行される。

続いて、上記第１強制遮断動作の実行後、遮断カウンタ７３がオーバーフローしたとき（第１基準時間経過後）にパワーＭＯＳＦＥＴ１４等が通電状態に復帰される。そして、この電流異常状態が継続する限り、第１強制遮断動作と通電状態への復帰とが繰り返される（図１０の「ＯＣチョッピング期間」参照）。この期間において、初期化動作が７回繰り返される（回数カウント回路８８が８回カウントする）前までは、初期化動作が実行されるごとにヒューズ時間カウンタ７３の積算時間がリセットされるとともに第１異常用閾値電流ＩＬocが初期レベルに戻される。

その後、初期化動作が７回繰り返された（回数カウント回路８８が８回カウントした）後は、初期化動作が実行不可とされ、第１異常用閾値電流ＩＬocを経時的に低下させた低いレベルでのＯＣチョッピングに移行する。従って、この低い第１異常用閾値電流ＩＬocによってオーバーカレント状態を検出することができる。そして、このオーバーカレント或いはヒューズカレント状態が継続し、ヒューズ時間カウンタ７３がオーバーフローすると、パワーＭＯＳＦＥＴ１４等に第２強制遮断動作を行わせる。

ここで、第２異常用閾値電流ＩＬfcを負荷１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが第２基準時間よりも短い時間間隔で断続的に検出された場合に配線３０が発煙するまでの時間よりも短い時間に設定されている。このため、配線３０の一部のより線が短絡してその一部のより線のみに異常電流が上記第２基準時間よりも短い時間間隔で流れるチャタリングショートを、配線３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１４に第２強制遮断動作をさせることができるのである。

上記第２強制遮断の保持状態において、クリアカウンタ７２は、ローレベルの制御信号Ｓ１を受けている間はカウンタ値がリセットされ、ローレベルの出力信号Ｓ２を出力した状態となる。従って、ローレベルの制御信号Ｓ１が入力されている限り、ヒューズ時間カウンタ７３のカウンタ値がリセットされない状態となる（同図で「ラッチ状態」参照）。そして、電力供給制御装置１０がハイレベルの制御信号Ｓ１（オフ指令信号）を受けると、クリアカウンタ７２がカウントアップ動作を開始する。

ここで、内部グランド生成部２３は、ハイレベルの制御信号Ｓ１を受けることでＦＥＴ４１がオフするが、ローレベルの出力信号Ｓ２を受けることでＦＥＴ４２がオンしており、通電状態が継続される。従って、例えば上記第２強制遮断がされた後に、ハイレベルの制御信号Ｓ１（オフ指令信号）を入力させ、その直後にローレベルの制御信号Ｓ１（オン指令信号）を入力させる操作を運転手が行った場合であっても、その時間間隔が第２基準時間内であれば上記第２強制遮断状態を保持することができる。

一方、入力端子Ｐ１にハイレベルの制御信号Ｓ１（オフ指令信号）が継続して第２基準時間だけ入力されたときには、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が内部グランド生成部２３に与えられ、その通電が停止される。従って、その後において、電源１２から暗電流が内部グランド生成部２３を介してグランドに流れて電源１２（車両用バッテリー）の充電量を低下させることを防止できる。なお、このとき、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力され、これにより各カウンタ７１〜７３，８８のカウント値がリセットされる。また、ローレベルの出力信号ＲＳＴが出力されると、このローレベルの出力信号ＲＳＴを受けてＦＥＴ１０１がオフしてハイレベル保持回路１００が機能して出力信号Ｓ２はハイレベルに固定されるため、クリアカウンタ７２のカウント値がリセットされても内部グランド生成部２３による内部グランドＧＮＤ２の生成をオフする。

（経時的に変化する第１異常用閾値電流ＩＬocを超える突入電流が発生した場合）
前述したように、パワーＭＯＳＦＥＴ１４の自己破壊を避けるためには、基準ヒューズ時間内における第１異常用閾値電流ＩＬocの経時的変化レベルを、自己破壊特性曲線Ｌ２よりも電流レベルが低い領域に設定する必要がある。また、なるべく高いレベルの突入電流による強制遮断を避けるためには、第１異常用閾値電流ＩＬocの初期レベルをなるべく高い設定する必要がある。従って、これらの条件を満たすために、本実施形態では、図５に示すように、基準ヒューズ時間内における第１異常用閾値電流ＩＬocの経時的変化を、自己破壊特性曲線Ｌ２に沿わせつつ、当該自己破壊特性曲線Ｌ２になるべく近いレベルに設定している。

ところが、例えば何らかの原因で負荷起動時の負荷抵抗が大きくなったり、部品の製造ばらつきがあったりして、設計段階で想定した図５に示す変化よりも緩やかな勾配で変化する突入電流が発生する場合がある。具体的には、例えば負荷１１がクーリングファン用モータやワイパー用モータである場合、これらクーリングファンやワイパーに雪などが積もっていたり、氷付いていたして負荷抵抗が大きくなっている場合には、突入電流の経時的変化が緩やかに（時定数が長く）なる。

このような場合には、例えば図１１に示すように、発生した突入電流が経時的にレベルダウンした第１異常用閾値電流ＩＬocを上回ることがある。そうすると、本実施形態の電力供給制御装置１０でも、パワーＭＯＳＦＥＴ１４に第１強制遮断動作を行わせることになるが、この時点で第１異常用閾値電流ＩＬocは初期レベルに戻す初期化動作が実行される。そして、上記第１強制遮断動作後にパワーＭＯＳＦＥＴ１４が通電状態に復帰されたときには、再び突入電流が発生した場合には再び初期化動作が実行される。このような初期化動作をある程度繰り返すと、断続的な通電によって負荷１０の負荷抵抗が徐々に軽減され、通電後、即時に強制遮断という動作を繰り返し状態から抜け出して、負荷１１への正常な電力供給制御を開始することができる。

また、場合によっては、例えば図１２に示すように、第１異常用閾値電流ＩＬocを上回らないが第２異常用閾値電流ＩＬfcを上回るレベルが比較的に長い時間継続するような突入電流が発生することもあり得る。この場合、その後に突入電流がおさまって負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った正常状態になったとしても、この時点で既にヒューズ時間カウンタ７３の積算時間が上記リセット許可時間以上になっているときには、初期化動作を実行させない。つまり、これまで積算されたヒューズ時間カウンタ７３の積算時間をリセットせずにヒューズ時間の積算を行いつつレベルダウンされた低い第１異常用閾値電流ＩＬocによるオーバーカレント検出を行う。このようにヒューズ時間カウンタ７３のヒューズ時間がある程度積算された場合には、ヒューズ機能（外部回路保護機能）を優先して実行させることが望ましいからである。なお、図１２に示すように、突入電流が治まった後、正常状態が第２基準時間だけ継続したときにはクリアカウンタ７２がオーバーフローし、これにより、ヒューズ時間カウンタ７３の積算時間がリセットされることで第１異常用閾値電流ＩＬocが初期レベルに戻される。

図１３は、電力供給制御装置１０が、ハイレベルとローレベルとを繰り返すＰＷＭ信号を制御信号Ｓ１として受ける場合のタイムチャートである。ここで、上記第２基準時間は、ＰＷＭ信号のオフ時間（ハイレベルが継続する時間 「オフ指令信号によって半導体スイッチ素子が遮断している遮断時間」の一例）よりも長い時間に設定されている。従って、入力端子Ｐ１にＰＷＭ信号としての制御信号Ｓ１が入力されている状態で、ハイレベルの制御信号Ｓ１が入力されている各オフ時間内に、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が出力されることはない。従って、ＰＷＭ信号の入力中に、内部グランド生成部２３の通電が停止されることを防止できる。また、異常状態の発生後にＰＷＭ信号のハイレベルの入力によってヒューズ時間カウンタ７３のカウンタ値がリセットされて第１異常用閾値電流ＩＬocが初期レベルに復帰することを防止でき、低いレベルの第１異常用閾値電流ＩＬocでオーバーカレントを検出できる。また、このＰＷＭ信号を制御信号Ｓ１として受ける場合であっても、上述した定電圧信号を制御信号Ｓ１として受ける場合と同様に、突入電流対策、ヒューズ機能による効果を得ることができる。

＜実施形態２＞
本発明の実施形態２を図１４〜図２０を参照しつつ説明する。なお、各図で各信号の符号に付された上付き下線はローアクティブを意味する。なお、実施形態１と同じ構成については同一符号を付して説明を省略することがある。

１．電力供給制御装置の構成
図１４は、本実施形態に係る電力供給制御装置２１０の全体構成のブロック図である。この電力供給制御装置２１０は図示しない車両に搭載され、電源１２から負荷１１への電力供給制御を行うために使用される。

電力供給制御装置２１０は、図１４に示すように、上記入力端子Ｐ１と、電源１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体装置２１７（半導体ディバイス）として構成されている。本実施形態では、パワーＭＯＳＦＥＴ１４、後述するセンスＦＥＴとしてのセンスＭＯＳＦＥＴ１８、及び、温度センサ１９がパワーチップ２０としてワンチップ化され、それ以外の回路が搭載された制御チップ２２１に組み付けられて構成されている。

パワーチップ２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のｎチャネル型のＭＯＳＦＥＴが配列され、図１５に示すように、ほとんどのＭＯＳＦＥＴ群が、ソースを後述するソース電位制御部２５１のパワーＦＥＴ用入力２５１ａ及び負荷接続端子Ｐ４に共通接続されることでパワーＭＯＳＦＥＴ１４を構成し、残りのＭＯＳＦＥＴ群が、ソースをソース電位制御部２５１のセンスＦＥＴ用入力２５１ｂに共通接続されることでセンスＭＯＳＦＥＴ１８を構成している。なお、パワーＭＯＳＦＥＴ１４を構成するＭＯＳＦＥＴの数と、センスＭＯＳＦＥＴ１８を構成するＭＯＳＦＥＴの数との比が概ねセンス比ｋである。

制御チップ２２１には、主として、入力インターフェース部２２、内部グランド生成部２３、電流検出部２２４、過熱検出部２５、ダイアグ出力部２６、コントロールロジック部２２７、ゲート駆動部２８が搭載されている。なお、本実施形態では、入力インターフェース部２２は、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｏｎ（実施形態１の制御信号Ｓ１に対応）が、オンしているときにローレベルの制御信号Ｏｎ（ローアクティブ）が入力され、この制御信号Ｏｎを内部グランド生成部２３及びコントロールロジック部２２７に与える。従って、ローレベルの制御信号Ｏｎがオン指令信号（負荷駆動指令信号）であり、非アクティブの制御信号Ｏｎがオフ指令信号である。また、、本実施形態では、過熱検出部２５は、所定の閾値温度を超える温度信号Ｓ４を受けたときに温度異常としてローレベルの温度異常判定信号ＯＴ（ローアクティブ）をコントロールロジック部２２７に与える。

内部グランド生成部２３は、入力インターフェース部２２からアクティブの制御信号Ｏｎ（オン指令信号）、及び、後述するコントロールロジック部２２７からローレベルの出力信号Ｏff（図３では符号Ｓ２ クリアカウンタ２７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定の定電圧Ｖｂ分だけ低い内部グランドＧＮＤ２を生成する。

（電流検出部）
電流検出部２２４は、図１４に示すように、ソース電位制御部２５１と、閾値電圧生成部２５２と、電流異常検出部２５３とを備えて構成されている。図１５は、ソース電位制御部２５１、閾値電圧生成部２５２及び電流異常検出部２５３を主として示した回路図であり、他の回路構成は一部省略されている。

ａ．ソース電位制御部
ソース電位制御部２５１は、パワーＭＯＳＦＥＴ１４とセンスＭＯＳＦＥＴ１８との出力側電位（ソース電位）同士を同電位に保持する。

ソース電位制御部２５１は、パワーＦＥＴ用入力２５１ａ（パワーＭＯＳＦＥＴ１４のソース）とセンスＦＥＴ用入力２５１ｂ（センスＭＯＳＦＥＴ１８のソース）とに１対の入力端子がそれぞれ接続されるオペアンプ２５６、センスＦＥＴ用入力２５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ２５６の出力が与えられるスイッチ素子としてのＦＥＴ２５７を備えている。より具体的には、オペアンプ２５６の逆相入力がパワーＦＥＴ用入力２５１ａに接続され、オペアンプ２５６の正相入力がセンスＦＥＴ用入力２５１ｂに接続されている。このオペアンプ２５６の差動出力は、ＦＥＴ２５７のゲート−ドレイン間を介して、正相入力にフィードバックされている。

このようにオペアンプ２５６の差動出力をフィードバックすることによって、オペアンプ２５６の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ１４に流れる負荷電流ＩＬに対して安定した一定比率（上記センス比ｋ）のセンス電流ＩｓをセンスＭＯＳＦＥＴ１８に流すことができる。

ｂ．電流異常検出部
電流異常検出部２５３は、１または複数（本実施形態では３つ）の比較回路２５４，２５８，２５９（本実施形態では、ヒステリシスコンパレータ）を備え、外部端子Ｐ５の端子電圧Ｖｏが、比較回路２５４，２５８，２５９のぞれぞれの一方の入力端子に与えられる。

比較回路２５８（「第１異常電流検出回路」の一例）は、他方の入力端子に閾値電圧生成部２５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルのオーバーカレント信号ＯＣ（ローアクティブ 「第１異常電流信号」の一例）をコントロールロジック部２２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc」（「第１閾値」の一例）とし、このときの電流異常を「オーバーカレント」という。

比較回路２５９（「第２異常電流検出回路」の一例）は、他方の入力端子に閾値電圧生成部２５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルのヒューズカレント信号ＦＣ（ローアクティブ 「第２異常電流信号」の一例）をコントロールロジック部２２７に出力する。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc」（「第２閾値」の一例）とし、このときの電流異常を「ヒューズカレント」という。

比較回路２５４は、他方の入力端子に閾値電圧生成部２５２からの第３異常用閾値電圧Ｖopを受けて、この第３異常用閾値電圧Ｖopを端子電圧Ｖｏが下回ったときにローレベルの断線異常判定信号ＯＰをコントロールロジック部２２７に出力する（ローアクティブ）。なお、以下では、端子電圧Ｖｏが第３異常用閾値電圧Ｖopに達したときにパワーＭＯＳＦＥＴ１４に流れる負荷電流ＩＬを、「第３異常用閾値電流ＩＬop」とし、このときの異常を「断線異常」という。

ｃ．閾値電圧生成部
閾値電圧生成部２５２（閾値変更回路」の一例）は、図１５に示すように、主として、所定の定電圧に応じた電流Ｉｂから、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖds（半導体スイッチ素子の入出力間電圧）に応じた電流Ｉds（＜Ｉｂ）を差し引いた電流Ｉｃを出力する電流出力回路３１０と、この電流出力回路３１０からの出力電流Ｉｃが流れる閾値設定用抵抗２６０とを備えて構成されている。

具体的には、電流出力回路３１０は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間に接続され、このドレイン−ソース間電圧Ｖdsに比例した電流Ｉdsをグランド端子Ｐ６に流す。また、電流出力回路３１０における電流Ｉdsの入力端子と電源端子Ｐ２との間には、後述するようにバイアス信号BiasによってオンするＦＥＴ２６２、及び、上記電流Ｉｂを流す定電流回路２６５が接続されている。また、上記入力端子及び定電流回路２６５の接続点Ｘと、グランド端子Ｐ６との間には、複数の閾値設定用抵抗（本実施形態では７つの閾値設定用抵抗２６０ａ〜２６０ｇ）が直列接続されており、これらの閾値設定用抵抗２６０ａ〜２６０ｇに上記第３電流Ｉｃが流れるようになっている。従って、閾値設定用抵抗２６０ａ〜２６０ｇの各接続点Ａ〜Ｆの分圧電圧は、第３電流Ｉｃ（＝Ｉｂ−Ｉds）、換言すれば、定電圧からパワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsを差し引いた電圧に比例して変化する。そして、以上の構成により、上記第１異常用閾値電流ＩＬocを、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが増加したときに減少させ、減少したときに増加させるよう変更することができる。

これにより、パワーＭＯＳＦＥＴ１４のオン直後に負荷１１の短絡が生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第１異常用閾値電流ＩＬocが相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第１異常用閾値電流ＩＬocに到達させて、電流検出部２２４からアクティブの信号ＯＣを早期に出力させることができる。しかも、電源電圧Ｖccが低下しても、パワーＭＯＳＦＥＴ１４のオン状態が維持されていれば、そのドレイン−ソース間電圧Ｖdsの変化はほとんどない。従って、例えば電源電圧Ｖccが低下しても、第１異常用閾値電流ＩＬocは電源電圧Ｖccの低下前とほぼ同レベルに保たれ、パワーＭＯＳＦＥＴ１４の電力供給能力を十分に発揮させることが可能となる。

また、閾値電圧生成部２５２は、上記比較回路２５８の他方の入力端子を、閾値設定用抵抗２６０ａ〜２６０ｇの各接続点Ａ〜Ｆに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ２６１ａ〜２６１ｆを備えている。従って、ＦＥＴ２６１ａからＦＥＴ２６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖocを段階的にレベルダウンさせることができる。各ＦＥＴ２６１ａ〜２６１ｆは、後述するようにコントロールロジック部２２７によってオンオフ制御される。

一方、第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopについては、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓ（半導体スイッチ素子の出力側電圧）に応じて変化するようになっている。具体的には、パワーＭＯＳＦＥＴ１４のソースとグランド端子Ｐ６との間に複数の分圧抵抗（本実施形態では３つの閾値設定用抵抗２６４ａ〜２６４ｃ）が直列接続されており、閾値設定用抵抗２６４ａと閾値設定用抵抗２６４ｂとの接続点Ｙの分圧電圧が上記第３異常用閾値電圧Ｖopとして出力され、閾値設定用抵抗２６４ｂと閾値設定用抵抗２６４ｃとの接続点Ｚの分圧電圧が上記第２異常用閾値電圧Ｖfcとして出力される。

これにより、パワーＭＯＳＦＥＴ１４のオン直後にヒューズカレントが生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第２異常用閾値電流ＩＬfcが相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第２異常用閾値電流ＩＬfcに到達させて、電流検出部２２４からアクティブのヒューズカレント信号ＦＣを早期に出力させることができる。

なお、この実施形態では、負荷１１の負荷抵抗の変動によって第２異常用閾値電流ＩＬfc及び第３異常用閾値電流ＩＬopが負のレベルにならないようにバイアスするため、コントロールロジック部２２７からのローレベルのバイアス信号Bias（ローアクティブ）によってオンするスイッチ素子としてのＦＥＴ２６２及び抵抗２６３が、電源端子Ｐ２と上記接続点Ｚとの間に接続されている。ＦＥＴ２６２がオンすることで抵抗２６３に電流が流れこの抵抗２６３での電圧降下分に応じて第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopを電源電圧Ｖcc側に持ち上げるようにしている。なお、このローレベルのバイアス信号Biasは、アクティブの制御信号Ｏｎまたは非アクティブのクリア信号ＣＬＲが出力されたときにコントロールロジック部２２７から出力され、上記ＦＥＴ２６２がオンする。具体的には、後述する図１６において、コントロールロジック部２２７には、制御信号Ｏｎをレベル反転した信号とクリアカウンタ２７２からのクリア信号ＣＬＲとが入力されるＮＯＲ回路２６９が設けられ、このＮＯＲ回路２６９からローレベルのバイアス信号Bias（ローアクティブ）が出力されるようになっている。一方、第１異常用閾値電流ＩＬocに対するバイアスについては、Ｉｂ−Ｉds＞０を満たすように設計すればよい。そうすれば、第２電流Ｉｂがバイアスの役目を果たすことになる。

ここで、上記第１異常用閾値電流ＩＬoc及び第２異常用閾値電流ＩＬfcについては前述の実施形態１と同様である（図５参照）。第３異常用閾値電流ＩＬopについては、上記定格電流ＩLmaxよりも更に低いレベルに設定されており、比較回路２５４は、負荷電流ＩＬが第３異常用閾値電流ＩＬopに達した断線異常を検出してアクティブの断線異常判定信号ＯＰを出力する。

（コントロールロジック部）
図１６は、コントロールロジック部２２７の回路図である。このコントロールロジック部２２７は、主として、ＦＲカウンタ（フリーランニングカウンタ）２７１、クリアカウンタ２７２、ヒューズカウンタ（ＦＣカウンタ）２７３、発振回路２７４、リセット信号発生回路２７５等を備える。また、コントロールロジック部２２７は、前述したように、入力インターフェース部２２からの制御信号Ｏｎ、電流検出部２２４からの信号ＯＣ，ＦＣ，ＯＰ、過熱検出部２５からの温度異常判定信号ＯＴを受ける。

ａ．発振回路及びリセット信号発生回路
発振回路２７４は、クロック信号ＣＬＫ（例えば１２５μｓｅｃ）を生成して出力する。リセット信号発生回路２７５は、上記内部グランド生成部２３が通電しこのコントロールロジック部２２７が動作するのに十分な定電圧を生成し、上記発振回路２７４のクロック発生動作が安定する前まではローレベルのリセット信号ＲＳＴ（ローアクティブ）を出力し、安定後はハイレベルのリセット信号ＲＳＴを出力する。

ｂ．過電流保護回路
過電流保護回路は、主として、電流検出部２２４からのアクティブのオーバーカレント信号ＯＣ、及び、過熱検出部２５からのアクティブの温度異常判定信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ１４に所定の第１基準時間だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。具体的には、過電流保護回路は、ＦＲカウンタ２７１、ＯＣメモリ２７６、ＦＲＣリセット生成回路２７７、ＦＣメモリ２７８等を備えて構成されている。

コントロールロジック部２２７には、上記信号ＯＣ，ＯＴをそれぞれレベル反転した信号を受けるＮＯＲ回路２７９と、このＮＯＲ回路２７９からの出力信号をレベル反転した信号を受けるＮＡＮＤ回路２８０とが設けられ、このＮＡＮＤ回路２８０からのセット信号ＯＣ１をレベル反転した信号がＯＣメモリ２７６（ＲＳフリップフロップ）のセット端子に入力される。ＮＡＮＤ回路２８０には、ＮＡＮＤ回路２８１の出力信号をレベル反転した信号も入力される。このＮＡＮＤ回路２８１には、上記制御信号Ｏｎをレベル反転した信号と、後述する強制遮断信号Inhibit（パワーＭＯＳＦＥＴ１４を強制遮断させるときにローレベル）とが入力される。

このような構成により、ＮＡＮＤ回路２８０は、コントロールロジック部２２７に、電流検出部２２４からのアクティブのオーバーカレント信号ＯＣ、及び、過熱検出部２５からのアクティブの温度異常判定信号ＯＴのうち少なくともいずれか一方と、アクティブの制御信号Ｏｎとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号ＯＣ１（ローアクティブ）を出力する。つまり、ＮＡＮＤ回路２８０は、オン指令信号の入力中において、オーバーカレントまたは過熱異常が検出され、かつ、パワーＭＯＳＦＥＴ１４が強制遮断状態にないときに、アクティブのセット信号ＯＣ１を出力し、ＯＣメモリ２７６をセット状態にする。

また、コントロールロジック部２２７には、上記ＮＡＮＤ回路２８１の出力信号をレベル反転した信号と、上記ヒューズカレント信号ＦＣをレベル反転した信号とが入力されるＮＡＮＤ回路２８２を備え、このＮＡＮＤ回路２８２のセット信号ＦＣ１（ローアクティブ）をレベル反転した信号が上記ＦＣメモリ２７８（ＲＳフリップフロップ）のセット端子に入力される。このような構成により、ＮＡＮＤ回路２８２は、コントロールロジック部２２７に、電流検出部２２４からのアクティブのヒューズカレント信号ＦＣと、ローレベルの制御信号Ｏｎとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号ＦＣ１を出力する（ローアクティブ）。つまり、ＮＡＮＤ回路２８２は、オン指令信号の入力中において、ヒューズカレントが検出され、かつ、パワーＭＯＳＦＥＴ１４が強制遮断状態にないときに、アクティブのセット信号ＦＣ１を出力し、ＦＣメモリ２７８をセット状態にする。

次に、ＦＲカウンタ２７１（「フリーランニングカウンタ回路」の一例）は、常には所定時間を繰り返しカウントし続け、次のリセット条件１〜３のいずれかを満たしたときにカウンタ値を「１」の状態（即ち最下位ビットのみ「１」、その他のビットは「０」）にリセットされる。なお、本実施形態のＦＲカウンタ２７１は、例えば８bitのフリーランニングカウンタであり、上記発振回路２７４からのクロック信号ＣＬＫ（１２５μｓｅｃ）の立下りエッジを受けるタイミングで例えば１カウントずつ進め、リセットされない限り、３２ｍｓｅｃ毎にオーバーフローする。

リセット条件１：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件２：ＮＡＮＤ回路２８０からアクティブのセット信号ＯＣ１が出力されたとき（オーバーカレントまたは過熱異常が検出され、かつ、パワーＭＯＳＦＥＴ１４が強制遮断状態にないとき。）。

リセット条件３：ＦＣメモリ２７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転したとき（ＦＲＣリセット生成回路２７７で出力信号ＦＣＭの立下りエッジが検出されたとき。即ち、パワーＭＯＳＦＥＴ１４が強制遮断状態にない状態でヒューズカレントが検出されたとき。）。

そして、ＦＲＣリセット生成回路２７７（「フリーランニングカウンタリセット回路」の一例）は、これらの条件１〜３のいずれかが満たされた場合に、ローレベルのリセット信号ｒｅｓ（ローアクティブ）を出力し、ＦＲカウンタ２７１を一時的にリセット状態にする。また、ＦＲカウンタ２７１は、カウンタの下位７bitがオーバーフローした（全て「１」になった）時点で、ローレベルのカウント指令信号ＯvF7（「カウントアップ信号」の一例 ローアクティブ）を出力し、カウンタの下位７bitが全て「０」の時点で、ローレベルの遮断解除信号ＭＣＬ（ローアクティブ）を出力する。要するに、ＦＲカウンタ２７１は、リセットされなければ、所定時間（１６ｍｓｅｃ）毎にアクティブのカウント指令信号ＯvF7を出力し、各カウント指令信号ＯvF7の出力よりも後（本実施形態では１カウント後）のタイミングで、上記所定時間毎にアクティブの遮断解除信号ＭＣＬを出力する。

遮断回路としてのＯＣメモリ２７６は、そのリセット端子にＮＯＲ回路２８３からの出力信号をレベル反転した信号が入力され、このＮＯＲ回路２８３には、上記リセット信号発生回路２７５からのリセット信号ＲＳＴをレベル反転した信号と、上記ＦＲカウンタ２７１からの遮断解除信号ＭＣＬをレベル反転した信号とが入力される。このような構成により、ＯＣメモリ２７６は、上述したように、アクティブのセット信号ＯＣ１を受けてセット状態となってローレベルの第１強制遮断指令信号ＯＣＭ（ローアクティブ）を出力し、リセット信号ＲＳＴまたは遮断解除信号ＭＣＬがアクティブのときに、ハイレベルの第１強制遮断指令信号ＯＣＭを出力する。

ＮＯＲ回路２８４は、上記第１強制遮断指令信号ＯＣＭをレベル反転した信号と、後述するヒューズカウンタ２７３からの第２強制遮断指令信号Ｆｕｓｅをレベル反転した信号とを入力し、第１強制遮断指令信号ＯＣＭまたは第２強制遮断指令信号Ｆｕｓｅがアクティブのときにローレベルの強制遮断信号Inhibit（ローアクティブ）を出力する。

以上の構成により、過電流保護回路は、オーバーカレント信号ＯＣまたは温度異常判定信号ＯＴがアクティブになったときに、ＯＣメモリ２７６からアクティブの第１強制遮断指令信号ＯＣＭが出力されることで、パワーＭＯＳＦＥＴ１４に即時的に強制遮断をさせる。それとともに、ＦＲカウンタ２７１は、リセットされてカウント動作を再開し、この時点から１６ｍｓｅｃ（「第１基準時間」の一例）後にアクティブの遮断解除信号ＭＣＬを出力することで、ＯＣメモリ２７６からハイレベルの第１強制遮断指令信号ＯＣＭが出力されてパワーＭＯＳＦＥＴ１４の強制遮断状態を解除する（第１強制遮断）。従って、電力供給制御装置２１０がアクティブの制御信号Ｏｎを受けていれば、パワーＭＯＳＦＥＴ１４は通電状態に復帰する。

ＦＣメモリ２７８は、そのリセット端子にＮＯＲ回路２８５からの出力信号をレベル反転した信号が入力され、このＮＯＲ回路２８５には、上記リセット信号発生回路２７５からのリセット信号ＲＳＴをレベル反転した信号と、上記ＦＲカウンタ２７１からの遮断解除信号ＭＣＬをレベル反転した信号とが入力される。このような構成により、ＦＣメモリ２７８は、上述したように、アクティブのセット信号ＦＣ１を受けてセット状態となってローレベルの出力信号ＦＣＭ（ローアクティブ）を出力し、リセット信号ＲＳＴまたは遮断解除信号ＭＣＬがアクティブのときに、ハイレベルの出力信号ＦＣＭを出力する。また、ＦＣメモリ２７８は、セット信号ＦＣ１がアクティブのときは、リセット信号ＲＳＴがアクティブとなってもアクティブの出力信号ＦＣＭを出力し続ける。

ｃ．ヒューズ異常保護回路
ヒューズ異常保護回路（「異常時間積算回路」の一例）は、主として、電流検出部２２４からのアクティブのヒューズカレント信号ＦＣを受けているとき、及び、上記過電流保護回路によってパワーＭＯＳＦＥＴ１４が第１強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（「第３基準時間」の一例 ＞上記第１基準時間）に達したことを条件に、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるものである。具体的には、ヒューズ異常保護回路は、ヒューズカウンタ２７３、ＦＣＣリセット生成回路２８６等を備える。

ヒューズカウンタ２７３（「ヒューズカウンタ回路」の一例）は、例えば６bitカウンタであり、ＦＲカウンタ２７１からの上記カウント指令信号ＯvF7の立下りエッジで例えば１カウントずつ進め、途中でリセットされなければ、１０２４ｍｓｅｃでオーバーフローしてローレベルの第２強制遮断指令信号Ｆｕｓｅ（ローアクティブ）を出力する。このオーバーフロー時におけるヒューズカウンタ２７３のカウント値が、「基準異常カウント値」の一例である。より具体的には、ヒューズカウンタ２７３のクロック入力端子には、ＡＮＤ回路２８９の出力信号がレベル反転されて入力され、このＡＮＤ回路２８９には、当該ヒューズカウンタ２７３からの第２強制遮断指令信号Ｆｕｓｅと、ＮＡＮＤ回路２９０の出力信号とが入力される。ＮＡＮＤ回路２９０には、ＦＲカウンタ２７１からのカウント指令信号ＯvF7をレベル反転した信号と、ＮＯＲ回路２９１からの異常通知信号Ｆａｉｌをレベル反転した信号とが入力される。

このＮＯＲ回路２９１は、上記第１強制遮断指令信号ＯＣＭ及び上記出力信号ＦＣＭをそれぞれレベル反転した信号が入力され、第１強制遮断指令信号ＯＣＭ及び出力信号ＦＣＭのいずれか一方がアクティブのときに、ローレベルの異常通知信号Ｆａｉｌ（ローアクティブ）を出力する。つまり、ＮＯＲ回路２９１は、オーバーカレントまたは温度異常による第１強制遮断中であること、或いは、ヒューズカレント（第２強制遮断前）になっていることをヒューズカウンタ２７３や後述するＣＬＣリセット生成回路２９２に通知する役目を果たす。

そして、ヒューズカウンタ２７３は、この異常通知信号Ｆａｉｌがアクティブで、かつ、第２強制遮断指令信号Ｆｕｓｅが非アクティブ（オーバーフロー前）のときに、カウント指令信号ＯvF7の立下りエッジごとにカウンタアップする。そして、カウンタがオーバーフローした時に、アクティブの第２強制遮断指令信号Ｆｕｓｅを出力してパワーＭＯＳＦＥＴ１４に強制遮断動作をさせ、これに伴ってカウント指令信号ＯvF7に基づくカウント動作が停止され、強制遮断状態を保持する（第２強制遮断）。

一方、異常時間クリア回路としてのＦＣＣリセット生成回路２８６は、次のリセット条件４，５を満たしたときにヒューズカウンタ２７３のカウンタ値を「０」にリセットする。

リセット条件４：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件５：第２強制遮断指令信号Ｆｕｓｅが非アクティブ（ハイレベル）で、かつ、クリア信号ＣＬＲがアクティブ（クリアカウンタ２７２がオーバーフロー）のとき。

また、ＯＣ閾値指令生成回路２９３は、ヒューズカウンタ２７３及びＦＲカウンタ２７１のカウンタ値を取り込むようになっており、図１７に示すように、ＦＲカウンタ２７１の上位５bitによるカウンタ値（ＦＲカウンタ２７１のカウント時間）に応じたローレベルの閾値指令信号ＯＣＬ０〜ＯＣＬ５（ローアクティブ）を順次出力する。これにより、閾値電圧生成部２５２は、ＦＥＴ２６１ａからＦＥＴ２６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を上記カウント時間に応じて経時的にレベルダウンさせる。但し、ＯＣ閾値指令生成回路２９３は、ヒューズカウンタ２７３のカウンタ値が例えば８（「初期化限界カウント値」の一例）以上のときには、アクティブの閾値指令信号ＯＣＬ５の出力を維持し、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を最も低いレベルに維持する。

ｄ．クリアカウンタ
正常時間積算回路を構成するクリアカウンタ２７２（「クリアカウンタ回路」の一例）は、主として、ヒューズカウンタ２７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態（負荷電流ＩＬが第２異常用閾値電流ＩＬfc及び第１異常用閾値電流ＩＬocに達していない状態。このときの負荷電流ＩＬレベルが正常レベルである）が所定の第２基準時間だけ継続したことを条件に、ローレベルのクリア信号ＣＬＲ（ローアクティブ）を出力して、ヒューズカウンタ２７３のヒューズ時間（カウンタ値）を初期値「０」にリセットするものである。なお、第２基準時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に外部回路の過熱状態が解消するまでの時間に基づいて定められている。また、正常状態が上記第２基準時間継続したときにおけるクリアカウンタ２７２のカウント値が「基準クリアカウント値」の一例である。

具体的には、クリアカウンタ２７２は、例えば５bitカウンタであり、ＦＲカウンタ２７１からの上記カウント指令信号ＯvF7の立下りエッジで例えば１カウントずつ進め、途中でリセットされなければ、５１２ｍｓｅｃ（「第２基準時間」の一例）でオーバーフローしてアクティブのクリア信号ＣＬＲを出力する。ＣＬＣリセット生成回路２９２（「正常時間リセット回路」の一例）は、次のリセット条件６〜８を満たしたときにクリアカウンタ２７２のカウンタ値を「０」にリセットする。

リセット条件６：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件７：第２強制遮断指令信号Ｆｕｓｅが非アクティブ（第２強制遮断実行前）で、かつ、異常通知信号Ｆａｉｌがアクティブのとき。

リセット条件８：第２強制遮断指令信号Ｆｕｓｅがアクティブ（第２強制遮断実行後）で、かつ、制御信号Ｏｎがアクティブのとき。

また、コントロールロジック部２２７には、上記出力信号Ｏffを出力するＯＲ回路２８７が設けられており、これに上記クリア信号ＣＬＲを反転した信号と、リセット信号ＲＳＴを反転した信号とが入力される。これにより、ＯＲ回路２８７は、クリア信号ＣＬＲ及びリセット信号ＲＳＴのいずれかがアクティブのときに、上記内部グランド生成部２３の通電を停止させるハイレベルの出力信号Ｏffを出力する。

ｆ．阻止回路
なお、上述したように、ＮＡＮＤ回路２８１には、上記制御信号Ｏｎをレベル反転した信号と、後述する強制遮断信号Inhibit（パワーＭＯＳＦＥＴ１４を強制遮断させるときにローレベル）とが入力され、この出力信号をレベル反転した信号がＮＡＮＤ回路２８０，２８２に入力される。このような構成により、非アクティブの制御信号Ｏｎ（オフ指令信号）が入力されたときには、ＮＡＮＤ回路２８１からハイレベルの出力信号が入力されることになるから、たとえアクティブのオーバーカレント信号ＯＣやヒューズカレント信号ＦＣが電流異常検出部２５３から出力されたり、アクティブの温度異常判定信号ＯＴが過熱検出部２５から出力されたとしても、ＮＡＮＤ回路２８０，８２の出力はハイレベルに維持され、ＯＣメモリ２７６やＦＣメモリ２７８がセットされることが阻止される。つまり、アクティブのオーバーカレント信号ＯＣ、ヒューズカレント信号ＦＣ及びアクティブの温度異常判定信号ＯＴが無効化（マスク）される。

例えば負荷１１がＬ負荷の場合、非アクティブの制御信号Ｏｎ（オフ指令信号）が入力されパワーＭＯＳＦＥＴ１４がターンオフすると、負荷１１のサージ電圧によってパワーＭＯＳＦＥＴ１４のソース電圧が負側に引っ張られる。そうすると、このソース電圧を基準として生成された第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopも負電圧となり、ヒューズカレントや断線異常が生じていないにもかかわらず、電流異常検出部２５３から異常信号としてのアクティブのヒューズカレント信号ＦＣやアクティブの断線異常判定信号ＯＰが出力されてしまう。しかしながら、本実施形態では、上記阻止回路によって、非アクティブの制御信号Ｏｎが入力されたときに、アクティブのヒューズカレント信号ＦＣの入力が無効化されヒューズカウンタ２７３のカウントアップ動作がされないようにしているため、上記第２強制遮断動作の実行を阻止できる。

ｇ．フィルタ回路
フィルタ回路は、互いに直列接続された複数のメモリ回路（本実施形態では、２つのメモリ回路３００，３０１（例えばＤフリップフロップ）からなるカウンタ回路を備える。メモリ回路３００は、そのＤ端子には内部グランドＧＮＤ２が与えられており、そのＱ端子が、次段のメモリ回路３０１のＤ端子に接続されている。両メモリ回路３００，３０１のセット端子には上記クリア信号ＣＬＲが入力され、また、リセット端子には、ＮＯＲ回路３０２の出力信号が入力される。このＮＯＲ回路３０２には、リセット信号発生回路２７５からのリセット信号ＲＳＴをレベル反転した信号と、断線異常判定信号ＯＰとが入力される。

このような構成により、フィルタ回路は、リセット信号ＲＳＴが非アクティブで、かつ、断線異常判定信号ＯＰがアクティブの状態で、アクティブのクリア信号ＣＬＲを複数回（本実施形態では２回）受けると、メモリ回路３０１のＱ端子からローレベルの断線異常信号ＯＰＦ（ローアクティブ）を出力する。一方、フィルタ回路は、次のリセット条件９，１０を満たしたときにリセットされる。

リセット条件９：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件１０：断線異常信号ＯＰＦが非アクティブ（ハイレベル）のとき。

つまり、電流検出部２２４からアクティブの断線異常判定信号ＯＰが出力されても、断線異常信号ＯＰＦは、直ぐにはアクティブとされず、クリアカウンタ２７２からアクティブのクリア信号ＣＬＲを２回受けた場合（アクティブの断線異常判定信号ＯＰが出力された時点から少なくとも上記第２基準時間経過した場合）に初めてアクティブとされる。

メモリ回路３０１のＱ端子からの断線異常信号ＯＰＦは、レベル反転されてＮＡＮＤ回路３０３に与えられる。このＮＡＮＤ回路３０３には、上記ＦＲカウンタ２７１からいずれかのビット信号が入力されるようになっている。従って、ＮＡＮＤ回路３０３は、断線異常信号ＯＰＦがアクティブのとき、上記ビット信号のレベル反転に応じたパルス状の断線異常信号ＯＰＦＰを出力する。ここで、本実施形態では、最上位のビット信号ＦＲＣ７がＮＡＮＤ回路３０３に入力されるようになっており、これにより、周期３２ｍｓｅｃ，デューティ比５０％の断線異常信号ＯＰＦＰが出力されることになる。

一方、フィルタ回路は、断線異常信号ＯＰＦＰが非アクティブとなった時点で、直ぐに正常状態を示す非アクティブ（ハイレベル）の断線異常信号ＯＰＦＰ（正常信号）を出力する。この断線異常信号ＯＰＦＰをレベル反転した信号と、上記ＮＯＲ回路２８４からの強制遮断信号Inhibitをレベル反転した信号とは、ＮＯＲ回路３０４を介してダイアグ信号Diagとして出力され、ダイアグ出力部２６に与えられる。このダイアグ出力部２６は、断線異常信号ＯＰＦがアクティブのときにダイアグ出力端子Ｐ７からパルス状のダイアグ出力を実行し、強制遮断信号Inhibitがアクティブのときにステップ状のダイアグ出力を実行する。このような構成であれば、断線異常と、それ以外の異常（オーバーカレント、ヒューズカレント、過熱異常）とをダイアグ出力により識別することができる。

以上のように、コントロールロジック部２２７は、ヒューズ異常保護回路の異常時間カウント及び正常時間積算回路の正常時間カウントについて、その下位ビットについては共通のフリーランニングカウンタ２７１のカウント値を共用する構成とされている。従って、ヒューズ異常保護回路及び正常時間積算回路が下位ビットについて互いに個別のカウンタ回路でカウント動作する構成に比べてコントロールロジック回路２２７の回路素子の低減を図ることができる。また、上記実施形態１のような回数カウント回路８８を別途設ける必要がない。しかも、過電流保護回路の第１基準時間を上記フリーランニングカウンタ２７１を利用してカウントする構成であるから、やはり回路素子の低減を図ることができる。

（ゲート駆動部）
ゲート駆動部２８は、コントロールロジック部２２７から制御信号Ｏｎ、出力信号ＦＣＭ及び強制遮断信号Inhibitが入力される。ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとの間に接続されたチャージポンプ（図示せず）と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースの間に接続された放電用ＦＥＴ（図示せず）とを備える。

そして、ゲート駆動部２８は、コントロールロジック部２２７からアクティブの制御信号Ｏｎ（オン指令信号）を受けることで、チャージポンプのみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲート駆動部２８は、コントロールロジック部２２７から非アクティブの制御信号Ｏｎ（オフ指令信号）受けたとき、または、アクティブの強制遮断信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）、チャージポンプの昇圧動作をオフするとともに、放電用ＦＥＴのみをオンしてパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を放電し、遮断動作させる放電動作を行う。

２．本実施形態の動作
図１８〜図２０は、電力供給制御装置２１０の動作を説明するための各信号のタイムチャートである。このうち、図１８は正常時であり、図１９はオーバーカレント時であり、図２０はヒューズカレント時を示す。なお、各図で、〔ＦＲＣ〕はＦＲカウンタ２７１の最上位bitから上位５bit目までのbitによるカウント値、〔ＦＣＣ〕はヒューズカウンタ２７３のカウント値、〔ＣＬＣ〕はクリアカウンタ２７２のカウント値をそれぞれ示しており、ここでは１６進数（Ａ＝１０，Ｂ＝１１，Ｃ＝１２．．．）で表示されている。また、ＦＲＣ７はＦＲカウンタ２７１の最上位bitを意味し、そのハイローレベルが示されており、ＦＲＣ６はＦＲカウンタ２７１の上位２番目のbitを意味し、そのハイローレベルが示されている。また、各図中の「Ｒ」はリセットを意味する。

（正常時）
電力供給制御装置２１０は、アクティブの制御信号Ｏｎを受けると、内部グランド生成部２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路２７５のリセット信号ＲＳＴがアクティブから非アクティブとなり各カウンタ７１〜７３のリセット状態が解除される。

また、アクティブの制御信号Ｏｎがコントロールロジック部２２７からゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になる。そして、ＦＲカウンタ２７１が発振回路２７４からのクロック信号ＣＬＫに基づきカウントを開始する。正常時では、ＮＡＮＤ回路２８０からアクティブのセット信号ＯＣ１が出力されること（リセット条件２）はなく、また、ＦＣメモリ２７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転すること（リセット条件３）もないため、ＦＲカウンタ２７１は途中でリセットされることなく、３２ｍｓｅｃを繰り返しカウントする（図１８中の〔ＦＲＣ〕参照）。それとともに、このＦＲカウンタ２７１の上位５bitのカウンタ値に応じたアクティブの閾値指令信号ＯＣＬ０〜ＯＣＬ５が閾値指令生成回路９３から順次出力され、第１異常用閾値電流ＩＬocを突入電流よりも高い初期レベルから経時的にレベルダウンする動作が３２ｍｓｅｃごとに順次繰り返される。

ここで、アクティブの制御信号Ｏｎの入力時に、パワーＭＯＳＦＥＴ１４に第２異常用閾値電流ＩＬfcよりも高い突入電流が流れ得る。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ１４等に上記第１強制遮断動作を行わせることを防止できる。

また、正常時には、異常通知信号Ｆａｉｌが非アクティブであるため、ヒューズカウンタ２７３のカウントアップは開始されない（図１８の〔ＦＣＣ〕参照）。一方、クリアカウンタ２７２は、ＦＲカウンタ２７１からのカウント指令信号ＯvF7の入力ごとにカウントアップする。そして、異常通知信号Ｆａｉｌは非アクティブのままであるから、途中でリセットされず、５１２ｍｓｅｃ（第２基準時間）でオーバーフローしてアクティブのクリア信号ＣＬＲを出力する（図１８の〔ＣＬＣ〕、〔ＣＬＲ〕参照）。

制御信号Ｏｎがアクティブから非アクティブになったとき、前述したように内部グランド生成部２３は、この時点でクリアカウンタ２７２がオーバーフローしていなければオーバーフローするまで待って内部グランドＧＮＤ２の生成を停止する。

（オーバーカレント、ヒューズカレント時）
負荷１１の短絡が発生した場合、図１９に示すように、負荷電流ＩＬは第２異常用閾値電流ＩＬfcを超え、この時点で、ヒューズカレント信号ＦＣがアクティブとなり、ＦＣメモリ２７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転し、ＦＲカウンタ２７１のカウント値がリセットされる。これにより、第１異常用閾値電流ＩＬocは初期レベルに復帰し、その後に開始されるＦＲカウンタ２７１のカウント値に応じて再び経時的にレベルダウンしていく。

そして、負荷電流ＩＬが第１異常用閾値電流ＩＬocを超えた時点で、オーバーカレント信号ＯＣがアクティブとなり、ＮＡＮＤ回路２８０からのセット信号ＯＣ１がアクティブとなり、これにより、ＯＣメモリ２７６からの第１強制遮断指令信号ＯＣＭがアクティブとなり、アクティブの強制遮断信号InhibitによりパワーＭＯＳＦＥＴ１４の第１強制遮断動作が実行される。また、アクティブのセット信号ＯＣ１によりＦＲカウンタ２７１のカウント値がリセットされ、ここから１６ｍｅｃより少し手前でアクティブのカウント指令信号ＯvF7が出力され、ヒューズカウンタ２７３のカウント値が１カウントアップされる（図１９の〔ＦＣＣ〕参照）。そして、ＦＲカウンタ２７１が１６ｍｅｃをカウントした時点で、アクティブの遮断解除信号ＭＣＬが出力され、ＯＣメモリ２７６から非アクティブの第１強制遮断指令信号ＯＣＭが出力されてパワーＭＯＳＦＥＴ１４の強制遮断状態が解除され、再びオンされる。

その後、負荷１１の短絡が解消されなければ、クリアカウンタ２７２のカウントアップもされず、上記第１強制遮断が繰り返し実行され、それと共に、ヒューズカウンタ２７３のカウントアップが進められる。そして、このカウント値〔ＦＣＣ〕が７になった（第１強制遮断が７回実行された）後、ＯＣ閾値指令生成回路２９３はアクティブの閾値指令信号ＯＣＬ５の出力を維持し、第１異常用閾値電流ＩＬocを最も低いレベルに保持する。

そして、ヒューズカウンタ２７３がオーバーフローした時点で、アクティブの第２強制遮断指令信号Ｆｕｓｅを出力してパワーＭＯＳＦＥＴ１４に強制遮断動作をさせ、これに伴ってカウント指令信号ＯvF7に基づくカウント動作が停止され、この強制遮断状態が保持される（第２強制遮断）。ここで、第２異常用閾値電流ＩＬfcを負荷１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが第２基準時間よりも短い時間間隔で断続的に検出された場合に電線３０が発煙するまでの時間よりも短い時間に設定されている。このため、電線３０の一部のより線が短絡してその一部のより線のみに異常電流が上記第２基準時間よりも短い時間間隔で流れるチャタリングショートを、電線３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１４に第１強制遮断動作をさせることができるのである。

その後、図２０に示すように、制御信号Ｏｎがアクティブから非アクティブになると、クリアカウンタ２７２のリセット状態が解除され、オーバーフローするまで、内部グランドＧＮＤ２の生成を維持すべく非アクティブのクリア信号ＣＬＲを出力し続ける。そして、オーバーフローしたときに内部グランドＧＮＤ２の生成を停止する。従って、クリアカウンタ２７２がオーバーフローする前であれば、制御信号Ｏｎが再びアクティブになっても、上記第２強制遮断状態が保持される。

（断線異常発生時）
仮に、第３異常用閾値電流ＩＬopを常時固定とした場合には、アクティブの断線異常判定信号ＯＰが出力されるときの負荷抵抗値（外部回路の抵抗値）が電源電圧Ｖccの変動に応じて変化してしまう。断線異常を正確に検出するには、電源電圧Ｖccの変動にかかわらず、常に一定の負荷抵抗値で断線異常とすべきである。

そこで、本実施形態では、前述したように、第３異常用閾値電流ＩＬop（第３異常用閾値電圧Ｖop）は、パワーＭＯＳＦＥＴ１４のオン時においてそのソース電圧Ｖｓ（電源電圧Ｖcc）に比例して変化するようになっている。従って、例えば電源電圧Ｖccが半減した場合には、第３異常用閾値電流ＩＬopも半減するから、断線異常とされる負荷抵抗値（＝電源電圧Ｖcc／第３異常用閾値電流ＩＬop）は、電源電圧Ｖccの変動にかかわらず常に一定とされ、断線異常を正確に検出することができる。しかも、その断線検出のためにマイコン等を用いる必要がない。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）上記各実施形態では、半導体スイッチ素子としてパワーＭＯＳＦＥＴ１４としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。

（２）上記各実施形態では、電流検出素子としてセンスＭＯＳＦＥＴ１８を利用した、いわゆるセンス方式としたが、これに限らず、例えば電力供給ラインにシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。

（３）上記実施形態では、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回ったことによって電力供給ラインの通電開始を検出する構成としたが、このように電流異常時の電流に基づき通電開始を検出するものに限られない。即ち、電力供給ラインの通電開始を検出できれば、正常時の電流レベルやそれよりも更に小さい微電流を第２閾値としてこれを超えたことを条件に通電開始を検出する構成であってもよい。このような構成であれば、突入電流が流れた後に第１閾値が低いレベルに設定され、その後に正常状態が第２基準時間だけ継続したときに、第１閾値が初期レベルに復帰されることを防止できる。更に、電力供給ラインに連なる半導体スイッチ素子（下流側に別のスイッチ素子がある場合にはこれも含む）のオン抵抗や出力側電位（ソース電位など）、上記半導体スイッチ素子をターンオンさせるためのオン指令信号の入力の有無などに基づき検出する構成であってもよい。

（４）閾値変更回路としては、上記実施形態のようにカウンタ回路を利用するものでなくても、例えば第１閾値をＲＣ並列回路の端子電圧に基づき生成し、このコンデンサの電荷を経時的に放電させることで第１閾値を経時的に低下させる構成であってもよい。

（５）ヒューズ時間カウンタ７３は異常状態の時間だけをカウントする構成であったが、正常状態の時間を含めて時間積算するものであってもよい。

（６）上記実施形態では、回数カウント回路８８によって負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った回数をカウントし、この回数がｙ回に達したときに初期化動作を実行不可とする構成としたが、これに限らず、遮断時間カウンタ７１からのローレベルの出力信号Ｓ５の出力回数、つまり、第１強制遮断動作の回数をカウントし、この回数がｘ回に達したことを条件に、これ以降の初期化動作を実行不能とする構成であってもよい。

（７）上記実施形態では、ヒューズ機能に利用されるヒューズ時間カウンタ７３の積算時間に応じて第１異常用閾値電流ＩＬocをレベルダウンさせる構成であったが、これに限らず、ヒューズ時間カウンタ７３以外の時間カウンタの積算時間に応じてレベルダウンさせる構成であってもよい。

Claims (23)

1. 電源から負荷への電力供給ラインに半導体スイッチ素子を配して、その半導体スイッチ素子に流れる負荷電流が第１閾値を超えた場合に前記半導体スイッチ素子に第１基準時間だけ第１遮断動作を行わせた後に通電状態に復帰させる過電流保護機能を有する電力供給制御装置の閾値変更方法であって、
   前記電力供給ラインが通電されたことを条件に前記第１閾値のレベルを経時的に低下させる電力供給制御装置の閾値変更方法。
2. 前記過電流保護機能の実行による前記半導体スイッチ素子の前記第１遮断動作が行われたことを条件に、前記第１閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行する請求の範囲第１項に記載の電力供給制御装置の閾値変更方法。
3. 電源から負荷への電力供給を制御する電力供給制御装置であって、
   前記電源から前記負荷への電力供給ラインに配される半導体スイッチ素子と、
   この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
   前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が第１閾値を超えているか否かを判断し、前記負荷電流が前記第１閾値を超えている場合に第１異常電流信号を出力する第１異常電流検出回路と、
   前記第１異常電流検出回路から前記第１異常電流信号が出力されたことを条件に、前記半導体スイッチ素子に対し、第１基準時間だけ第１遮断動作を行わせた後に通電状態に復帰させる過電流保護回路と、
   前記電力供給ラインの通電を検出する通電検出回路と、
   前記通電検出回路から通電検出信号が出力されたことを条件に、前記第１閾値のレベルを低下させる閾値変更回路と、を備える電力供給制御装置。
4. 前記通電検出回路から前記通電検出信号が出力された後に前記過電流保護回路による前記半導体スイッチ素子の前記第１遮断動作が行われたことを条件に、前記第１閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行する閾値初期化回路と、を備える請求の範囲第３項に記載の電力供給制御装置。
5. 前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第１閾値よりも低いレベルの第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に前記通電検出信号を出力する構成である請求の範囲第３項または第４項に記載の電力供給制御装置。
6. 前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第１閾値よりも低いレベルの第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に第２異常電流信号を出力する第２異常電流検出回路であり、
   前記第２異常電流検出回路から前記第２異常電流信号が出力されたことを条件に、少なくとも前記第２異常電流信号が出力されている異常時間を積算していく動作を開始する異常時間積算回路を備え、
   前記閾値変更回路は、前記異常時間積算回路の積算時間に応じて前記第１閾値のレベルを下げる構成である請求の範囲第３項に記載の電力供給制御装置。
7. 前記異常時間積算回路の積算開始後に、前記前記電流検出素子からの電流検出信号に基づき前記負荷電流が継続して前記第２閾値より低い正常レベル以下になっている正常時間を計測し、この正常時間が第２基準時間に達したときにクリア信号を出力して前記異常時間積算回路の前記積算時間をクリアする正常時間積算回路を備える請求の範囲第６項に記載の電力供給制御装置。
8. 前記異常時間積算回路は、前記正常時間積算回路が正常時間を計測している間は積算動作を停止させる一方で、前記積算時間が第３基準時間に達したことを条件に前記半導体スイッチ素子に第２遮断動作を行わせる構成である請求の範囲第７項に記載の電力供給制御装置。
9. 所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアップ信号を出力するフリーランニングカウンタ回路を備え、
   前記異常時間積算回路は、前記第２異常電流検出回路から前記第２異常電流信号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準異常カウント値に達したときに前記半導体スイッチ素子に第２遮断動作をさせるヒューズカウンタ回路を備えて構成され、
   前記正常時間積算回路は、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準クリアカウント値に達したときに前記クリア信号を出力するクリアカウンタ回路と、前記第２異常電流検出回路からの前記第２異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値をリセットする正常時間リセット回路とを備えて構成されている請求の範囲第７項または第８項に記載の電力供給制御装置。
10. 前記過電流保護回路は、前記フリーランニングカウンタ回路が第１基準時間だけカウントしたときに前記半導体スイッチ素子の前記第１遮断の状態を解除する構成である請求の範囲第９項に記載の電力供給制御装置。
11. 前記通電検出回路から前記通電検出信号が出力されない状態が第２基準時間だけ継続したことを条件に、前記閾値初期化回路における前記初期化動作の回数を初期回数にリセットする回数リセット回路を備える請求の範囲第４項に記載の電力供給制御装置。
12. 前記通電検出回路からの通電検出信号が出力されたことを条件に、当該通電検出信号が出力されている時間を積算していく動作を開始する時間積算回路を備え、
    閾値変更回路は、前記時間積算回路の積算時間に応じて前記第１閾値のレベルを経時的に低下させる構成とされ、
    前記閾値初期化回路は、前記初期化動作が前記所定の回数に達するまでは当該初期化動作時において前記積算時間を初期時間にリセットすることで前記第１閾値を初期レベルに戻す一方で、前記初期化動作が前記所定の回数に達した後は前記積算時間を初期時間にリセットしないよう動作する請求の範囲第４項または第１１項に記載の電力供給制御装置。
13. 前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第１閾値よりも低いレベルの第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に第２異常電流信号を前記通電検出信号として出力する第２異常電流検出回路であり、
    前記時間積算回路は、第２異常電流検出回路から前記第２異常電流信号が出力されたことを条件に、少なくとも当該第２異常電流信号が出力されている異常時間を積算していく動作を開始し、その積算時間が第３基準時間に達したことを条件に前記半導体スイッチ素子に第２遮断動作を行わせる異常時間積算回路であり、
    前記閾値初期化回路は、前記第２異常電流信号の出力回数をカウントする回数カウント回路を有し、そのカウント回数が前記所定の回数に達していないときは前記異常時間積算回路の積算時間をリセットすることで前記初期化動作を実行する一方で、前記カウント回数が前記所定の回数に達したときは前記積算時間をリセットしないことで前記初期化動作を実行しないよう動作する請求の範囲第１２項に記載の電力供給制御装置。
14. 前記異常時間積算回路の積算開始後に、前記電流検出素子からの電流検出信号に基づき前記負荷電流が継続して前記第２閾値より低い正常レベル以下になっている正常時間を計測し、この正常時間が第２基準時間に達したときにクリア信号を出力して前記異常時間積算回路の前記積算時間をリセットするとともに前記回数カウント回路のカウント回数をリセットする正常時間積算回路を備える請求の範囲第１３項に記載の電力供給制御装置。
15. 前記異常時間積算回路の積算時間が前記第３基準時間よりも短いリセット許可時間に達したことを条件に、前記初期化動作による前記積算時間のリセットを不可とするリセット不可回路を備える請求の範囲第１３項または第１４項に記載の電力供給制御装置。
16. 前記通電検出回路は、前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第１閾値よりも低いレベルの第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に前記通電検出信号として第２異常電流信号を出力する第２異常電流検出回路であり、
    所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアップ信号を出力するフリーランニングカウンタ回路と、
    前記第２異常電流検出回路から前記第２異常電流信号が出力されたときに前記フリーランニングカウンタ回路のカウント値をリセットするフリーランニングカウンタリセット回路と、
    前記第２異常電流信号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が第３基準時間に対応する基準異常カウント値に達したときに前記半導体スイッチ素子に第２遮断動作をさせるヒューズカウンタ回路と、
    前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が第２基準時間に対応する基準クリアカウント値に達したときにクリア信号を出力して前記ヒューズカウンタ回路のカウント値をリセットするクリアカウンタ回路と、
    前記第２異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値をリセットする正常時間リセット回路と、を備え、
    前記ヒューズカウンタ回路のカウント値が前記基準異常カウント値よりも小さい初期化限界カウント値に達していないときは、前記閾値変更回路が前記フリーランニングカウンタ回路のカウント値に応じて前記第１閾値のレベル経時的に低下させ、当該フリーランニングカウンタ回路が前記所定時間カウントしてカウント値が初期値に戻ることで前記初期化動作を実行し、前記ヒューズカウンタ回路のカウント値が前記初期化限界カウント値に達したときに前記初期化動作を実行しないようにする構成である請求の範囲第４項または第１１項に記載の電力供給制御装置。
17. 前記過電流保護回路は、前記フリーランニングカウンタ回路が前記第１基準時間だけカウントしたことに基づき前記半導体スイッチ素子の前記第１遮断の状態を解除する構成とされている請求の範囲第１６項に記載の電力供給制御装置。
18. 前記半導体スイッチ素子はパワーＦＥＴであると共に、前記電流検出素子は前記パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴとされ、前記第１異常電流検出回路は、前記センス電流と前記第１閾値とに基づいて前記第１異常電流信号の出力を行い、前記第２異常電流検出回路は、前記センス電流と前記第２閾値とに基づいて前記第２異常電流信号の出力を行う構成である請求の範囲第３項から第１７項のいずれかに記載の電力供給制御装置。
19. 前記第２基準時間は、前記半導体スイッチ素子に連なる外部回路が断続的な短絡によって発煙に至る短絡周期よりも長い時間に設定されている請求の範囲第７項、第８項から第１８項のいずれかに記載の電力供給制御装置。
20. オン指令信号とオフ指令信号とが交互に繰り返し入力され、前記オン指令信号が入力されたことに基づき前記半導体スイッチ素子に通電動作をさせ、前記オフ指令信号が入力されたことに基づき前記半導体スイッチ素子に遮断動作をさせるスイッチ制御回路を備え、
    前記第２基準時間は、前記各オフ指令信号によって前記半導体スイッチ素子が遮断している遮断時間よりも長い時間に設定されている請求の範囲第７項、第８項から第１９項のいずれかに記載の電力供給制御装置。
21. 前記第２閾値は、前記負荷の定格電流よりも高く、かつ、前記半導体スイッチ素子に連なる外部回路を発煙させる電流よりも低いレベルに設定されている請求の範囲第５項から第２０項のいずれかに記載の電力供給制御装置。
22. 前記経時的に変更される各第１閾値は、それぞれに対応する経過時間と同じ時間だけ流したときに前記半導体スイッチ素子に連なる外部回路を発煙させる発煙電流よりも低いレベルに設定されている請求の範囲第３項から第２１項のいずれかに記載の電力供給制御装置。
23. 前記経時的に変更される各第１閾値は、それぞれに対応する経過時間と同じ時間だけ流したときに前記半導体スイッチ素子を自己破壊させる自己破壊電流よりも低いレベルに設定されている請求の範囲第３項から第２２項のいずれかに記載の電力供給制御装置。

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