JPWO2007074828A1 - 電力供給制御装置及びその閾値変更方法 - Google Patents

電力供給制御装置及びその閾値変更方法

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Abstract

ローレベルの制御信号S1がゲート駆動部28に与えられてパワーMOSFET14等がオンして通電状態になると、パワーMOSFET14には、第2異常用閾値電流ILfcよりも高い突入電流が流れるが、第1異常用閾値電流ILocは突入電流よりも高い初期レベルにあるためパワーMOSFET14に第1強制遮断動作をさせない。また、突入電流の発生により、ヒューズ時間カウンタ73のカウントアップ動作が開始され、負荷電流ILが第2異常用閾値電流ILfcを下回るまで、そのカウンタ値が積算され、これに伴って第1異常用閾値電流ILocが経時的に低いレベルに変更されていく。

Description

本発明は、電力供給制御装置に関し、特に突入電流対策に関する。
従来、電源と負荷とを接続する電力供給ラインに、例えばパワーMOSFETなどの大電力用の半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電力供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置のなかには、自己保護機能を有するものがある。この自己保護機能は、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該半導体スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する機能である。具体的には、例えば下記特許文献1に示すように、電流検出用の抵抗を上記半導体スイッチ素子の通電端子(例えばMOSFETであればソースまたはドレイン)に直列に接続し、この抵抗における電圧降下に基づき半導体スイッチ素子を流れる負荷電流を検出して、この負荷電流が所定の閾値以上になると過電流と判定するようなものがある。そして、上述の自己保護機能に基づく電流遮断は、遮断後に所定時間が経過すれば、当該半導体スイッチ素子は再びオン状態に自己復帰する構成とされている。これは、半導体スイッチ素子自体が過熱状態に陥ることを回避するために設けられている機能であるところ、異常電流を遮断すれば、元々備えられている放熱装置によって半導体スイッチ素子は速やかに温度が低下するはずだからである。
特開2001−217696公報
(発明が解決しようとする課題)
ところで、例えば負荷がモータやライトなどであるとき、電力供給制御装置の電源を投入した際、半導体スイッチ素子には負荷の定常電流よりも遥かに大きい電流、いわゆる突入電流が短時間流れることがある。ここで、上記過電流判定のための閾値を、例えば突入電流よりも低いレベルに設定した場合を考える。この場合、電源投入時から突入電流が治まるまで、半導体スイッチ素子は、突入電流によって遮断し所定時間後にオン状態に復帰する遮断・復帰動作を繰り返すことになり、負荷への電力供給制御になかなか移行できなくなるという問題が生じる。
この問題を避けるために、上記閾値を突入電流よりも高いレベルに設定した場合には、その後定常状態に落ち着いた後に例えば負荷が短絡して過電流が半導体スイッチ素子に流れるようになっても、突入電流よりも大きい過電流でないと過電流判定ができないという問題があった。
本発明は上記のような事情に基づいて完成されたものであって、その目的は、突入電流対策を実現しつつ過電流異常を早期に検出することが可能な電力供給制御装置及びその閾値変更方法を提供するところにある。
(課題を解決するための手段)
本発明の電力供給制御装置の閾値変更方法は、電源から負荷への電力供給ラインに半導体スイッチ素子を配して、その半導体スイッチ素子に流れる負荷電流が第1閾値を超えた場合に前記半導体スイッチ素子に第1基準時間だけ第1遮断動作を行わせた後に通電状態に復帰させる過電流保護機能を有する電力供給制御装置の閾値変更方法であって、前記電力供給ラインが通電されたことを条件に前記第1閾値のレベルを経時的に低下させる。
これにより、半導体スイッチ素子に第1遮断動作をさせるための第1閾値は、電力供給ラインの通電が検出される前までは比較的に高い初期レベルに設定されており、電力供給ラインの通電が検出されたことを条件に上記初期レベルよりも低いレベルに変更される。従って、第1閾値の初期レベルを突入電流よりも高いレベルに設定しておくことで、突入電流によって半導体スイッチ素子に第1遮断動作させてしまうことを防止しつつ、定常状態後における過電流異常を突入電流よりも低いレベルで検出して半導体スイッチ素子に第1遮断動作をさせることができる。
また、上記発明は、前記過電流保護機能の実行による前記半導体スイッチ素子の前記第1遮断動作が行われたことを条件に、前記第1閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行することが望ましい。
これにより、仮に、電力供給ラインの通電が検出された後に半導体スイッチ素子が第1遮断動作されてもそのまま第1閾値のレベルを下げたままにする構成とした場合には、次のような問題が発生し得る。即ち、何らかの原因により負荷起動時の負荷抵抗が大きく、突入電流の経時的変化の勾配が例えば設計段階で想定した変化よりも緩やかになった場合には、その突入電流レベルが、低いレベルに変更された第1閾値を上回ることで半導体スイッチ素子の第1遮断動作が行われることがある。そうすると、第1基準時間経過後に半導体スイッチ素子が通電状態に復帰されるが、このときに発生する突入電流レベルが、既に低いレベルに変更された第1閾値を即時に上回って再び半導体スイッチ素子の第1遮断動作が行われることになる。従って、突入電流によって半導体スイッチ素子に通電後、即時に遮断という動作を繰り返し行わせる結果となり、負荷への正常な電力供給制御が行えなくなるおそれがある。
しかし、本発明によれば、通電検出信号が出力された後に半導体スイッチ素子の第1遮断動作が行われたことを条件に第1閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行される。従って、半導体スイッチ素子に、経時的に変化する第1閾値を突入電流が上回るまでの間の通電と、第1閾値を突入電流が上回ったときの遮断とを繰り返させることで突入電流の立ち上がりレベルが次第に低くなり第1閾値を下回るようになるため、半導体スイッチ素子の通電後、即時に遮断という動作の繰り返し状態から抜け出すことができる。一方、初期化動作が所定の回数実行された後は、第1閾値は初期化されずに低いレベルに維持されるため、その低いレベルで過電流異常を検出できる。
また、本発明において、前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第1閾値よりも低いレベルの第2閾値を超えているか否かを判断し、前記負荷電流が前記第2閾値を超えている場合に第2異常電流信号を出力する第2異常電流検出回路であり、前記第2異常電流検出回路から前記第2異常電流信号が出力されたことを条件に、少なくとも前記第2異常電流信号が出力されている異常時間を積算していく動作を開始する異常時間積算回路を備え、前記閾値変更回路は、前記異常時間積算回路の積算時間に応じて前記第1閾値のレベルを下げる構成が望ましい。
これにより、半導体スイッチ素子に遮断動作をさせるための第1閾値は、半導体スイッチ素子に流れる負荷電流が第2閾値を超える前までは比較的に高い初期レベルに設定されており、負荷電流が第2閾値を超えたことを条件に積算が開始される積算時間に応じて上記初期レベルよりも低いレベルに変更される。従って、第1閾値の初期レベルを突入電流よりも高いレベルに設定しておくことで、突入電流によって半導体スイッチ素子に遮断動作させてしまうことを防止しつつ、定常状態後における過電流異常を突入電流よりも低いレベルで検出して半導体スイッチ素子に遮断動作をさせることができる。
更に、電力供給制御装置のなかには、例えばその半導体スイッチ素子の下流側の電力供給ラインに別のスイッチ素子が設けられ、このスイッチ素子のオンオフによっても負荷への電力供給制御を行うことができるように使用される場合がある。この場合、例えば、下流側のスイッチ素子においてオンオフが複数回繰り返されることによって電力供給ラインに突入電流が複数回発生することがある。また、電力供給制御装置の電源投入当初だけでなく、その後、上記スイッチ素子が遮断状態から通電状態に復帰されたときにも突入電流が半導体スイッチ素子に流れることがある。
そこで、本発明において、異常時間の積算開始後に、負荷電流が正常レベル以下になっている状態が第2基準時間続いたことを条件に異常時間積算回路の積算時間をクリア(現在の積算時間を、初期時間または現在の積算時間よりも初期時間に近い時間に変更)することで第1閾値を例えば初期レベル等に戻す構成が望ましい。これにより、電力供給制御装置の電源投入後に突入電流が複数回発生してもこれら複数回の突入電流によって半導体スイッチ素子に遮断動作させてしまうことを防止できる。
また、本発明において、電力供給ラインに流れる負荷電流が第2閾値を超えたときに異常時間の積算を開始し、その異常時間が第3基準時間に達したときに半導体スイッチ素子に遮断動作をさせる一方で、第3基準時間に達する前に負荷電流が正常レベル以下になっている正常状態が第2基準時間だけ継続した場合には、それまで積算された異常時間積算回路の積算時間をクリア(現在の積算時間を初期値または現在の積算値よりも初期値に近い値に戻す)して半導体スイッチ素子の遮断動作をさせないようにする構成が望ましい。これにより、連続的な過電流は勿論、断続的な過電流でその過電流の発生間隔が第2基準時間より短いチャタリングショートも検出して外部回路(負荷及び電線を含む)の保護を図ることができる。
また、例えば、電力供給制御装置の半導体スイッチ素子の下流側の電力供給ラインに別のスイッチ素子が設けられ、電力供給制御装置の半導体スイッチ素子のオン動作中に、上記下流側のスイッチ素子のオンオフによっても負荷への電力供給制御が行えるように使用される場合がある。この場合、下流側のスイッチ素子においてオンオフが複数回繰り返されることによって電力供給ラインに突入電流が複数回発生することがある。
そこで、本発明において、異常時間の積算開始後に、負荷電流が正常レベル以下になっている状態が第2基準時間だけ続いたことを条件に異常時間積算回路の積算時間を初期時間にリセットすることで第1閾値を例えば初期レベルに戻すとともにカウント回数をリセットすることで初期化動作を可能な状態にする構成が望ましい。これにより、電力供給制御装置の電源投入後に突入電流が複数回発生してもこれら複数回の突入電流によって半導体スイッチ素子に通電後、即時に遮断という動作の繰り返し状態から抜け出すことができる。
本発明の実施形態1に係る電力供給制御装置の全体構成を示すブロック図 入力インターフェース部の回路図 内部グランド生成部の回路図 カレントミラー部、閾値電圧生成部及び過電流異常検出部の回路図 第1異常用閾値電流と第2異常用閾値電流との設定レベルを説明するためのグラフ コントロールロジック部の回路図 ヒューズ時間カウンタのカウンタ値とビット信号との対応関係を示した表 ゲート駆動部の構成を示した概要図 充電時のゲート電圧と時間との関係を示すグラフ 放電時のゲート電圧と時間との関係を示すグラフ 電力供給制御装置がローレベルの定電圧信号を制御信号として受ける場合のタイムチャート 第1異常用閾値電流を上回る突入電流が発生した場合のタイムチャート 第1異常用閾値電流を上回らないが極めて緩やかに変化する突入電流が発生した場合のタイムチャート 電力供給制御装置がPWM信号を制御信号として受ける場合のタイムチャート 実施形態2に係る電力供給制御装置の全体構成を示すブロック図 ソース電位制御部、閾値電圧生成部及び電流異常検出部の回路図 コントロールロジック部の回路図 ヒューズカウンタ及びFRカウンタのカウンタ値と閾値指令信号との対応関係を示した表 電力供給制御装置の動作を説明するための各信号のタイムチャート(正常時) 電力供給制御装置の動作を説明するための各信号のタイムチャート(オーバーカレント時) 電力供給制御装置の動作を説明するための各信号のタイムチャート(ヒューズカレント時)
符号の説明
10,210…電力供給制御装置
11…負荷
12…電源
13…電力供給ライン
14…パワーMOSFET(半導体スイッチ素子)
18…センスMOSFET(電流検出素子)
28…ゲート駆動部(スイッチ制御回路)
30…電線(外部回路)
52,252…閾値電圧生成部(閾値変更回路)
58,258…比較回路(第1異常電流検出回路)
59…比較回路(通電検出回路、第2異常電流検出回路)
71…遮断時間カウンタ(過電流保護回路)
72…クリアカウンタ(正常時間積算回路、回数リセット回路)
73…ヒューズ時間カウンタ(時間積算回路、異常時間積算回路)
88…回数カウント回路(閾値初期化回路)
271…FRカウンタ(フリーランニングカウンタ回路)
272…クリアカウンタ(クリアカウンタ回路)
273…ヒューズカウンタ(ヒューズカウンタ回路)
277…FRCリセット生成回路(フリーランニングカウンタリセット回路)
292…CLCリセット生成回路(正常時間リセット回路)
CLR…クリア信号
OC…第1異常電流信号、オーバーカレント信号
FC…第2異常電流信号、ヒューズカレント信号(通電検出信号)
IL…負荷電流
ILoc…第1異常用閾値電流(第1閾値)
ILfc…第2異常用閾値電流(第2閾値)
Is…センス電流(電流検出信号)
OvF7…カウント指令信号(カウントアップ信号)
S1,On…制御信号
S2…出力信号
本発明の一実施形態を図1〜図13を参照しつつ説明する。
<電力供給制御装置の構成>
図1は、本実施形態に係る電力供給制御装置10の全体構成のブロック図である。この電力供給制御装置10は図示しない車両に搭載され、その車両用電源(以下、「電源12」)から負荷11として例えばデフォッガー用ヒータ(線形抵抗性の負荷)、車両用のランプ、クーリングファン用モータ及びワイパー用モータ(L負荷(誘導負荷))などへの電力供給制御を行うために使用される。なお、以下では、「負荷」は電力供給制御装置10の制御対象装置であって、電力供給制御装置10とその制御対象装置との間に連なる電線30を含まない意味とし、「外部回路」を負荷11と電線30とを含めた意味として説明する。
具体的には、電力供給制御装置10は、電源12から負荷11への電力供給ライン13中に設けられるパワーFETとしてのパワーMOSFET14(「半導体スイッチ素子」の一例)を備えている。そして、電力供給制御装置10は、パワーMOSFET14のゲートに定電圧信号、或いは、PWM(Pulse Width Modulation。パルス幅変調)制御信号などの制御信号S1を与えてオンオフ動作させることで、そのパワーMOSFET14の出力側に連なる負荷11への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置10は、入力端子P1が外部の操作スイッチ15に接続される構成をなし、この操作スイッチ15がオンとなることで動作するようになっている。具体的には、入力端子P1は、抵抗15aを介して操作スイッチ15に接続され、抵抗15aと操作スイッチ15との接続点が抵抗15bを介して電源12に接続されており、入力端子P1は、操作スイッチ15がオフしているときは、電源電圧Vcc側にプルアップされている。
電力供給制御装置10は、図1に示すように、上記入力端子P1と、電源12に接続される電源(Vcc)端子P2及びタブ端子P3と、負荷11に接続される負荷接続端子P4と、電流電圧変換回路としての外付け抵抗16を介してグランド(GND)に接続される外部端子P5と、グランド(GND)に直接接続されるグランド端子P6と、ダイアグ出力端子P7とが設けられた半導体装置17(半導体ディバイス)として構成されている。本実施形態では、パワーMOSFET14、後述するセンスFETとしてのセンスMOSFET18(「電流検出素子」の一例)、及び、温度検出素子としての温度センサ19(本実施形態では例えばダイオード)がパワーチップ20としてワンチップ化され、それ以外の回路が搭載された制御チップ21に組み付けられて構成されている。
パワーチップ20は、ドレインが共通接続されてタブ端子P3に接続される複数のMOSFETが配列され、ほとんどのMOSFET群が、ソースを後述するカレントミラー部51のパワーFET用入力51a及び負荷接続端子P4に共通接続することでパワーMOSFET14を構成し、残りのMOSFET群が、ソースをカレントミラー部51のセンスFET用入力51bに共通接続することでセンスMOSFET18を構成している。なお、パワーMOSFET14を構成するMOSFETの数と、センスMOSFET18を構成するMOSFETの数との比が概ねセンス比である。
制御チップ21には、主として、入力インターフェース部22、内部グランド生成部23、電流検出部24、過熱検出部25、ダイアグ出力部26、過電流保護回路及び過熱保護回路として機能するコントロールロジック部27、ゲート駆動部28が搭載されている。
(入力インターフェース部)
入力インターフェース部22は、入力側が入力端子P1に接続されており、操作スイッチ15がオフしているときにハイレベルの制御信号S1が、オンしているときにローレベルの制御信号S1が入力され、この制御信号S1が内部グランド生成部23及びコントロールロジック部27に与えられる。電力供給制御装置10は、後述するように、電流異常も温度異常も発生していない正常状態においては、上記ローレベルの制御信号S1を受けるとゲート駆動部28によってパワーMOSFET14をターンオンさせて通電状態とする一方で、ハイレベルの制御信号S1を受けるとゲート駆動部28によってパワーMOSFET14をターンオフさせて遮断状態にする。従って、本実施形態では、ローレベルの制御信号S1が「オン指令信号」の一例であり、ハイレベルの制御信号S1が「オフ指令信号」の一例であり、ゲート駆動部28が「スイッチ制御回路」として機能する。
具体的には、入力インターフェース部22は、図2に示すように、電源端子P2と内部グランドGND1(0<GND1<Vcc)との間に、カソード側が高電位側に配された1対のダイオード31,31が直列接続され、これらの接続点に抵抗32を介して入力端子P1が接続されている。高電位側のダイオード31には、ゲートとソースとが短絡接続(ダイオード接続)されたFET33が並列接続されている。入力端子P1にハイレベルの制御信号S1が入力されているときには、電源電圧Vcc側にプルアップされており、ハイレベルの制御信号S1に応じたハイレベルの信号(本実施形態では説明を簡略するためにハイレベルの制御信号S1とする)がヒステリシスコンパレータ34及び反転回路35を介して出力される。一方、入力端子P1にローレベルの制御信号S1が入力されると、FET33からの定電流が抵抗32を介して入力端子P1側に流れて、ローレベルの制御信号S1に応じたローレベルの信号(本実施形態では説明を簡略するためにローレベルの制御信号S1とする)がヒステリシスコンパレータ34及び反転回路35を介して出力される。
なお、入力端子P1に負電圧(<GND1)の制御信号S1が入力されたときには、内部グランドGND1から低電位側のダイオード31及び抵抗32を介して入力端子P1側に電流が流れて、やはりローレベルの制御信号S1を出力するようになっている。また、図1に示すように、電源端子P2とグランド端子P6との間には、カソード側が高電位側に配されたダイオード36と抵抗37とが直列接続され、これらの接続点が上記内部グランドGND1とされている。このような構成であれば、誤ってグランド端子P6側が電源電圧Vcc側に接続された場合でも、この電力供給制御装置10の回路内に流れる電流をダイオード36によって一定レベル以下に規制することができる。
(内部グランド生成部)
定電圧電源生成回路としての内部グランド生成部23は、入力インターフェース部22からローレベルの制御信号S1(オン指令信号)、及び、後述するクリアカウンタ72からローレベルの出力信号S2(クリアカウンタ72がオーバーフローしていない状態)のいずれかを受けているときに通電して、電源電圧Vccよりも所定の定電圧分だけ低い内部グランドGND2を生成する。換言すれば、内部グランド生成部23は、入力インターフェース部22からハイレベルの制御信号S1(オフ指令信号)を受けても、クリアカウンタ72からローレベルの出力信号S2を受けている限り、通電状態が継続され内部グランドGND2を生成し続ける。そして、電源電圧Vccから内部グランドGND2を差し引いた定電圧がコントロールロジック部27に供給されることで、このコントロールロジック部27が動作可能な状態となる。
具体的には、内部グランド生成部23は、図3に示すように、ローレベルの制御信号S1(オン指令信号)を受けてオン動作するスイッチ素子としてのFET41と、ローレベルの出力信号S2を受けてオン動作するスイッチ素子としてのFET42とをそれぞれ備えている。これら両FET41,42の出力側はスイッチ素子としてのFET43の制御端子に接続されている。このFET43は入力側(ドレイン側)がツェナーダイオード44を介して電源端子P2に接続され、出力側(ソース側)が上記抵抗37を介してグランド端子P6に接続されている。
そして、内部グランド生成部23は、上記したローレベルの制御信号S1またはローレベルの出力信号S2が入力されたときには、FET43がオンして通電し、電源電圧Vccからツェナーダイオード44のツェナー電圧分だけ低い内部グランドGND2を生成し、これをボルテージフォロワ接続されたオペアンプ45を介してコントロールロジック部27に与える。なお、本実施形態では、ツェナーダイオード44及びFET43が連なる電力供給ライン中にソースとゲートとが短絡接続(ダイオード接続)されたFET46を接続することで、FET43のオン時においてツェナーダイオード44に定電流が流れるようにして内部グランドGND2をより安定させるようにしている。
(電流検出部)
電流検出部24は、図1に示すように、カレントミラー部51と、閾値電圧生成部52と、過電流異常検出部53とを備えて構成されている。図4は、カレントミラー部51、閾値電圧生成部52及び過電流異常検出部53を拡大して示す回路であり、他の回路構成は一部省略されている。
a.カレントミラー部
カレントミラー部51は、パワーMOSFET14とセンスMOSFET18との出力側電位(ソース電位)を同電位に保持するための電位制御回路54と、1対のカレントミラー回路55,55とを備えている。
電位制御回路54は、パワーFET用入力51a(パワーMOSFET14のソース)とセンスFET用入力51b(センスMOSFET18のソース)とに1対の入力端子がそれぞれ接続されるオペアンプ56、センスFET用入力51bと外部端子P5との間に接続され制御端子にオペアンプ56の出力が与えられるスイッチ素子としてのFET57を備えている。より具体的には、オペアンプ56の逆相入力がパワーFET用入力51aに接続され、オペアンプ56の正相入力がセンスFET用入力51bに接続されている。このオペアンプ56の差動出力は、FET57のゲート−ドレイン間を介して、正相入力にフィードバックされている。
このようにオペアンプ56の差動出力をフィードバックすることによって、オペアンプ56の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーMOSFET14及びセンスMOSFET18のドレイン同士、ソース同士が互いに同電位となり、パワーMOSFET14に流れる負荷電流電流ILに対して安定した一定比率(上記センス比)のセンス電流Is(「電流検出素子からの電流検出信号」の一例)をセンスMOSFET18に流すことができる。
電位制御回路54からのセンス電流Isは上記1対のカレントミラー回路55,55及び外部端子P5を介して外付け抵抗16に流れ、このセンス電流Isに応じて外部端子P5の端子電圧Voが変化する。
b.過電流異常検出部
過電流異常検出部53は、複数(本実施形態では2つ)の比較回路58,59(本実施形態では、ヒステリシスコンパレータ)を備え、外部端子P5の端子電圧Voが比較回路58の一方の入力端子に与えられると共に、比較回路59の一方の入力端子に与えられる。
比較回路58(「第1異常電流検出回路」の一例)は、他方の入力端子に閾値電圧生成部52からの第1異常用閾値電圧Vocを受けて、この第1異常用閾値電圧Vocを端子電圧Voが超えたときにローレベルの第1異常電流信号OCをコントロールロジック部27に出力する。なお、以下では、端子電圧Voが第1異常用閾値電圧Vocに達したときにパワーMOSFET14に流れる電流異常時の負荷電流ILを、「第1異常用閾値電流ILoc(「第1閾値」の一例)」とし、このときの電流異常を「オーバーカレント」という。
比較回路59(「通電検出回路、第2異常電流検出回路」の一例)は、他方の入力端子に閾値電圧生成部52からの第2異常用閾値電圧Vfc(<Voc)を受けて、この第2異常用閾値電圧Vfcを端子電圧Voが超えたときにローレベルの第2異常電流信号FC(「通電検出信号」の一例)をコントロールロジック部27に出力する。なお、以下では、端子電圧Voが第2異常用閾値電圧Vfcに達したときにパワーMOSFET14に流れる電流異常時の負荷電流ILを、「第2異常用閾値電流ILfc(「第2閾値」の一例)」とし、このときの電流異常を「ヒューズカレント」という。
c.閾値電圧生成部
閾値電圧生成部52(「閾値変更回路」の一例)は、基準電圧を複数の抵抗で分圧する分圧回路を備え、この分圧回路によって生成される複数の分圧電圧から選択する分圧電圧を変更することで過電流異常検出部53に与える異常用閾値電圧を変更できるようになっている。具体的には、閾値電圧生成部52は、図4に示すように、パワーMOSFET14のソースとグランド端子P6との間に接続された分圧回路60を備える。この分圧回路60は、複数の抵抗(本実施形態では8つの抵抗60a〜60h)を直列接続して構成されており、抵抗60aと抵抗60bとの接続点Aの分圧電圧が上記第2異常用閾値電圧Vfcとして出力される。
また、閾値電圧生成部52は、上記比較回路58の他方の入力端子を、抵抗60b〜60hの各接続点B〜Gに選択的に接続可能とするスイッチ素子としての複数のFET61a〜61fを備えている。従って、FET61aからFET61fまで選択的に順次オンさせることで、上記第1異常用閾値電圧Vocを段階的にレベルダウンさせることができる。各FET61a〜61fは、後述するようにコントロールロジック部27によってオンオフ制御される。
なお、本実施形態では、分圧回路60はパワーMOSFET14のソース電圧Vsを分圧する構成としたが、ソース電圧以外の所定電圧をを基準電圧として分圧する構成であってもよい。但し、本実施形態のような構成であれば、パワーMOSFET14のソース電圧Vsの増減に応じて増減するように各異常用閾値電圧を設定できる。従って、ソース電圧の変動にかかわらず固定レベルの閾値を設定するような構成と比較して、例えば負荷11の短絡等が生じた場合に、電源電圧Vccの大小にかかわらず外付け抵抗16の端子電圧Voが即座に異常用閾値電圧に達することとなり、各電流異常を迅速に検出できる。更に、この実施形態では、パワーMOSFET14がオフしているときでもソース電圧Vsが0[V]にならないようにバイアスするため、コントロールロジック部27からのバイアス信号Biasによってオン動作するスイッチ素子としてのFET62によって電源12からの電流を抵抗63を介して分圧回路60に流すようになっている。なお、このバイアス信号Biasは、ローレベルの制御信号S1またはローレベルの出力信号S2が出力されたときにコントールロジック部27から出力され、上記FET62がオンする。
ここで、図5は、上記第1異常用閾値電流ILocと第2異常用閾値電流ILfcとの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置10に接続され得る電線30(例えば電線被覆材)の発煙特性について、定常電流レベルと通電時間(溶断時間)との関係を示した発煙特性曲線L1が示されている。つまり、任意の一定電流(ワンショット電流)と、それを電線30に流したときに当該電線30の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線L1が図示されている。また、同グラフには、任意の一定電流(ワンショット電流)と、それをパワーMOSFET14に流したときに当該パワーMOSFET14が破壊してしまうまでの時間との関係を示す自己破壊特性曲線L2も図示されている。そして、第2異常用閾値電流ILfcは、発煙特性曲線L1及び自己破壊特性曲線L2よりも電流レベルが低い領域内に設定されている。また、第1異常用閾値電流ILocは、後述するヒューズ時間カウンタ73が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線L1及び自己破壊特性曲線L2よりも電流レベルが低い領域内に設定されている。
なお、同グラフは、電力供給制御装置10に接続され得る電線30の中から選択された一の電線30の発煙特性を示している。また、電力供給制御装置10に接続される外部回路(電線等の配線部材、負荷)によって発煙特性は異なり、これに対応して上記異常電流信号FC,OCを出力するときの負荷電流IL及びセンス電流Isも異なってくるが、この調整は、前述した外付け抵抗64の抵抗値を変更することにより容易に行うことができる。
同グラフ中、ILmaxは負荷11の定格電流(設計時に保証される機器の使用限度)であり、Ioは電線30における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ioよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第2異常用閾値電流ILfcは、図5に示すように、負荷11の定格電流ILmaxよりもやや高いレベルに設定されており、比較回路59は、負荷電流ILが第2異常用閾値電流ILfcに達したヒューズカレントを検出して第2異常電流信号FCを出力する。このように負荷電流ILが第2異常用閾値電流ILfc程度である場合には、後述するように、パワーMOSFET15を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。
これに対して、上記第1異常用閾値電流ILocは、第2異常用閾値電流ILfcよりも高いレベルに設定されている。比較回路58は、負荷電流ILが第1異常用閾値電流ILocに達したオーバーカレントを検出して第1異常電流信号OCを出力する。このように負荷電流ILが第1異常用閾値電流ILocを超える高いレベルである場合には、後述するようにパワーMOSFET15を即時的に遮断する必要がある。閾値電圧生成部52は、図5に示すように、この第1異常用閾値電流ILocを、当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように、ヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。
(過熱検出部)
過熱検出部25は、パワーチップ20に設けられた温度センサ19から当該パワーチップ20の温度に応じた温度信号S4を受ける。そして、過熱検出部25は、所定の閾値温度を超える温度信号S4を受けたときに温度異常としてローレベルの異常温度信号OTをコントロールロジック部27に与える。
なお、ダイアグ出力回路26は、後述するように電流異常或いは温度異常が発生し、コントロールロジック部27によってパワーMOSFET14に後述する第1及び第2の強制遮断動作を行わせている間、ハイレベルのダイアグ信号Diagをコントロールロジック部27から受けることでダイアグ出力端子P7をローレベルにプルダウンさせてダイアグ出力を実行する。これにより、パワーMOSFET14が電流異常や温度異常の発生、ヒューズ機能の実行によって強制遮断状態になっていることを外部に通知することが可能となる。
(コントロールロジック部)
図6は、コントロールロジック部27の回路図である。このコントロールロジック部27は、主として、遮断時間カウンタ71、クリアカウンタ72、ヒューズ時間カウンタ73、発振回路74、リセット信号発生回路75、及び、回数カウント回路88等を備える。また、コントロールロジック部27は、前述したように、入力インターフェース部22からの制御信号S1、電流検出部24からの第1異常電流信号OC及び第2異常電流信号FC、過熱検出部25からの異常温度信号OTを受ける。
a.発振回路及びリセット信号発生回路
発振回路74は、例えば2つ異なる周期のクロック信号CLK1(例えば125μsec),クロック信号CLK2(例えば4msec)を生成して出力する。リセット信号発生回路75は、上記内部グランド生成部23が通電しこのコントロールロジック部27が動作するのに十分な定電圧を生成し、上記発振回路74のクロック発生動作が安定する前まではローレベルの出力信号RST(リセット信号)を出力し、安定後はハイレベルの出力信号RSTを出力する。
b.遮断時間カウンタ
遮断時間カウンタ71(「過電流保護回路」の一例)は、電流検出部24からのローレベルの第1異常電流信号OC、及び、過熱検出部25からのローレベルの異常温度信号OTのうち少なくともいずれか一方を受けたことを条件に、パワーMOSFET14に所定の第1基準時間(カウント値を「n」から「0」までカウントダウンするまでの時間 具体的には32msec)だけ強制的に遮断動作(「過電流保護機能の実行・過電流保護回路による半導体スイッチ素子の第1遮断動作」の一例)させた後に、その強制遮断状態を解除するものである。なお、本実施形態において、強制遮断とは、電力供給制御装置10がローレベルの制御信号S1(オン指令信号)を受けていてもパワーMOSFET14を遮断状態にすることをいう。
具体的には、遮断時間カウンタ71は、上記クロック信号CLK2のクロックに同期して初期値nから0までカウントダウンするものである。遮断時間カウンタ71は、そのリセット端子にリセット信号発生回路75から出力信号RSTを反転した信号が入力されるようになっており、ローレベルの出力信号RSTが出力されている間は、n個のカウンタが全て「0」(カウント値を初期値「n」)にリセットされた状態となり、ハイレベルの出力信号RSTを受けるようになるとリセット状態が解除される。また、遮断時間カウンタ71は、n個のカウンタが全て「0」(リセット状態或いはカウント値のオーバーフロー状態)のときにローレベルの出力信号S5を出力し、これ以外の場合には、パワーMOSFET14に強制遮断動作をさせるためのハイレベルの出力信号S5を出力する。
また、遮断時間カウンタ71は、第1異常電流信号OC、及び、異常温度信号OTが入力されるAND回路76の出力信号を反転した信号をセット端子に受ける。これにより、遮断時間カウンタ71は、上記オーバーカレントが発生してローレベルの第1異常電流信号OCを受けたとき、または、温度異常が発生してローレベルの異常温度信号OTを受けたときに、n個のカウンタをすべて「1」にセットする。これにより、遮断時間カウンタ71は、ハイレベルの出力信号S5を出力するようになり、AND回路77において発振回路74からのクロック信号CLK2が有効化され、このクロックに同期したタイミングでカウントダウン動作を開始する。なお、遮断時間カウンタ71は、各クロックの立下りエッジでカウントダウンを行う。
そして、遮断時間カウンタ71がカウントダウンを開始した後、「0」までカウントダウンしてオーバーフローする前までは、ハイレベルの出力信号S5を出力するから、クロック信号CLK2はAND回路77にて有効化されて遮断時間カウンタ71のクロック端子に入力される。このとき、このハイレベルの出力信号S5を受けたOR回路78からローレベルの出力信号Inhibitがゲート駆動部28に与えられ、パワーMOSFET14の強制遮断動作が実行される。
これに対して、遮断時間カウンタ71が「0」までカウントダウンしてオーバーフローするとローレベルの出力信号S5を出力し、これに伴ってクロック信号CLK2の入力がAND回路77にて禁止される。このとき、ローレベルの出力信号S5を受けたOR回路78からハイレベルの出力信号Inhibitがゲート駆動部28に与えられ、パワーMOSFET14の強制遮断状態が解除される。従って、電力供給制御装置10がローレベルの制御信号S1(オン指令信号)を受けていれば、パワーMOSFET14は通電状態に復帰する。
以上のように、遮断時間カウンタ71は、図10(OCチョッピング期間参照)に示すように、例えばオーバーカレント状態となってローレベルの第1異常電流信号OCが電流検出部24から出力される毎に、パワーMOSFET15に即時的に強制遮断動作をさせて、nカウント分カウントダウンした後に、その強制遮断動作を解除する役割を果たす。以下、このように、遮断時間カウンタ71によってパワーMOSFET14を所定の第1基準時間後に通電状態に復帰させる強制遮断を、「第1強制遮断」という。
c.ヒューズ時間カウンタ
ヒューズ時間カウンタ73(「時間積算回路、異常時間積算回路」の一例)は、電流検出部24からのローレベルの第2異常電流信号FCを受けているとき、及び、上記遮断時間カウンタ71によってパワーMOSFET14が強制遮断されているときの双方の異常時間(以下、「ヒューズ時間」という)を積算していき、この積算時間が所定の基準ヒューズ時間(>上記第1基準時間 カウント値を「0」から「m(>n)」までカウントアップするまでの時間 具体的には1024msec 「第3基準時間」の一例)に達したことを条件に、パワーMOSFET15に強制遮断動作(「積算時間が第3基準時間に達したことを条件に半導体スイッチ素子に行わせる第2遮断動作」の一例)をさせるものである。
具体的には、ヒューズ時間カウンタ73は、上記クロック信号CLK1のクロックに同期して初期値0からmまでカウントアップするものである。なお、ヒューズ時間カウンタ73は、各クロックの立下りエッジでカウントアップを行う。より具体的には、ヒューズ時間カウンタ73は、カウントアップ動作中は、ローレベルの出力信号S6を出力し、「m」までカウントアップしてオーバーフローすると、ハイレベルの出力信号S6(遮断信号)を出力する。発振回路74からのクロック信号CLK1を有効化させるためのAND回路79には、ヒューズ時間カウンタ73の出力信号S6をレベル反転した信号と、NAND回路80の出力信号とが入力される。このNAND回路80は、ローレベルの第2異常電流信号FCを受けたとき、または、遮断時間カウンタ71がカウントダウン動作中でハイレベルの出力信号S5をレベル反転したローレベルの信号を受けたときに、ハイレベル信号を出力する。
従って、ヒューズ時間カウンタ73は、オーバーフローする前までは、ローレベルの第2異常電流信号FCが出力されたとき、または、遮断時間カウンタ71がカウントダウン動作中のときにAND回路79にてクロック信号CLK1が有効化されることでカウントアップ動作を進行させる。そして、ヒューズ時間カウンタ73は、カウント値「m」までカウントアップしてオーバーフローした後は、ハイレベルの出力信号S6を出力する。このとき、このハイレベルの出力信号S6を受けたOR回路78からローレベルの出力信号Inhibitがゲート駆動部28に与えられ、パワーMOSFET14の強制遮断動作が実行される。以下、このように、ヒューズ時間カウンタ73のオーバーフローによる強制遮断を、「第2強制遮断」という。それとともに、ヒューズ時間カウンタ73は、ハイレベルの出力信号S6が出力したことによってクロック信号CLK1の入力が禁止され、このオーバーフロー状態を保持する。従って、このヒューズ時間カウンタ73は、出力保持回路としても機能する。
また、ヒューズ時間カウンタ73は、次のときにカウンタ値が初期値「0」にリセットされる。
(1)リセット信号発生回路75からローレベルの出力信号RSTが出力されている(リセット状態)とき。
(2)クリアカウンタ72からハイレベルの出力信号S2(「クリア信号」の一例)が出力された(クリアカウンタ72がオーバーフローした)とき(但し、ヒューズ時間カウンタ73がオーバーフローしたとき以降は除く)。
(3)後述する回数カウント回路88がオーバーフローする前においてヒューズカレントが解消されハイレベルの第2異常電流信号FCを受けるようになったとき(但し、ヒューズ時間の積算時間が後述するリセット許可時間に達したとき以降は除く)。このリセットパターン(3)については後述する。
具体的には、OR回路81にクリアカウンタ72からの出力信号S2をレベル反転した信号と、ヒューズ時間カウンタ73の出力信号S6とが入力され、このOR回路81の出力信号とリセット信号発生回路75から出力信号RSTとがAND回路82に入力され、この出力信号がレベル反転されてヒューズ時間カウンタ73のリセット端子に入力される。従って、ヒューズ時間カウンタ73は、リセット信号発生回路75からローレベルの出力信号RSTが出力されているときは、常にカウンタ値が初期値「0」にリセットされる。なお、後述するように、AND回路82にはNAND回路102からの出力信号も入力される。
一方、リセット信号発生回路75からハイレベルの出力信号RSTが出力されているときは、ヒューズ時間カウンタ73がオーバーフローするまでは、クリアカウンタ72からハイレベルの出力信号S2が出力されることでカウンタ値が初期値「0」にリセットされる。これに対して、ヒューズ時間カウンタ73がオーバーフローすると、クリアカウンタ72からハイレベルの出力信号S2が出力されてもカウンタ値がリセットされず、上記第2強制遮断状態が保持される。
また、ヒューズ時間カウンタ73は、図7に示すように、カウントアップ動作によって積算される積算時間(カウンタ値)に応じた信号、具体的には「bit0」から「bit5」のローレベルのビット信号を順次出力する。これにより、閾値電圧生成部52は、FET61aからFET61fまで順次選択的にオンされて、第1異常用閾値電圧Voc(第1異常用閾値電流ILoc)を上記積算時間に応じて経時的にレベルダウンさせる。なお、ローレベルのビット信号bit5を出力した時点での積算時間が「リセット許可時間」(<基準ヒューズ時間 本実施形態では例えば16mec)の一例である。このリセット許可時間は、図5に示すように、自己破壊特性曲線L2がある程度緩やかになるまでに時間を基準に設定されている。
d.クリアカウンタ
クリアカウンタ72(「正常時間積算回路、回数リセット回路」の一例)は、主として、ヒューズ時間カウンタ73がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態が所定の第2基準時間(カウント値を「0」から「q」までカウントダウンするまでの時間 具体的には512msec)継続したことを条件に、ヒューズ時間カウンタ73の積算時間(カウンタ値)を初期値「0」にリセットするものである。具体的には、クリアカウンタ72は、上記クロック信号CLK2のクロックに同期して初期値「0」から「q(<n)」までカウントアップするものである。なお、クリアカウンタ72は、各クロックの立上りエッジでカウントアップを行う。また、第2基準時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に負荷等の過熱状態が解消するまでの時間に基づいて定められている。
また、クリアカウンタ72は、リセット信号発生回路75からローレベルの出力信号RSTが出力されている(リセット状態)ときにカウンタ値が初期値「0」にリセットされる。更に、ヒューズ時間カウンタ73がカウントアップ動作を開始した後、オーバーフローする前までは、電流検出部24からのローレベルの第2異常電流信号FCを受けているとき、または、上記遮断時間カウンタ71によってパワーMOSFET14が強制遮断されているときにリセットされる。一方、ヒューズ時間カウンタ73がオーバーフローした後は、ローレベルの制御信号S1(オン指令信号)を受けているときはリセットされる。
具体的には、クリアカウンタ72には、発振回路74からのクロック信号CLK2が直接入力されており、通常はローレベルの出力信号S2を出力し、「q」までカウントアップしてオーバーフローすると例えば1クロック分のハイレベルの出力信号S2を出力する。AND回路83は、リセット信号発生回路75からの出力信号RSTが入力されるとともに、その出力信号をレベル反転した信号がクリアカウンタ72のリセット端子に与えられる。従って、リセット信号発生回路75からローレベルの出力信号RSTが出力されているときにカウンタ値が初期値「0」にリセットされる。
また、AND回路83には、AND回路84の出力信号が入力され、このAND回路84には、OR回路85の出力信号とNAND回路86の出力信号とが入力される。OR回路85は、AND回路87の出力信号と、ヒューズ時間カウンタ73の出力信号S6とが入力される。AND回路87には、第2異常電流信号FCと遮断時間カウンタ71の出力信号S5をレベル反転した信号とが入力される。このような構成により、クリアカウンタ72は、上述したように、ヒューズ時間カウンタ73がカウントアップ動作を開始した後、オーバーフローする前までは、ヒューズカレントになってローレベルの第2異常電流信号FCを受けているとき、または、遮断時間カウンタ71によってパワーMOSFET14が強制遮断されているときにカウンタ値がリセットされる。
また、NAND回路86は、ヒューズ時間カウンタ73の出力信号S6と、制御信号S1をレベル反転した信号とが入力される。これにより、クリアカウンタ72は、上述したように、ヒューズ時間カウンタ73のオーバーフロー後において、ローレベルの制御信号S1(オン指令信号)を受けているときはリセットされる。
e.回数カウンタ
回数カウント回路88(「閾値初期化回路)の一例)は、主として、ヒューズカレントによってローレベルの第2異常電流信号FCを受けた後、ヒューズカレントが解消されハイレベルの第2異常電流信号FCを受けるようになったことを条件に、経時的にレベルダウンした第1異常用閾値電圧Voc(第1異常用閾値電流ILoc)を初期レベルに戻す初期化動作を、x回(「所定の回数」の一例 本実施形態では例えば7回)を限度に実行するものである。
具体的には、回数カウント回路88は、コントロールロジック部27にローレベルの第2異常電流信号FCが入力された回数を例えばy(=x+1)回までカウントするものであり、オーバーフローする前はローレベルの出力信号S7を出力し、オーバーフローしたときはハイレベルの出力信号S7を出力する。回数カウント回路88には、AND回路89の出力をレベル反転した信号が入力されるようになっており、このAND回路89には、第2異常電流信号FCと、回数カウント回路88からの出力信号S7をレベル反転した信号とが入力される。また、NAND回路102は、第2異常電流信号FCと、回数カウント回路88からの出力信号S7をレベル反転した信号と、前述したビット信号bit5とが入力されており、このNAND回路102の出力信号が前述したAND回路82に与えられる。
このような構成により、回数カウント回路88は、カウント値がオーバーフローする前で、かつ、ヒューズ時間カウンタ73からハイレベルのビット信号bit5を受けているとき(ヒューズ時間カウンタ73の積算時間が上記リセット許可時間に達していないとき)は、ローレベルの第2異常電流信号FCがAND回路89に入力されるごとに1カウントずつカウント値を増加させる。このときは、NAND回路102には、ローレベルの第2異常電流信号FCと、回数カウント回路88からの出力信号S7をレベル反転したハイレベルの信号と、ハイレベルの「bit5」目のビット信号とが入力されている。
そして、ヒューズカレントが解消されてハイレベルの第2異常電流信号FCが入力されるようになった時点でNAND回路102からローレベルの出力信号がAND回路82に入力され、これにより、ヒューズ時間カウンタ73の積算時間(カウンタ値)が初期値「0」にリセットされる(前述の「c.ヒューズ時間カウンタ」で説明した(3)のリセットパターン)。これにより、第1異常用閾値電圧Voc(第1異常用閾値電流ILoc)を初期レベルに戻す上記初期化動作が実行される。
一方、回数カウント回路88のカウント値がオーバーフローすると、回数カウント回路88からの出力信号S7をレベル反転したローレベルの信号がNAND回路102に入力されるようになり、第2異常電流信号FC及び「bit5」目のビット信号のハイローレベルにかかわらず、NAND回路102からハイレベルの出力信号がAND回路82に入力されるようになり、この回数カウント回路88によってはヒューズ時間カウンタ73の積算時間をリセットすること、つまり初期化動作が実行できなくなる。
更に、回数カウント回路88のカウント値がオーバーフローする前であっても、ヒューズ時間カウンタ73からローレベルのビット信号bit5を受けたとき(ヒューズ時間カウンタ73の積算時間が上記リセット許可時間に達したとき)は、第2異常電流信号FC及び回数カウント回路88からの出力信号S7をレベル反転した信号のハイローレベルにかかわらず、NAND回路102からハイレベルの出力信号がAND回路82に入力されるようになり、この回数カウント回路88によってはヒューズ時間カウンタ73の積算時間をリセットすること、つまり初期化動作が実行できなくなる。従って、回数カウント回路88及びNAND回路102は「リセット不可回路」として機能する。
また、回数カウント回路88のリセット端子には、AND回路103からの出力信号を反転した信号が入力されるようになっており、このAND回路103には、クリアカウンタ72からの出力信号S2をレベル反転した信号と、リセット信号発生回路75からの出力信号RSTとが入力される。このような構成により、リセット信号発生回路75からローレベルの出力信号RST(リセット信号)が出力されている場合は、回数カウント回路88のカウント値がゼロ回にリセットされている。一方、リセット信号発生回路75からハイレベルの出力信号RSTが出力されている場合は、クリアカウンタ72がオーバーフローしてハイレベルの出力信号S2(クリア信号)を出力したときに回数カウント回路88のカウント値がゼロ回にリセットされている。従って、クリアカウンタ72は、「回数リセット回路、正常時間積算回路」としても機能する。
(ゲート駆動部)
図8は、ゲート駆動部28の構成を示した概要図である。ゲート駆動部28は、コントールロジック部27から制御信号S1、第2異常電流信号FC及び出力信号Inhibitとが入力される。ゲート駆動部28は、電源端子P2とパワーMOSFET14及びセンスMOSFET18(同図では省略)のゲートとの間に接続されたチャージポンプ90と、パワーMOSFET14及びセンスMOSFET18のゲートとソースの間に接続された通常放電用FET91とを備える。更に、ゲート駆動部28は、電源端子P2とパワーMOSFET14及びセンスMOSFET18のゲートとの間に接続された異常時急速充電用FET92及びダイオード93と、パワーMOSFET14及びセンスMOSFET18のゲートとソースとの間に接続された異常時急速放電用FET94とを備える。
そして、電流異常も温度異常も発生していない正常状態時には、ローレベルの制御信号S1(オン指令信号)を受けることで、チャージポンプ90のみを駆動させて電源電圧Vccよりも高いレベルに昇圧した電圧をパワーMOSFET14及びセンスMOSFET18の各ゲート−ソース間に与えてオンして通電動作にさせる通常充電動作を行う(図9A参照)。一方、ハイレベルの制御信号S1(オフ指令信号)を受けることで、チャージポンプ90の昇圧動作をオフするとともに、通常放電用FET91のみをオンしてパワーMOSFET14及びセンスMOSFET18の各ゲート−ソース間の電荷を放電し、遮断動作させる通常放電動作を行う(図9B参照)。
これに対して、ローレベルの第2異常電流信号FCを受けた状態で、ローレベルの制御信号S1(オン指令信号)を受けたときには、チャージポンプ90とともに異常時急速充電用FET92をオンして、電源電圧Vccまでの昇圧速度を速くする急速充電動作を行う(図9A参照)。また、ローレベルの第2異常電流信号FCを受けた状態で、ハイレベルの制御信号S1(オフ指令信号)を受けたときには、通常放電用FET91とともに異常時急速放電用FET94をオンして、パワーMOSFET14及びセンスMOSFET18の各ゲート−ソース間の電荷を急速に放電し、遮断動作させる急速放電動作を行う(図9B参照)。
更に、ゲート駆動部28は、ローレベルの出力信号Inhibitを受けたとき(上記第1及び第2の強制遮断時)には、やはり上記急速放電動作を行う。
<本実施形態の作用効果>
(経時的に変化する第1異常用閾値電流ILocを超えない程度の突入電流が発生した場合)
図10は、電力供給制御装置10が、ローレベルの定電圧信号を制御信号S1として受ける場合のタイムチャートである。まず、ローレベルの制御信号S1を受けると、内部グランド生成部23において内部グランドGND2が生成される。そして、この内部グランドGND2が安定するとリセット信号発生回路75からハイレベルの出力信号RSTが出力されて各カウンタ71〜73,88のリセット状態が解除される。
また、ローレベルの制御信号S1がゲート駆動部28に与えられてパワーMOSFET14等がオンして通電状態になる。このとき、パワーMOSFET14には、第2異常用閾値電流ILfcよりも高い突入電流が流れる。しかし、第1異常用閾値電流ILocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーMOSFET14等に上記第1強制遮断動作を行わせることを防止できる。
また、突入電流が発生して負荷電流ILが第2異常用閾値電流ILfcを上回ったことにより、ヒューズ時間カウンタ73のカウントアップ動作が開始され、負荷電流ILが第2異常用閾値電流ILfcを下回るまで、そのカウンタ値が積算され、これに伴って第1異常用閾値電流ILocが経時的に低いレベルに変更されていく。なお、本実施形態では、負荷電流ILが第2異常用閾値電流ILfcを上回った時点で回数カウント回路88のカウンタ値が1回分カウントされる。
その後、負荷電流ILが第2異常用閾値電流ILfcを下回った時点で、ヒューズ時間カウンタ73の積算時間がリセットされることで第2異常用閾値電流ILfcが初期レベルに戻される上記初期化動作が実行される。そして、負荷電流ILが第2異常用閾値電流ILfcを下回った正常状態(図10で「正常状態」参照)が上記第2基準時間だけ継続すると、クリアカウンタ72がオーバーフローして回数カウント回路88のカウント値がリセットされる。
ここで、例えば、電力供給ライン13中において、パワーMOSFET14の下流側(負荷11側)に別の半導体スイッチ素子が設けられ、パワーMOSFET14がオンした状態で、この半導体スイッチ素子が所定の時間間隔(第2基準時間以上の時間間隔)で複数回オンオフされる構成とした場合、突入電流が複数回発生することがある。この場合であっても、各突入電流の発生時に第1異常用閾値電流ILocを初期レベルに復帰させて、各突入電流によってパワーMOSFET14等に第1強制遮断動作を行わせることを防止できる。
次に、例えば負荷11が短絡などして電流異常が発生した場合、負荷電流ILが第2異常用閾値電流ILfcを上回った時点でヒューズ時間カウンタ73のカウントアップ動作が初期値から開始され、これに伴って第1異常用閾値電流ILocも再び経時的に低いレベルに変更されていく。また、このとき、回数カウント回路88のカウンタ値が1回分カウントされる。そして、この異常時の負荷電流ILが第1異常用閾値電流ILocを上回ったときに、パワーMOSFET14等の第1強制遮断動作が実行される。これにより、負荷電流ILが第2異常用閾値電流ILfcを下回るようになり、この時点で上記初期化動作が実行される。
続いて、上記第1強制遮断動作の実行後、遮断カウンタ73がオーバーフローしたとき(第1基準時間経過後)にパワーMOSFET14等が通電状態に復帰される。そして、この電流異常状態が継続する限り、第1強制遮断動作と通電状態への復帰とが繰り返される(図10の「OCチョッピング期間」参照)。この期間において、初期化動作が7回繰り返される(回数カウント回路88が8回カウントする)前までは、初期化動作が実行されるごとにヒューズ時間カウンタ73の積算時間がリセットされるとともに第1異常用閾値電流ILocが初期レベルに戻される。
その後、初期化動作が7回繰り返された(回数カウント回路88が8回カウントした)後は、初期化動作が実行不可とされ、第1異常用閾値電流ILocを経時的に低下させた低いレベルでのOCチョッピングに移行する。従って、この低い第1異常用閾値電流ILocによってオーバーカレント状態を検出することができる。そして、このオーバーカレント或いはヒューズカレント状態が継続し、ヒューズ時間カウンタ73がオーバーフローすると、パワーMOSFET14等に第2強制遮断動作を行わせる。
ここで、第2異常用閾値電流ILfcを負荷11の定格電流ILmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第2異常用閾値電流ILfcを超えるヒューズカレントが第2基準時間よりも短い時間間隔で断続的に検出された場合に配線30が発煙するまでの時間よりも短い時間に設定されている。このため、配線30の一部のより線が短絡してその一部のより線のみに異常電流が上記第2基準時間よりも短い時間間隔で流れるチャタリングショートを、配線30が発煙に至る前に検出し、パワーMOSFET14に第2強制遮断動作をさせることができるのである。
上記第2強制遮断の保持状態において、クリアカウンタ72は、ローレベルの制御信号S1を受けている間はカウンタ値がリセットされ、ローレベルの出力信号S2を出力した状態となる。従って、ローレベルの制御信号S1が入力されている限り、ヒューズ時間カウンタ73のカウンタ値がリセットされない状態となる(同図で「ラッチ状態」参照)。そして、電力供給制御装置10がハイレベルの制御信号S1(オフ指令信号)を受けると、クリアカウンタ72がカウントアップ動作を開始する。
ここで、内部グランド生成部23は、ハイレベルの制御信号S1を受けることでFET41がオフするが、ローレベルの出力信号S2を受けることでFET42がオンしており、通電状態が継続される。従って、例えば上記第2強制遮断がされた後に、ハイレベルの制御信号S1(オフ指令信号)を入力させ、その直後にローレベルの制御信号S1(オン指令信号)を入力させる操作を運転手が行った場合であっても、その時間間隔が第2基準時間内であれば上記第2強制遮断状態を保持することができる。
一方、入力端子P1にハイレベルの制御信号S1(オフ指令信号)が継続して第2基準時間だけ入力されたときには、クリアカウンタ72がオーバーフローしてハイレベルの出力信号S2が内部グランド生成部23に与えられ、その通電が停止される。従って、その後において、電源12から暗電流が内部グランド生成部23を介してグランドに流れて電源12(車両用バッテリー)の充電量を低下させることを防止できる。なお、このとき、リセット信号発生回路75からローレベルの出力信号RSTが出力され、これにより各カウンタ71〜73,88のカウント値がリセットされる。また、ローレベルの出力信号RSTが出力されると、このローレベルの出力信号RSTを受けてFET101がオフしてハイレベル保持回路100が機能して出力信号S2はハイレベルに固定されるため、クリアカウンタ72のカウント値がリセットされても内部グランド生成部23による内部グランドGND2の生成をオフする。
(経時的に変化する第1異常用閾値電流ILocを超える突入電流が発生した場合)
前述したように、パワーMOSFET14の自己破壊を避けるためには、基準ヒューズ時間内における第1異常用閾値電流ILocの経時的変化レベルを、自己破壊特性曲線L2よりも電流レベルが低い領域に設定する必要がある。また、なるべく高いレベルの突入電流による強制遮断を避けるためには、第1異常用閾値電流ILocの初期レベルをなるべく高い設定する必要がある。従って、これらの条件を満たすために、本実施形態では、図5に示すように、基準ヒューズ時間内における第1異常用閾値電流ILocの経時的変化を、自己破壊特性曲線L2に沿わせつつ、当該自己破壊特性曲線L2になるべく近いレベルに設定している。
ところが、例えば何らかの原因で負荷起動時の負荷抵抗が大きくなったり、部品の製造ばらつきがあったりして、設計段階で想定した図5に示す変化よりも緩やかな勾配で変化する突入電流が発生する場合がある。具体的には、例えば負荷11がクーリングファン用モータやワイパー用モータである場合、これらクーリングファンやワイパーに雪などが積もっていたり、氷付いていたして負荷抵抗が大きくなっている場合には、突入電流の経時的変化が緩やかに(時定数が長く)なる。
このような場合には、例えば図11に示すように、発生した突入電流が経時的にレベルダウンした第1異常用閾値電流ILocを上回ることがある。そうすると、本実施形態の電力供給制御装置10でも、パワーMOSFET14に第1強制遮断動作を行わせることになるが、この時点で第1異常用閾値電流ILocは初期レベルに戻す初期化動作が実行される。そして、上記第1強制遮断動作後にパワーMOSFET14が通電状態に復帰されたときには、再び突入電流が発生した場合には再び初期化動作が実行される。このような初期化動作をある程度繰り返すと、断続的な通電によって負荷10の負荷抵抗が徐々に軽減され、通電後、即時に強制遮断という動作を繰り返し状態から抜け出して、負荷11への正常な電力供給制御を開始することができる。
また、場合によっては、例えば図12に示すように、第1異常用閾値電流ILocを上回らないが第2異常用閾値電流ILfcを上回るレベルが比較的に長い時間継続するような突入電流が発生することもあり得る。この場合、その後に突入電流がおさまって負荷電流ILが第2異常用閾値電流ILfcを下回った正常状態になったとしても、この時点で既にヒューズ時間カウンタ73の積算時間が上記リセット許可時間以上になっているときには、初期化動作を実行させない。つまり、これまで積算されたヒューズ時間カウンタ73の積算時間をリセットせずにヒューズ時間の積算を行いつつレベルダウンされた低い第1異常用閾値電流ILocによるオーバーカレント検出を行う。このようにヒューズ時間カウンタ73のヒューズ時間がある程度積算された場合には、ヒューズ機能(外部回路保護機能)を優先して実行させることが望ましいからである。なお、図12に示すように、突入電流が治まった後、正常状態が第2基準時間だけ継続したときにはクリアカウンタ72がオーバーフローし、これにより、ヒューズ時間カウンタ73の積算時間がリセットされることで第1異常用閾値電流ILocが初期レベルに戻される。
図13は、電力供給制御装置10が、ハイレベルとローレベルとを繰り返すPWM信号を制御信号S1として受ける場合のタイムチャートである。ここで、上記第2基準時間は、PWM信号のオフ時間(ハイレベルが継続する時間 「オフ指令信号によって半導体スイッチ素子が遮断している遮断時間」の一例)よりも長い時間に設定されている。従って、入力端子P1にPWM信号としての制御信号S1が入力されている状態で、ハイレベルの制御信号S1が入力されている各オフ時間内に、クリアカウンタ72がオーバーフローしてハイレベルの出力信号S2が出力されることはない。従って、PWM信号の入力中に、内部グランド生成部23の通電が停止されることを防止できる。また、異常状態の発生後にPWM信号のハイレベルの入力によってヒューズ時間カウンタ73のカウンタ値がリセットされて第1異常用閾値電流ILocが初期レベルに復帰することを防止でき、低いレベルの第1異常用閾値電流ILocでオーバーカレントを検出できる。また、このPWM信号を制御信号S1として受ける場合であっても、上述した定電圧信号を制御信号S1として受ける場合と同様に、突入電流対策、ヒューズ機能による効果を得ることができる。
<実施形態2>
本発明の実施形態2を図14〜図20を参照しつつ説明する。なお、各図で各信号の符号に付された上付き下線はローアクティブを意味する。なお、実施形態1と同じ構成については同一符号を付して説明を省略することがある。
1.電力供給制御装置の構成
図14は、本実施形態に係る電力供給制御装置210の全体構成のブロック図である。この電力供給制御装置210は図示しない車両に搭載され、電源12から負荷11への電力供給制御を行うために使用される。
電力供給制御装置210は、図14に示すように、上記入力端子P1と、電源12に接続される電源(Vcc)端子P2及びタブ端子P3と、負荷11に接続される負荷接続端子P4と、電流電圧変換回路としての外付け抵抗16を介してグランド(GND)に接続される外部端子P5と、グランド(GND)に直接接続されるグランド端子P6と、ダイアグ出力端子P7とが設けられた半導体装置217(半導体ディバイス)として構成されている。本実施形態では、パワーMOSFET14、後述するセンスFETとしてのセンスMOSFET18、及び、温度センサ19がパワーチップ20としてワンチップ化され、それ以外の回路が搭載された制御チップ221に組み付けられて構成されている。
パワーチップ20は、ドレインが共通接続されてタブ端子P3に接続される複数のnチャネル型のMOSFETが配列され、図15に示すように、ほとんどのMOSFET群が、ソースを後述するソース電位制御部251のパワーFET用入力251a及び負荷接続端子P4に共通接続されることでパワーMOSFET14を構成し、残りのMOSFET群が、ソースをソース電位制御部251のセンスFET用入力251bに共通接続されることでセンスMOSFET18を構成している。なお、パワーMOSFET14を構成するMOSFETの数と、センスMOSFET18を構成するMOSFETの数との比が概ねセンス比kである。
制御チップ221には、主として、入力インターフェース部22、内部グランド生成部23、電流検出部224、過熱検出部25、ダイアグ出力部26、コントロールロジック部227、ゲート駆動部28が搭載されている。なお、本実施形態では、入力インターフェース部22は、操作スイッチ15がオフしているときにハイレベルの制御信号On(実施形態1の制御信号S1に対応)が、オンしているときにローレベルの制御信号On(ローアクティブ)が入力され、この制御信号Onを内部グランド生成部23及びコントロールロジック部227に与える。従って、ローレベルの制御信号Onがオン指令信号(負荷駆動指令信号)であり、非アクティブの制御信号Onがオフ指令信号である。また、、本実施形態では、過熱検出部25は、所定の閾値温度を超える温度信号S4を受けたときに温度異常としてローレベルの温度異常判定信号OT(ローアクティブ)をコントロールロジック部227に与える。
内部グランド生成部23は、入力インターフェース部22からアクティブの制御信号On(オン指令信号)、及び、後述するコントロールロジック部227からローレベルの出力信号Off(図3では符号S2 クリアカウンタ272がオーバーフローしていない状態)のいずれかを受けているときに通電して、電源電圧Vccよりも所定の定電圧Vb分だけ低い内部グランドGND2を生成する。
(電流検出部)
電流検出部224は、図14に示すように、ソース電位制御部251と、閾値電圧生成部252と、電流異常検出部253とを備えて構成されている。図15は、ソース電位制御部251、閾値電圧生成部252及び電流異常検出部253を主として示した回路図であり、他の回路構成は一部省略されている。
a.ソース電位制御部
ソース電位制御部251は、パワーMOSFET14とセンスMOSFET18との出力側電位(ソース電位)同士を同電位に保持する。
ソース電位制御部251は、パワーFET用入力251a(パワーMOSFET14のソース)とセンスFET用入力251b(センスMOSFET18のソース)とに1対の入力端子がそれぞれ接続されるオペアンプ256、センスFET用入力251bと外部端子P5との間に接続され制御端子にオペアンプ256の出力が与えられるスイッチ素子としてのFET257を備えている。より具体的には、オペアンプ256の逆相入力がパワーFET用入力251aに接続され、オペアンプ256の正相入力がセンスFET用入力251bに接続されている。このオペアンプ256の差動出力は、FET257のゲート−ドレイン間を介して、正相入力にフィードバックされている。
このようにオペアンプ256の差動出力をフィードバックすることによって、オペアンプ256の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーMOSFET14及びセンスMOSFET18のドレイン同士、ソース同士が互いに同電位となり、パワーMOSFET14に流れる負荷電流ILに対して安定した一定比率(上記センス比k)のセンス電流IsをセンスMOSFET18に流すことができる。
b.電流異常検出部
電流異常検出部253は、1または複数(本実施形態では3つ)の比較回路254,258,259(本実施形態では、ヒステリシスコンパレータ)を備え、外部端子P5の端子電圧Voが、比較回路254,258,259のぞれぞれの一方の入力端子に与えられる。
比較回路258(「第1異常電流検出回路」の一例)は、他方の入力端子に閾値電圧生成部252からの第1異常用閾値電圧Vocを受けて、この第1異常用閾値電圧Vocを端子電圧Voが超えたときにローレベルのオーバーカレント信号OC(ローアクティブ 「第1異常電流信号」の一例)をコントロールロジック部227に出力する。なお、以下では、端子電圧Voが第1異常用閾値電圧Vocに達したときにパワーMOSFET14に流れる電流異常時の負荷電流ILを、「第1異常用閾値電流ILoc」(「第1閾値」の一例)とし、このときの電流異常を「オーバーカレント」という。
比較回路259(「第2異常電流検出回路」の一例)は、他方の入力端子に閾値電圧生成部252からの第2異常用閾値電圧Vfc(<Voc)を受けて、この第2異常用閾値電圧Vfcを端子電圧Voが超えたときにローレベルのヒューズカレント信号FC(ローアクティブ 「第2異常電流信号」の一例)をコントロールロジック部227に出力する。なお、以下では、端子電圧Voが第2異常用閾値電圧Vfcに達したときにパワーMOSFET14に流れる電流異常時の負荷電流ILを、「第2異常用閾値電流ILfc」(「第2閾値」の一例)とし、このときの電流異常を「ヒューズカレント」という。
比較回路254は、他方の入力端子に閾値電圧生成部252からの第3異常用閾値電圧Vopを受けて、この第3異常用閾値電圧Vopを端子電圧Voが下回ったときにローレベルの断線異常判定信号OPをコントロールロジック部227に出力する(ローアクティブ)。なお、以下では、端子電圧Voが第3異常用閾値電圧Vopに達したときにパワーMOSFET14に流れる負荷電流ILを、「第3異常用閾値電流ILop」とし、このときの異常を「断線異常」という。
c.閾値電圧生成部
閾値電圧生成部252(閾値変更回路」の一例)は、図15に示すように、主として、所定の定電圧に応じた電流Ibから、パワーMOSFET14のドレイン−ソース間電圧Vds(半導体スイッチ素子の入出力間電圧)に応じた電流Ids(<Ib)を差し引いた電流Icを出力する電流出力回路310と、この電流出力回路310からの出力電流Icが流れる閾値設定用抵抗260とを備えて構成されている。
具体的には、電流出力回路310は、パワーMOSFET14のドレイン−ソース間に接続され、このドレイン−ソース間電圧Vdsに比例した電流Idsをグランド端子P6に流す。また、電流出力回路310における電流Idsの入力端子と電源端子P2との間には、後述するようにバイアス信号BiasによってオンするFET262、及び、上記電流Ibを流す定電流回路265が接続されている。また、上記入力端子及び定電流回路265の接続点Xと、グランド端子P6との間には、複数の閾値設定用抵抗(本実施形態では7つの閾値設定用抵抗260a〜260g)が直列接続されており、これらの閾値設定用抵抗260a〜260gに上記第3電流Icが流れるようになっている。従って、閾値設定用抵抗260a〜260gの各接続点A〜Fの分圧電圧は、第3電流Ic(=Ib−Ids)、換言すれば、定電圧からパワーMOSFET14のドレイン−ソース間電圧Vdsを差し引いた電圧に比例して変化する。そして、以上の構成により、上記第1異常用閾値電流ILocを、パワーMOSFET14のドレイン−ソース間電圧Vdsが増加したときに減少させ、減少したときに増加させるよう変更することができる。
これにより、パワーMOSFET14のオン直後に負荷11の短絡が生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Vdsに対応して、第1異常用閾値電流ILocが相対的に低いレベルに設定される。このため、負荷電流ILを、大電流に達する前の比較的に低いレベルで第1異常用閾値電流ILocに到達させて、電流検出部224からアクティブの信号OCを早期に出力させることができる。しかも、電源電圧Vccが低下しても、パワーMOSFET14のオン状態が維持されていれば、そのドレイン−ソース間電圧Vdsの変化はほとんどない。従って、例えば電源電圧Vccが低下しても、第1異常用閾値電流ILocは電源電圧Vccの低下前とほぼ同レベルに保たれ、パワーMOSFET14の電力供給能力を十分に発揮させることが可能となる。
また、閾値電圧生成部252は、上記比較回路258の他方の入力端子を、閾値設定用抵抗260a〜260gの各接続点A〜Fに選択的に接続可能とするスイッチ素子としての複数のFET261a〜261fを備えている。従って、FET261aからFET261fまで選択的に順次オンさせることで、上記第1異常用閾値電圧Vocを段階的にレベルダウンさせることができる。各FET261a〜261fは、後述するようにコントロールロジック部227によってオンオフ制御される。
一方、第2異常用閾値電圧Vfc及び第3異常用閾値電圧Vopについては、パワーMOSFET14のソース電圧Vs(半導体スイッチ素子の出力側電圧)に応じて変化するようになっている。具体的には、パワーMOSFET14のソースとグランド端子P6との間に複数の分圧抵抗(本実施形態では3つの閾値設定用抵抗264a〜264c)が直列接続されており、閾値設定用抵抗264aと閾値設定用抵抗264bとの接続点Yの分圧電圧が上記第3異常用閾値電圧Vopとして出力され、閾値設定用抵抗264bと閾値設定用抵抗264cとの接続点Zの分圧電圧が上記第2異常用閾値電圧Vfcとして出力される。
これにより、パワーMOSFET14のオン直後にヒューズカレントが生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Vdsに対応して、第2異常用閾値電流ILfcが相対的に低いレベルに設定される。このため、負荷電流ILを、大電流に達する前の比較的に低いレベルで第2異常用閾値電流ILfcに到達させて、電流検出部224からアクティブのヒューズカレント信号FCを早期に出力させることができる。
なお、この実施形態では、負荷11の負荷抵抗の変動によって第2異常用閾値電流ILfc及び第3異常用閾値電流ILopが負のレベルにならないようにバイアスするため、コントロールロジック部227からのローレベルのバイアス信号Bias(ローアクティブ)によってオンするスイッチ素子としてのFET262及び抵抗263が、電源端子P2と上記接続点Zとの間に接続されている。FET262がオンすることで抵抗263に電流が流れこの抵抗263での電圧降下分に応じて第2異常用閾値電圧Vfc及び第3異常用閾値電圧Vopを電源電圧Vcc側に持ち上げるようにしている。なお、このローレベルのバイアス信号Biasは、アクティブの制御信号Onまたは非アクティブのクリア信号CLRが出力されたときにコントロールロジック部227から出力され、上記FET262がオンする。具体的には、後述する図16において、コントロールロジック部227には、制御信号Onをレベル反転した信号とクリアカウンタ272からのクリア信号CLRとが入力されるNOR回路269が設けられ、このNOR回路269からローレベルのバイアス信号Bias(ローアクティブ)が出力されるようになっている。一方、第1異常用閾値電流ILocに対するバイアスについては、Ib−Ids>0を満たすように設計すればよい。そうすれば、第2電流Ibがバイアスの役目を果たすことになる。
ここで、上記第1異常用閾値電流ILoc及び第2異常用閾値電流ILfcについては前述の実施形態1と同様である(図5参照)。第3異常用閾値電流ILopについては、上記定格電流ILmaxよりも更に低いレベルに設定されており、比較回路254は、負荷電流ILが第3異常用閾値電流ILopに達した断線異常を検出してアクティブの断線異常判定信号OPを出力する。
(コントロールロジック部)
図16は、コントロールロジック部227の回路図である。このコントロールロジック部227は、主として、FRカウンタ(フリーランニングカウンタ)271、クリアカウンタ272、ヒューズカウンタ(FCカウンタ)273、発振回路274、リセット信号発生回路275等を備える。また、コントロールロジック部227は、前述したように、入力インターフェース部22からの制御信号On、電流検出部224からの信号OC,FC,OP、過熱検出部25からの温度異常判定信号OTを受ける。
a.発振回路及びリセット信号発生回路
発振回路274は、クロック信号CLK(例えば125μsec)を生成して出力する。リセット信号発生回路275は、上記内部グランド生成部23が通電しこのコントロールロジック部227が動作するのに十分な定電圧を生成し、上記発振回路274のクロック発生動作が安定する前まではローレベルのリセット信号RST(ローアクティブ)を出力し、安定後はハイレベルのリセット信号RSTを出力する。
b.過電流保護回路
過電流保護回路は、主として、電流検出部224からのアクティブのオーバーカレント信号OC、及び、過熱検出部25からのアクティブの温度異常判定信号OTのうち少なくともいずれか一方を受けたことを条件に、パワーMOSFET14に所定の第1基準時間だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。具体的には、過電流保護回路は、FRカウンタ271、OCメモリ276、FRCリセット生成回路277、FCメモリ278等を備えて構成されている。
コントロールロジック部227には、上記信号OC,OTをそれぞれレベル反転した信号を受けるNOR回路279と、このNOR回路279からの出力信号をレベル反転した信号を受けるNAND回路280とが設けられ、このNAND回路280からのセット信号OC1をレベル反転した信号がOCメモリ276(RSフリップフロップ)のセット端子に入力される。NAND回路280には、NAND回路281の出力信号をレベル反転した信号も入力される。このNAND回路281には、上記制御信号Onをレベル反転した信号と、後述する強制遮断信号Inhibit(パワーMOSFET14を強制遮断させるときにローレベル)とが入力される。
このような構成により、NAND回路280は、コントロールロジック部227に、電流検出部224からのアクティブのオーバーカレント信号OC、及び、過熱検出部25からのアクティブの温度異常判定信号OTのうち少なくともいずれか一方と、アクティブの制御信号Onとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号OC1(ローアクティブ)を出力する。つまり、NAND回路280は、オン指令信号の入力中において、オーバーカレントまたは過熱異常が検出され、かつ、パワーMOSFET14が強制遮断状態にないときに、アクティブのセット信号OC1を出力し、OCメモリ276をセット状態にする。
また、コントロールロジック部227には、上記NAND回路281の出力信号をレベル反転した信号と、上記ヒューズカレント信号FCをレベル反転した信号とが入力されるNAND回路282を備え、このNAND回路282のセット信号FC1(ローアクティブ)をレベル反転した信号が上記FCメモリ278(RSフリップフロップ)のセット端子に入力される。このような構成により、NAND回路282は、コントロールロジック部227に、電流検出部224からのアクティブのヒューズカレント信号FCと、ローレベルの制御信号Onとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号FC1を出力する(ローアクティブ)。つまり、NAND回路282は、オン指令信号の入力中において、ヒューズカレントが検出され、かつ、パワーMOSFET14が強制遮断状態にないときに、アクティブのセット信号FC1を出力し、FCメモリ278をセット状態にする。
次に、FRカウンタ271(「フリーランニングカウンタ回路」の一例)は、常には所定時間を繰り返しカウントし続け、次のリセット条件1〜3のいずれかを満たしたときにカウンタ値を「1」の状態(即ち最下位ビットのみ「1」、その他のビットは「0」)にリセットされる。なお、本実施形態のFRカウンタ271は、例えば8bitのフリーランニングカウンタであり、上記発振回路274からのクロック信号CLK(125μsec)の立下りエッジを受けるタイミングで例えば1カウントずつ進め、リセットされない限り、32msec毎にオーバーフローする。
リセット条件1:リセット信号発生回路275からアクティブのリセット信号RSTが出力されたとき。
リセット条件2:NAND回路280からアクティブのセット信号OC1が出力されたとき(オーバーカレントまたは過熱異常が検出され、かつ、パワーMOSFET14が強制遮断状態にないとき。)。
リセット条件3:FCメモリ278の出力信号FCMがハイレベルからローレベルにレベル反転したとき(FRCリセット生成回路277で出力信号FCMの立下りエッジが検出されたとき。即ち、パワーMOSFET14が強制遮断状態にない状態でヒューズカレントが検出されたとき。)。
そして、FRCリセット生成回路277(「フリーランニングカウンタリセット回路」の一例)は、これらの条件1〜3のいずれかが満たされた場合に、ローレベルのリセット信号res(ローアクティブ)を出力し、FRカウンタ271を一時的にリセット状態にする。また、FRカウンタ271は、カウンタの下位7bitがオーバーフローした(全て「1」になった)時点で、ローレベルのカウント指令信号OvF7(「カウントアップ信号」の一例 ローアクティブ)を出力し、カウンタの下位7bitが全て「0」の時点で、ローレベルの遮断解除信号MCL(ローアクティブ)を出力する。要するに、FRカウンタ271は、リセットされなければ、所定時間(16msec)毎にアクティブのカウント指令信号OvF7を出力し、各カウント指令信号OvF7の出力よりも後(本実施形態では1カウント後)のタイミングで、上記所定時間毎にアクティブの遮断解除信号MCLを出力する。
遮断回路としてのOCメモリ276は、そのリセット端子にNOR回路283からの出力信号をレベル反転した信号が入力され、このNOR回路283には、上記リセット信号発生回路275からのリセット信号RSTをレベル反転した信号と、上記FRカウンタ271からの遮断解除信号MCLをレベル反転した信号とが入力される。このような構成により、OCメモリ276は、上述したように、アクティブのセット信号OC1を受けてセット状態となってローレベルの第1強制遮断指令信号OCM(ローアクティブ)を出力し、リセット信号RSTまたは遮断解除信号MCLがアクティブのときに、ハイレベルの第1強制遮断指令信号OCMを出力する。
NOR回路284は、上記第1強制遮断指令信号OCMをレベル反転した信号と、後述するヒューズカウンタ273からの第2強制遮断指令信号Fuseをレベル反転した信号とを入力し、第1強制遮断指令信号OCMまたは第2強制遮断指令信号Fuseがアクティブのときにローレベルの強制遮断信号Inhibit(ローアクティブ)を出力する。
以上の構成により、過電流保護回路は、オーバーカレント信号OCまたは温度異常判定信号OTがアクティブになったときに、OCメモリ276からアクティブの第1強制遮断指令信号OCMが出力されることで、パワーMOSFET14に即時的に強制遮断をさせる。それとともに、FRカウンタ271は、リセットされてカウント動作を再開し、この時点から16msec(「第1基準時間」の一例)後にアクティブの遮断解除信号MCLを出力することで、OCメモリ276からハイレベルの第1強制遮断指令信号OCMが出力されてパワーMOSFET14の強制遮断状態を解除する(第1強制遮断)。従って、電力供給制御装置210がアクティブの制御信号Onを受けていれば、パワーMOSFET14は通電状態に復帰する。
FCメモリ278は、そのリセット端子にNOR回路285からの出力信号をレベル反転した信号が入力され、このNOR回路285には、上記リセット信号発生回路275からのリセット信号RSTをレベル反転した信号と、上記FRカウンタ271からの遮断解除信号MCLをレベル反転した信号とが入力される。このような構成により、FCメモリ278は、上述したように、アクティブのセット信号FC1を受けてセット状態となってローレベルの出力信号FCM(ローアクティブ)を出力し、リセット信号RSTまたは遮断解除信号MCLがアクティブのときに、ハイレベルの出力信号FCMを出力する。また、FCメモリ278は、セット信号FC1がアクティブのときは、リセット信号RSTがアクティブとなってもアクティブの出力信号FCMを出力し続ける。
c.ヒューズ異常保護回路
ヒューズ異常保護回路(「異常時間積算回路」の一例)は、主として、電流検出部224からのアクティブのヒューズカレント信号FCを受けているとき、及び、上記過電流保護回路によってパワーMOSFET14が第1強制遮断されているときの双方の異常時間(以下、「ヒューズ時間」という)を積算していき、この積算時間が所定の基準ヒューズ時間(「第3基準時間」の一例 >上記第1基準時間)に達したことを条件に、パワーMOSFET14に強制遮断動作をさせるものである。具体的には、ヒューズ異常保護回路は、ヒューズカウンタ273、FCCリセット生成回路286等を備える。
ヒューズカウンタ273(「ヒューズカウンタ回路」の一例)は、例えば6bitカウンタであり、FRカウンタ271からの上記カウント指令信号OvF7の立下りエッジで例えば1カウントずつ進め、途中でリセットされなければ、1024msecでオーバーフローしてローレベルの第2強制遮断指令信号Fuse(ローアクティブ)を出力する。このオーバーフロー時におけるヒューズカウンタ273のカウント値が、「基準異常カウント値」の一例である。より具体的には、ヒューズカウンタ273のクロック入力端子には、AND回路289の出力信号がレベル反転されて入力され、このAND回路289には、当該ヒューズカウンタ273からの第2強制遮断指令信号Fuseと、NAND回路290の出力信号とが入力される。NAND回路290には、FRカウンタ271からのカウント指令信号OvF7をレベル反転した信号と、NOR回路291からの異常通知信号Failをレベル反転した信号とが入力される。
このNOR回路291は、上記第1強制遮断指令信号OCM及び上記出力信号FCMをそれぞれレベル反転した信号が入力され、第1強制遮断指令信号OCM及び出力信号FCMのいずれか一方がアクティブのときに、ローレベルの異常通知信号Fail(ローアクティブ)を出力する。つまり、NOR回路291は、オーバーカレントまたは温度異常による第1強制遮断中であること、或いは、ヒューズカレント(第2強制遮断前)になっていることをヒューズカウンタ273や後述するCLCリセット生成回路292に通知する役目を果たす。
そして、ヒューズカウンタ273は、この異常通知信号Failがアクティブで、かつ、第2強制遮断指令信号Fuseが非アクティブ(オーバーフロー前)のときに、カウント指令信号OvF7の立下りエッジごとにカウンタアップする。そして、カウンタがオーバーフローした時に、アクティブの第2強制遮断指令信号Fuseを出力してパワーMOSFET14に強制遮断動作をさせ、これに伴ってカウント指令信号OvF7に基づくカウント動作が停止され、強制遮断状態を保持する(第2強制遮断)。
一方、異常時間クリア回路としてのFCCリセット生成回路286は、次のリセット条件4,5を満たしたときにヒューズカウンタ273のカウンタ値を「0」にリセットする。
リセット条件4:リセット信号発生回路275からアクティブのリセット信号RSTが出力されたとき。
リセット条件5:第2強制遮断指令信号Fuseが非アクティブ(ハイレベル)で、かつ、クリア信号CLRがアクティブ(クリアカウンタ272がオーバーフロー)のとき。
また、OC閾値指令生成回路293は、ヒューズカウンタ273及びFRカウンタ271のカウンタ値を取り込むようになっており、図17に示すように、FRカウンタ271の上位5bitによるカウンタ値(FRカウンタ271のカウント時間)に応じたローレベルの閾値指令信号OCL0〜OCL5(ローアクティブ)を順次出力する。これにより、閾値電圧生成部252は、FET261aからFET261fまで順次選択的にオンされて、第1異常用閾値電圧Voc(第1異常用閾値電流ILoc)を上記カウント時間に応じて経時的にレベルダウンさせる。但し、OC閾値指令生成回路293は、ヒューズカウンタ273のカウンタ値が例えば8(「初期化限界カウント値」の一例)以上のときには、アクティブの閾値指令信号OCL5の出力を維持し、第1異常用閾値電圧Voc(第1異常用閾値電流ILoc)を最も低いレベルに維持する。
d.クリアカウンタ
正常時間積算回路を構成するクリアカウンタ272(「クリアカウンタ回路」の一例)は、主として、ヒューズカウンタ273がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態(負荷電流ILが第2異常用閾値電流ILfc及び第1異常用閾値電流ILocに達していない状態。このときの負荷電流ILレベルが正常レベルである)が所定の第2基準時間だけ継続したことを条件に、ローレベルのクリア信号CLR(ローアクティブ)を出力して、ヒューズカウンタ273のヒューズ時間(カウンタ値)を初期値「0」にリセットするものである。なお、第2基準時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に外部回路の過熱状態が解消するまでの時間に基づいて定められている。また、正常状態が上記第2基準時間継続したときにおけるクリアカウンタ272のカウント値が「基準クリアカウント値」の一例である。
具体的には、クリアカウンタ272は、例えば5bitカウンタであり、FRカウンタ271からの上記カウント指令信号OvF7の立下りエッジで例えば1カウントずつ進め、途中でリセットされなければ、512msec(「第2基準時間」の一例)でオーバーフローしてアクティブのクリア信号CLRを出力する。CLCリセット生成回路292(「正常時間リセット回路」の一例)は、次のリセット条件6〜8を満たしたときにクリアカウンタ272のカウンタ値を「0」にリセットする。
リセット条件6:リセット信号発生回路275からアクティブのリセット信号RSTが出力されたとき。
リセット条件7:第2強制遮断指令信号Fuseが非アクティブ(第2強制遮断実行前)で、かつ、異常通知信号Failがアクティブのとき。
リセット条件8:第2強制遮断指令信号Fuseがアクティブ(第2強制遮断実行後)で、かつ、制御信号Onがアクティブのとき。
また、コントロールロジック部227には、上記出力信号Offを出力するOR回路287が設けられており、これに上記クリア信号CLRを反転した信号と、リセット信号RSTを反転した信号とが入力される。これにより、OR回路287は、クリア信号CLR及びリセット信号RSTのいずれかがアクティブのときに、上記内部グランド生成部23の通電を停止させるハイレベルの出力信号Offを出力する。
f.阻止回路
なお、上述したように、NAND回路281には、上記制御信号Onをレベル反転した信号と、後述する強制遮断信号Inhibit(パワーMOSFET14を強制遮断させるときにローレベル)とが入力され、この出力信号をレベル反転した信号がNAND回路280,282に入力される。このような構成により、非アクティブの制御信号On(オフ指令信号)が入力されたときには、NAND回路281からハイレベルの出力信号が入力されることになるから、たとえアクティブのオーバーカレント信号OCやヒューズカレント信号FCが電流異常検出部253から出力されたり、アクティブの温度異常判定信号OTが過熱検出部25から出力されたとしても、NAND回路280,82の出力はハイレベルに維持され、OCメモリ276やFCメモリ278がセットされることが阻止される。つまり、アクティブのオーバーカレント信号OC、ヒューズカレント信号FC及びアクティブの温度異常判定信号OTが無効化(マスク)される。
例えば負荷11がL負荷の場合、非アクティブの制御信号On(オフ指令信号)が入力されパワーMOSFET14がターンオフすると、負荷11のサージ電圧によってパワーMOSFET14のソース電圧が負側に引っ張られる。そうすると、このソース電圧を基準として生成された第2異常用閾値電圧Vfc及び第3異常用閾値電圧Vopも負電圧となり、ヒューズカレントや断線異常が生じていないにもかかわらず、電流異常検出部253から異常信号としてのアクティブのヒューズカレント信号FCやアクティブの断線異常判定信号OPが出力されてしまう。しかしながら、本実施形態では、上記阻止回路によって、非アクティブの制御信号Onが入力されたときに、アクティブのヒューズカレント信号FCの入力が無効化されヒューズカウンタ273のカウントアップ動作がされないようにしているため、上記第2強制遮断動作の実行を阻止できる。
g.フィルタ回路
フィルタ回路は、互いに直列接続された複数のメモリ回路(本実施形態では、2つのメモリ回路300,301(例えばDフリップフロップ)からなるカウンタ回路を備える。メモリ回路300は、そのD端子には内部グランドGND2が与えられており、そのQ端子が、次段のメモリ回路301のD端子に接続されている。両メモリ回路300,301のセット端子には上記クリア信号CLRが入力され、また、リセット端子には、NOR回路302の出力信号が入力される。このNOR回路302には、リセット信号発生回路275からのリセット信号RSTをレベル反転した信号と、断線異常判定信号OPとが入力される。
このような構成により、フィルタ回路は、リセット信号RSTが非アクティブで、かつ、断線異常判定信号OPがアクティブの状態で、アクティブのクリア信号CLRを複数回(本実施形態では2回)受けると、メモリ回路301のQ端子からローレベルの断線異常信号OPF(ローアクティブ)を出力する。一方、フィルタ回路は、次のリセット条件9,10を満たしたときにリセットされる。
リセット条件9:リセット信号発生回路275からアクティブのリセット信号RSTが出力されたとき。
リセット条件10:断線異常信号OPFが非アクティブ(ハイレベル)のとき。
つまり、電流検出部224からアクティブの断線異常判定信号OPが出力されても、断線異常信号OPFは、直ぐにはアクティブとされず、クリアカウンタ272からアクティブのクリア信号CLRを2回受けた場合(アクティブの断線異常判定信号OPが出力された時点から少なくとも上記第2基準時間経過した場合)に初めてアクティブとされる。
メモリ回路301のQ端子からの断線異常信号OPFは、レベル反転されてNAND回路303に与えられる。このNAND回路303には、上記FRカウンタ271からいずれかのビット信号が入力されるようになっている。従って、NAND回路303は、断線異常信号OPFがアクティブのとき、上記ビット信号のレベル反転に応じたパルス状の断線異常信号OPFPを出力する。ここで、本実施形態では、最上位のビット信号FRC7がNAND回路303に入力されるようになっており、これにより、周期32msec,デューティ比50%の断線異常信号OPFPが出力されることになる。
一方、フィルタ回路は、断線異常信号OPFPが非アクティブとなった時点で、直ぐに正常状態を示す非アクティブ(ハイレベル)の断線異常信号OPFP(正常信号)を出力する。この断線異常信号OPFPをレベル反転した信号と、上記NOR回路284からの強制遮断信号Inhibitをレベル反転した信号とは、NOR回路304を介してダイアグ信号Diagとして出力され、ダイアグ出力部26に与えられる。このダイアグ出力部26は、断線異常信号OPFがアクティブのときにダイアグ出力端子P7からパルス状のダイアグ出力を実行し、強制遮断信号Inhibitがアクティブのときにステップ状のダイアグ出力を実行する。このような構成であれば、断線異常と、それ以外の異常(オーバーカレント、ヒューズカレント、過熱異常)とをダイアグ出力により識別することができる。
以上のように、コントロールロジック部227は、ヒューズ異常保護回路の異常時間カウント及び正常時間積算回路の正常時間カウントについて、その下位ビットについては共通のフリーランニングカウンタ271のカウント値を共用する構成とされている。従って、ヒューズ異常保護回路及び正常時間積算回路が下位ビットについて互いに個別のカウンタ回路でカウント動作する構成に比べてコントロールロジック回路227の回路素子の低減を図ることができる。また、上記実施形態1のような回数カウント回路88を別途設ける必要がない。しかも、過電流保護回路の第1基準時間を上記フリーランニングカウンタ271を利用してカウントする構成であるから、やはり回路素子の低減を図ることができる。
(ゲート駆動部)
ゲート駆動部28は、コントロールロジック部227から制御信号On、出力信号FCM及び強制遮断信号Inhibitが入力される。ゲート駆動部28は、電源端子P2とパワーMOSFET14及びセンスMOSFET18のゲートとの間に接続されたチャージポンプ(図示せず)と、パワーMOSFET14及びセンスMOSFET18のゲートとソースの間に接続された放電用FET(図示せず)とを備える。
そして、ゲート駆動部28は、コントロールロジック部227からアクティブの制御信号On(オン指令信号)を受けることで、チャージポンプのみを駆動させて電源電圧Vccよりも高いレベルに昇圧した電圧をパワーMOSFET14及びセンスMOSFET18の各ゲート−ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲート駆動部28は、コントロールロジック部227から非アクティブの制御信号On(オフ指令信号)受けたとき、または、アクティブの強制遮断信号Inhibitを受けたとき(上記第1及び第2の強制遮断時)、チャージポンプの昇圧動作をオフするとともに、放電用FETのみをオンしてパワーMOSFET14及びセンスMOSFET18の各ゲート−ソース間の電荷を放電し、遮断動作させる放電動作を行う。
2.本実施形態の動作
図18〜図20は、電力供給制御装置210の動作を説明するための各信号のタイムチャートである。このうち、図18は正常時であり、図19はオーバーカレント時であり、図20はヒューズカレント時を示す。なお、各図で、〔FRC〕はFRカウンタ271の最上位bitから上位5bit目までのbitによるカウント値、〔FCC〕はヒューズカウンタ273のカウント値、〔CLC〕はクリアカウンタ272のカウント値をそれぞれ示しており、ここでは16進数(A=10,B=11,C=12...)で表示されている。また、FRC7はFRカウンタ271の最上位bitを意味し、そのハイローレベルが示されており、FRC6はFRカウンタ271の上位2番目のbitを意味し、そのハイローレベルが示されている。また、各図中の「R」はリセットを意味する。
(正常時)
電力供給制御装置210は、アクティブの制御信号Onを受けると、内部グランド生成部23において内部グランドGND2が生成される。そして、この内部グランドGND2が安定するとリセット信号発生回路275のリセット信号RSTがアクティブから非アクティブとなり各カウンタ71〜73のリセット状態が解除される。
また、アクティブの制御信号Onがコントロールロジック部227からゲート駆動部28に与えられてパワーMOSFET14等がオンして通電状態になる。そして、FRカウンタ271が発振回路274からのクロック信号CLKに基づきカウントを開始する。正常時では、NAND回路280からアクティブのセット信号OC1が出力されること(リセット条件2)はなく、また、FCメモリ278の出力信号FCMがハイレベルからローレベルにレベル反転すること(リセット条件3)もないため、FRカウンタ271は途中でリセットされることなく、32msecを繰り返しカウントする(図18中の〔FRC〕参照)。それとともに、このFRカウンタ271の上位5bitのカウンタ値に応じたアクティブの閾値指令信号OCL0〜OCL5が閾値指令生成回路93から順次出力され、第1異常用閾値電流ILocを突入電流よりも高い初期レベルから経時的にレベルダウンする動作が32msecごとに順次繰り返される。
ここで、アクティブの制御信号Onの入力時に、パワーMOSFET14に第2異常用閾値電流ILfcよりも高い突入電流が流れ得る。しかし、第1異常用閾値電流ILocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーMOSFET14等に上記第1強制遮断動作を行わせることを防止できる。
また、正常時には、異常通知信号Failが非アクティブであるため、ヒューズカウンタ273のカウントアップは開始されない(図18の〔FCC〕参照)。一方、クリアカウンタ272は、FRカウンタ271からのカウント指令信号OvF7の入力ごとにカウントアップする。そして、異常通知信号Failは非アクティブのままであるから、途中でリセットされず、512msec(第2基準時間)でオーバーフローしてアクティブのクリア信号CLRを出力する(図18の〔CLC〕、〔CLR〕参照)。
制御信号Onがアクティブから非アクティブになったとき、前述したように内部グランド生成部23は、この時点でクリアカウンタ272がオーバーフローしていなければオーバーフローするまで待って内部グランドGND2の生成を停止する。
(オーバーカレント、ヒューズカレント時)
負荷11の短絡が発生した場合、図19に示すように、負荷電流ILは第2異常用閾値電流ILfcを超え、この時点で、ヒューズカレント信号FCがアクティブとなり、FCメモリ278の出力信号FCMがハイレベルからローレベルにレベル反転し、FRカウンタ271のカウント値がリセットされる。これにより、第1異常用閾値電流ILocは初期レベルに復帰し、その後に開始されるFRカウンタ271のカウント値に応じて再び経時的にレベルダウンしていく。
そして、負荷電流ILが第1異常用閾値電流ILocを超えた時点で、オーバーカレント信号OCがアクティブとなり、NAND回路280からのセット信号OC1がアクティブとなり、これにより、OCメモリ276からの第1強制遮断指令信号OCMがアクティブとなり、アクティブの強制遮断信号InhibitによりパワーMOSFET14の第1強制遮断動作が実行される。また、アクティブのセット信号OC1によりFRカウンタ271のカウント値がリセットされ、ここから16mecより少し手前でアクティブのカウント指令信号OvF7が出力され、ヒューズカウンタ273のカウント値が1カウントアップされる(図19の〔FCC〕参照)。そして、FRカウンタ271が16mecをカウントした時点で、アクティブの遮断解除信号MCLが出力され、OCメモリ276から非アクティブの第1強制遮断指令信号OCMが出力されてパワーMOSFET14の強制遮断状態が解除され、再びオンされる。
その後、負荷11の短絡が解消されなければ、クリアカウンタ272のカウントアップもされず、上記第1強制遮断が繰り返し実行され、それと共に、ヒューズカウンタ273のカウントアップが進められる。そして、このカウント値〔FCC〕が7になった(第1強制遮断が7回実行された)後、OC閾値指令生成回路293はアクティブの閾値指令信号OCL5の出力を維持し、第1異常用閾値電流ILocを最も低いレベルに保持する。
そして、ヒューズカウンタ273がオーバーフローした時点で、アクティブの第2強制遮断指令信号Fuseを出力してパワーMOSFET14に強制遮断動作をさせ、これに伴ってカウント指令信号OvF7に基づくカウント動作が停止され、この強制遮断状態が保持される(第2強制遮断)。ここで、第2異常用閾値電流ILfcを負荷11の定格電流ILmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第2異常用閾値電流ILfcを超えるヒューズカレントが第2基準時間よりも短い時間間隔で断続的に検出された場合に電線30が発煙するまでの時間よりも短い時間に設定されている。このため、電線30の一部のより線が短絡してその一部のより線のみに異常電流が上記第2基準時間よりも短い時間間隔で流れるチャタリングショートを、電線30が発煙に至る前に検出し、パワーMOSFET14に第1強制遮断動作をさせることができるのである。
その後、図20に示すように、制御信号Onがアクティブから非アクティブになると、クリアカウンタ272のリセット状態が解除され、オーバーフローするまで、内部グランドGND2の生成を維持すべく非アクティブのクリア信号CLRを出力し続ける。そして、オーバーフローしたときに内部グランドGND2の生成を停止する。従って、クリアカウンタ272がオーバーフローする前であれば、制御信号Onが再びアクティブになっても、上記第2強制遮断状態が保持される。
(断線異常発生時)
仮に、第3異常用閾値電流ILopを常時固定とした場合には、アクティブの断線異常判定信号OPが出力されるときの負荷抵抗値(外部回路の抵抗値)が電源電圧Vccの変動に応じて変化してしまう。断線異常を正確に検出するには、電源電圧Vccの変動にかかわらず、常に一定の負荷抵抗値で断線異常とすべきである。
そこで、本実施形態では、前述したように、第3異常用閾値電流ILop(第3異常用閾値電圧Vop)は、パワーMOSFET14のオン時においてそのソース電圧Vs(電源電圧Vcc)に比例して変化するようになっている。従って、例えば電源電圧Vccが半減した場合には、第3異常用閾値電流ILopも半減するから、断線異常とされる負荷抵抗値(=電源電圧Vcc/第3異常用閾値電流ILop)は、電源電圧Vccの変動にかかわらず常に一定とされ、断線異常を正確に検出することができる。しかも、その断線検出のためにマイコン等を用いる必要がない。
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記各実施形態では、半導体スイッチ素子としてパワーMOSFET14としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。
(2)上記各実施形態では、電流検出素子としてセンスMOSFET18を利用した、いわゆるセンス方式としたが、これに限らず、例えば電力供給ラインにシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。
(3)上記実施形態では、負荷電流ILが第2異常用閾値電流ILfcを上回ったことによって電力供給ラインの通電開始を検出する構成としたが、このように電流異常時の電流に基づき通電開始を検出するものに限られない。即ち、電力供給ラインの通電開始を検出できれば、正常時の電流レベルやそれよりも更に小さい微電流を第2閾値としてこれを超えたことを条件に通電開始を検出する構成であってもよい。このような構成であれば、突入電流が流れた後に第1閾値が低いレベルに設定され、その後に正常状態が第2基準時間だけ継続したときに、第1閾値が初期レベルに復帰されることを防止できる。更に、電力供給ラインに連なる半導体スイッチ素子(下流側に別のスイッチ素子がある場合にはこれも含む)のオン抵抗や出力側電位(ソース電位など)、上記半導体スイッチ素子をターンオンさせるためのオン指令信号の入力の有無などに基づき検出する構成であってもよい。
(4)閾値変更回路としては、上記実施形態のようにカウンタ回路を利用するものでなくても、例えば第1閾値をRC並列回路の端子電圧に基づき生成し、このコンデンサの電荷を経時的に放電させることで第1閾値を経時的に低下させる構成であってもよい。
(5)ヒューズ時間カウンタ73は異常状態の時間だけをカウントする構成であったが、正常状態の時間を含めて時間積算するものであってもよい。
(6)上記実施形態では、回数カウント回路88によって負荷電流ILが第2異常用閾値電流ILfcを上回った回数をカウントし、この回数がy回に達したときに初期化動作を実行不可とする構成としたが、これに限らず、遮断時間カウンタ71からのローレベルの出力信号S5の出力回数、つまり、第1強制遮断動作の回数をカウントし、この回数がx回に達したことを条件に、これ以降の初期化動作を実行不能とする構成であってもよい。
(7)上記実施形態では、ヒューズ機能に利用されるヒューズ時間カウンタ73の積算時間に応じて第1異常用閾値電流ILocをレベルダウンさせる構成であったが、これに限らず、ヒューズ時間カウンタ73以外の時間カウンタの積算時間に応じてレベルダウンさせる構成であってもよい。

Claims (23)

  1. 電源から負荷への電力供給ラインに半導体スイッチ素子を配して、その半導体スイッチ素子に流れる負荷電流が第1閾値を超えた場合に前記半導体スイッチ素子に第1基準時間だけ第1遮断動作を行わせた後に通電状態に復帰させる過電流保護機能を有する電力供給制御装置の閾値変更方法であって、
    前記電力供給ラインが通電されたことを条件に前記第1閾値のレベルを経時的に低下させる電力供給制御装置の閾値変更方法。
  2. 前記過電流保護機能の実行による前記半導体スイッチ素子の前記第1遮断動作が行われたことを条件に、前記第1閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行する請求の範囲第1項に記載の電力供給制御装置の閾値変更方法。
  3. 電源から負荷への電力供給を制御する電力供給制御装置であって、
    前記電源から前記負荷への電力供給ラインに配される半導体スイッチ素子と、
    この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
    前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が第1閾値を超えているか否かを判断し、前記負荷電流が前記第1閾値を超えている場合に第1異常電流信号を出力する第1異常電流検出回路と、
    前記第1異常電流検出回路から前記第1異常電流信号が出力されたことを条件に、前記半導体スイッチ素子に対し、第1基準時間だけ第1遮断動作を行わせた後に通電状態に復帰させる過電流保護回路と、
    前記電力供給ラインの通電を検出する通電検出回路と、
    前記通電検出回路から通電検出信号が出力されたことを条件に、前記第1閾値のレベルを低下させる閾値変更回路と、を備える電力供給制御装置。
  4. 前記通電検出回路から前記通電検出信号が出力された後に前記過電流保護回路による前記半導体スイッチ素子の前記第1遮断動作が行われたことを条件に、前記第1閾値を初期レベルに戻す初期化動作を所定の回数を限度に実行する閾値初期化回路と、を備える請求の範囲第3項に記載の電力供給制御装置。
  5. 前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第1閾値よりも低いレベルの第2閾値を超えているか否かを判断し、前記負荷電流が前記第2閾値を超えている場合に前記通電検出信号を出力する構成である請求の範囲第3項または第4項に記載の電力供給制御装置。
  6. 前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第1閾値よりも低いレベルの第2閾値を超えているか否かを判断し、前記負荷電流が前記第2閾値を超えている場合に第2異常電流信号を出力する第2異常電流検出回路であり、
    前記第2異常電流検出回路から前記第2異常電流信号が出力されたことを条件に、少なくとも前記第2異常電流信号が出力されている異常時間を積算していく動作を開始する異常時間積算回路を備え、
    前記閾値変更回路は、前記異常時間積算回路の積算時間に応じて前記第1閾値のレベルを下げる構成である請求の範囲第3項に記載の電力供給制御装置。
  7. 前記異常時間積算回路の積算開始後に、前記前記電流検出素子からの電流検出信号に基づき前記負荷電流が継続して前記第2閾値より低い正常レベル以下になっている正常時間を計測し、この正常時間が第2基準時間に達したときにクリア信号を出力して前記異常時間積算回路の前記積算時間をクリアする正常時間積算回路を備える請求の範囲第6項に記載の電力供給制御装置。
  8. 前記異常時間積算回路は、前記正常時間積算回路が正常時間を計測している間は積算動作を停止させる一方で、前記積算時間が第3基準時間に達したことを条件に前記半導体スイッチ素子に第2遮断動作を行わせる構成である請求の範囲第7項に記載の電力供給制御装置。
  9. 所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアップ信号を出力するフリーランニングカウンタ回路を備え、
    前記異常時間積算回路は、前記第2異常電流検出回路から前記第2異常電流信号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準異常カウント値に達したときに前記半導体スイッチ素子に第2遮断動作をさせるヒューズカウンタ回路を備えて構成され、
    前記正常時間積算回路は、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準クリアカウント値に達したときに前記クリア信号を出力するクリアカウンタ回路と、前記第2異常電流検出回路からの前記第2異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値をリセットする正常時間リセット回路とを備えて構成されている請求の範囲第7項または第8項に記載の電力供給制御装置。
  10. 前記過電流保護回路は、前記フリーランニングカウンタ回路が第1基準時間だけカウントしたときに前記半導体スイッチ素子の前記第1遮断の状態を解除する構成である請求の範囲第9項に記載の電力供給制御装置。
  11. 前記通電検出回路から前記通電検出信号が出力されない状態が第2基準時間だけ継続したことを条件に、前記閾値初期化回路における前記初期化動作の回数を初期回数にリセットする回数リセット回路を備える請求の範囲第4項に記載の電力供給制御装置。
  12. 前記通電検出回路からの通電検出信号が出力されたことを条件に、当該通電検出信号が出力されている時間を積算していく動作を開始する時間積算回路を備え、
    閾値変更回路は、前記時間積算回路の積算時間に応じて前記第1閾値のレベルを経時的に低下させる構成とされ、
    前記閾値初期化回路は、前記初期化動作が前記所定の回数に達するまでは当該初期化動作時において前記積算時間を初期時間にリセットすることで前記第1閾値を初期レベルに戻す一方で、前記初期化動作が前記所定の回数に達した後は前記積算時間を初期時間にリセットしないよう動作する請求の範囲第4項または第11項に記載の電力供給制御装置。
  13. 前記通電検出回路は、前記電流検出素子からの電流検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第1閾値よりも低いレベルの第2閾値を超えているか否かを判断し、前記負荷電流が前記第2閾値を超えている場合に第2異常電流信号を前記通電検出信号として出力する第2異常電流検出回路であり、
    前記時間積算回路は、第2異常電流検出回路から前記第2異常電流信号が出力されたことを条件に、少なくとも当該第2異常電流信号が出力されている異常時間を積算していく動作を開始し、その積算時間が第3基準時間に達したことを条件に前記半導体スイッチ素子に第2遮断動作を行わせる異常時間積算回路であり、
    前記閾値初期化回路は、前記第2異常電流信号の出力回数をカウントする回数カウント回路を有し、そのカウント回数が前記所定の回数に達していないときは前記異常時間積算回路の積算時間をリセットすることで前記初期化動作を実行する一方で、前記カウント回数が前記所定の回数に達したときは前記積算時間をリセットしないことで前記初期化動作を実行しないよう動作する請求の範囲第12項に記載の電力供給制御装置。
  14. 前記異常時間積算回路の積算開始後に、前記電流検出素子からの電流検出信号に基づき前記負荷電流が継続して前記第2閾値より低い正常レベル以下になっている正常時間を計測し、この正常時間が第2基準時間に達したときにクリア信号を出力して前記異常時間積算回路の前記積算時間をリセットするとともに前記回数カウント回路のカウント回数をリセットする正常時間積算回路を備える請求の範囲第13項に記載の電力供給制御装置。
  15. 前記異常時間積算回路の積算時間が前記第3基準時間よりも短いリセット許可時間に達したことを条件に、前記初期化動作による前記積算時間のリセットを不可とするリセット不可回路を備える請求の範囲第13項または第14項に記載の電力供給制御装置。
  16. 前記通電検出回路は、前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が前記第1閾値よりも低いレベルの第2閾値を超えているか否かを判断し、前記負荷電流が前記第2閾値を超えている場合に前記通電検出信号として第2異常電流信号を出力する第2異常電流検出回路であり、
    所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアップ信号を出力するフリーランニングカウンタ回路と、
    前記第2異常電流検出回路から前記第2異常電流信号が出力されたときに前記フリーランニングカウンタ回路のカウント値をリセットするフリーランニングカウンタリセット回路と、
    前記第2異常電流信号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が第3基準時間に対応する基準異常カウント値に達したときに前記半導体スイッチ素子に第2遮断動作をさせるヒューズカウンタ回路と、
    前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が第2基準時間に対応する基準クリアカウント値に達したときにクリア信号を出力して前記ヒューズカウンタ回路のカウント値をリセットするクリアカウンタ回路と、
    前記第2異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値をリセットする正常時間リセット回路と、を備え、
    前記ヒューズカウンタ回路のカウント値が前記基準異常カウント値よりも小さい初期化限界カウント値に達していないときは、前記閾値変更回路が前記フリーランニングカウンタ回路のカウント値に応じて前記第1閾値のレベル経時的に低下させ、当該フリーランニングカウンタ回路が前記所定時間カウントしてカウント値が初期値に戻ることで前記初期化動作を実行し、前記ヒューズカウンタ回路のカウント値が前記初期化限界カウント値に達したときに前記初期化動作を実行しないようにする構成である請求の範囲第4項または第11項に記載の電力供給制御装置。
  17. 前記過電流保護回路は、前記フリーランニングカウンタ回路が前記第1基準時間だけカウントしたことに基づき前記半導体スイッチ素子の前記第1遮断の状態を解除する構成とされている請求の範囲第16項に記載の電力供給制御装置。
  18. 前記半導体スイッチ素子はパワーFETであると共に、前記電流検出素子は前記パワーFETに流れる負荷電流に対し所定関係のセンス電流が流れるセンスFETとされ、前記第1異常電流検出回路は、前記センス電流と前記第1閾値とに基づいて前記第1異常電流信号の出力を行い、前記第2異常電流検出回路は、前記センス電流と前記第2閾値とに基づいて前記第2異常電流信号の出力を行う構成である請求の範囲第3項から第17項のいずれかに記載の電力供給制御装置。
  19. 前記第2基準時間は、前記半導体スイッチ素子に連なる外部回路が断続的な短絡によって発煙に至る短絡周期よりも長い時間に設定されている請求の範囲第7項、第8項から第18項のいずれかに記載の電力供給制御装置。
  20. オン指令信号とオフ指令信号とが交互に繰り返し入力され、前記オン指令信号が入力されたことに基づき前記半導体スイッチ素子に通電動作をさせ、前記オフ指令信号が入力されたことに基づき前記半導体スイッチ素子に遮断動作をさせるスイッチ制御回路を備え、
    前記第2基準時間は、前記各オフ指令信号によって前記半導体スイッチ素子が遮断している遮断時間よりも長い時間に設定されている請求の範囲第7項、第8項から第19項のいずれかに記載の電力供給制御装置。
  21. 前記第2閾値は、前記負荷の定格電流よりも高く、かつ、前記半導体スイッチ素子に連なる外部回路を発煙させる電流よりも低いレベルに設定されている請求の範囲第5項から第20項のいずれかに記載の電力供給制御装置。
  22. 前記経時的に変更される各第1閾値は、それぞれに対応する経過時間と同じ時間だけ流したときに前記半導体スイッチ素子に連なる外部回路を発煙させる発煙電流よりも低いレベルに設定されている請求の範囲第3項から第21項のいずれかに記載の電力供給制御装置。
  23. 前記経時的に変更される各第1閾値は、それぞれに対応する経過時間と同じ時間だけ流したときに前記半導体スイッチ素子を自己破壊させる自己破壊電流よりも低いレベルに設定されている請求の範囲第3項から第22項のいずれかに記載の電力供給制御装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009077456A (ja) * 2007-08-31 2009-04-09 Mk Seiko Co Ltd モータの過熱防止方法およびそれを用いた電動はさみ
JP2009075957A (ja) * 2007-09-21 2009-04-09 Renesas Technology Corp 電源回路および半導体装置
JP4436406B2 (ja) * 2007-12-12 2010-03-24 矢崎総業株式会社 負荷制御装置
US7986149B2 (en) * 2008-08-19 2011-07-26 Infineon Technologies Austria Ag System and method for adaptive load fault detection
US8117857B2 (en) 2009-02-20 2012-02-21 Tesla Motors, Inc. Intelligent temperature control system for extending battery pack life
US8082743B2 (en) 2009-02-20 2011-12-27 Tesla Motors, Inc. Battery pack temperature optimization control system
DE102009036861B4 (de) * 2009-08-10 2012-05-10 Osram Ag Verfahren zur Regelung eines Spannungswandlers, Spannungswandler sowie Betriebsgerät mit einem Spannungswandler
US8462470B2 (en) * 2010-08-06 2013-06-11 Adda Corp. Auto power-off and actuation circuit for a fan
EP2541264B1 (en) * 2011-06-28 2017-12-20 ams AG Electronic module, electronic arrangement and method for producing an electronic module
JP5944729B2 (ja) * 2012-04-24 2016-07-05 矢崎総業株式会社 通電回路の保護装置
EP2712084B1 (en) * 2012-09-20 2019-11-06 Infineon Technologies AG Semiconductor device including short-circuit protection with a variable threshold
JP6055386B2 (ja) * 2013-09-11 2016-12-27 株式会社デンソー 電子制御装置
JP2015056857A (ja) * 2013-09-13 2015-03-23 株式会社オートネットワーク技術研究所 制御システム
JP2015104305A (ja) * 2013-11-28 2015-06-04 株式会社デンソー スイッチング電源装置および電子制御装置
US9653912B2 (en) * 2014-12-16 2017-05-16 Nxp B.V. Inrush current limiter
US9647444B2 (en) * 2015-06-16 2017-05-09 Hamilton Sundstrand Corporation Variable threshold current limiting circuit
JP6653635B2 (ja) * 2016-07-11 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6967421B2 (ja) * 2017-10-23 2021-11-17 ローム株式会社 スイッチ装置
CN108023582B (zh) * 2018-01-17 2024-01-30 歌尔科技有限公司 一种自动复位电路及电子产品
FR3090113B1 (fr) * 2018-12-14 2020-12-04 Aptiv Tech Ltd Dispositif et méthode d’auto ajustement d’un seuil électrique de détection de défaut de puissance.
PL3700038T3 (pl) * 2019-02-22 2023-01-09 Future Systems Besitz Gmbh Urządzenie do przełączania i ochrony obciążenia
JP7268399B2 (ja) * 2019-02-27 2023-05-08 富士通株式会社 電源回路及び電子装置
EP3739705A1 (de) * 2019-05-17 2020-11-18 Siemens Aktiengesellschaft Verfahren und vorrichtung zum einschalten einer kapazitiven lastanordnung an ein gleichstromnetz
US11563433B2 (en) 2019-10-10 2023-01-24 C&C Power, Inc. Direct current circuit switch
JP2022089211A (ja) * 2020-12-04 2022-06-16 ミツミ電機株式会社 半導体集積回路装置
CN118661472A (zh) * 2022-02-18 2024-09-17 松下控股株式会社 振荡器以及电气设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003111264A (ja) * 2001-09-28 2003-04-11 Anden 過電流保護機能を有する電源供給装置、負荷駆動装置および車両用電源供給装置
JP2003283314A (ja) * 2002-03-25 2003-10-03 Denso Corp 過電流検出機能付き負荷駆動回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172291A (en) * 1990-03-27 1992-12-15 Struthers-Dunn, Inc. Intelligent power controller
JP2999887B2 (ja) * 1992-10-09 2000-01-17 三菱電機株式会社 Igbtの過電流保護回路及び半導体集積回路装置
JP3650456B2 (ja) * 1996-03-04 2005-05-18 矢崎総業株式会社 車両用電源分配装置
JP3384521B2 (ja) * 1996-06-07 2003-03-10 矢崎総業株式会社 スイッチング装置
US5943203A (en) * 1997-09-12 1999-08-24 Linfinity Microelectronics Inc. Electronic circuit breaker
US6411483B1 (en) * 1999-11-24 2002-06-25 Enterasys Networks, Inc. Hiccup-mode current protection circuit for switching regulator
JP2001217696A (ja) 2000-02-04 2001-08-10 Auto Network Gijutsu Kenkyusho:Kk 過電流検出回路
JP3914004B2 (ja) * 2001-05-25 2007-05-16 矢崎総業株式会社 半導体素子の過電流検出・保護装置
WO2005101921A2 (en) * 2004-04-08 2005-10-27 International Rectifier Corporation Pfc and ballast control ic

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003111264A (ja) * 2001-09-28 2003-04-11 Anden 過電流保護機能を有する電源供給装置、負荷駆動装置および車両用電源供給装置
JP2003283314A (ja) * 2002-03-25 2003-10-03 Denso Corp 過電流検出機能付き負荷駆動回路

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