JP2022089211A - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000001514 detection method Methods 0.000 claims abstract description 35
- 239000003990 capacitor Substances 0.000 claims description 20
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 9
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 9
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 7
- 101710170231 Antimicrobial peptide 2 Proteins 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 5
- 101150110298 INV1 gene Proteins 0.000 description 5
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
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- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
- H02H3/087—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for dc applications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Abstract
【課題】過電流保護回路を備えた半導体集積回路装置において、許容損失を超える前に出力電流を遮断できるようにする。【解決手段】直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、この出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置において、出力トランジスタに流れている電流を比例縮小した電流を生成可能な比例電流生成回路と、比例電流生成回路により生成された電流に基づいて出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、過電流検出回路が出力電流の過電流状態を検出したことに応じて出力トランジスタを間欠的にオフ状態にさせるための信号を生成するリトライ回路とを備えるように構成する。また、制御回路はリトライ回路から出力される信号に基づいて出力トランジスタを一時的にオフさせる制御を繰り返すように構成する。【選択図】図１
Description
本発明は、電圧入力端子と出力端子との間に接続されたスイッチ用または出力用のトランジスタおよび該トランジスタを過電流から保護する過電流保護回路を備えた半導体集積回路装置（ＩＣ）に関し、例えばハイサイドスイッチＩＣやリニアレギュレータ用ＩＣ（電源用ＩＣ）に利用して有効な技術に関する。
電源と負荷との間に接続され負荷に電源電圧を供給したり遮断したりする機能を有するハイサイドスイッチＩＣや、直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力するＩＣとしてリニアレギュレータを構成する電源用ＩＣがある。
また、ハイサイドスイッチＩＣや電源用ＩＣにおいては、トランジスタを過電流から保護する過電流保護回路を設けることがある。
また、ハイサイドスイッチＩＣや電源用ＩＣにおいては、トランジスタを過電流から保護する過電流保護回路を設けることがある。
従来、過電流保護回路には、図５（Ａ）に示すような垂下型特性を有する回路と、図５（Ｂ）に示すようなフの字特性を有する回路がある。さらに、過電流状態が解消すると定常状態に自動復帰する機能を有するものや、一旦過電流状態を検出すると電流を遮断し続けるラッチオフ機能を有するものがある。
また、電源と負荷との間に接続され負荷に電源電圧を供給したり遮断したりするトランジスタを過電流から保護する過電流保護回路を設けるようにした発明として、特許文献１に記載されているものがある。
また、電源と負荷との間に接続され負荷に電源電圧を供給したり遮断したりするトランジスタを過電流から保護する過電流保護回路を設けるようにした発明として、特許文献１に記載されているものがある。
図５（Ａ）に示されている垂下型特性を有する過電流保護回路は、出力ショート時に最大電力となり許容損失を超えてしまうことがある。一方、図５（Ｂ）に示されているフの字特性を有する過電流保護回路は、ハーフショート時に大きな電流が流れ続けて許容損失を超えてしまうことがあるという課題がある。なお、許容損失を超えると、過熱保護機能が動作して出力電流を遮断する制御を行うのが一般的である。
ここで、一般的な過熱保護機能による動作においては、ジャンクション（チップ接合面）の温度が１５０℃に達すると電流を遮断し、１００℃で復帰する制御を実行した場合、ジャンクションの温度は１００～１５０℃になる。そのため、瞬間的なショートが発生した場合は問題ないが、負荷の継続的なショートが発生した場合には１００℃以上の温度を維持してしまう。その結果、デバイスの寿命が低下したり、素子破壊が生じたりすることがあるという課題がある。
この発明は上記のような課題に着目してなされたもので、その目的とするところは、電圧入力端子と出力端子との間に接続されたトランジスタおよび過電流保護回路を備えたハイサイドスイッチＩＣや電源用ＩＣのような半導体集積回路装置において、過熱保護機能によることなく許容損失を超える前に出力電流を遮断できるようにすることにある。
本発明の他の目的は、過電流状態が解消すると定常状態に自動復帰することができる半導体集積回路装置を提供することにある。
本発明のさらに他の目的は、デバイス起動時に出力トランジスタがオンすることで出力端子に接続されている安定化用のコンデンサを所定電圧まで充電する一時的なラッシュ電流を誤って過電流として検出して出力電流を遮断することのない半導体集積回路装置を提供することにある。
本発明の他の目的は、過電流状態が解消すると定常状態に自動復帰することができる半導体集積回路装置を提供することにある。
本発明のさらに他の目的は、デバイス起動時に出力トランジスタがオンすることで出力端子に接続されている安定化用のコンデンサを所定電圧まで充電する一時的なラッシュ電流を誤って過電流として検出して出力電流を遮断することのない半導体集積回路装置を提供することにある。
上記目的を達成するため、本発明は、
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置において、
前記出力トランジスタに流れている電流を比例縮小した電流を生成可能な比例電流生成回路と、
前記比例電流生成回路により生成された電流に基づいて前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、を備える ように構成したものである。
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置において、
前記出力トランジスタに流れている電流を比例縮小した電流を生成可能な比例電流生成回路と、
前記比例電流生成回路により生成された電流に基づいて前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、を備える ように構成したものである。
上記のような構成を有する半導体集積回路装置によれば、出力ショートなどによって過電流状態が発生した場合に、出力トランジスタがオン状態とオフ状態とを繰り返すことにより、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができるとともに、過電流状態が解消すると定常状態に自動復帰することができる。ここで、前記制御回路は前記リトライ回路から出力される信号に基づいて前記出力トランジスタを一時的にオフさせる制御を繰り返すように構成するとよい。
また、望ましくは、所定の信号を入力するための第１外部端子と、
前記第１外部端子に入力された信号と前記リトライ回路から出力される信号とを入力とするロジック回路と、備え、
前記制御回路は、前記ロジック回路から出力される信号に基づいて前記出力トランジスタを制御するように構成する。
かかる構成によれば、外部端子に入力された信号に基づいて出力トランジスタをオン状態またはオフ状態に制御するように構成された半導体集積回路装置において、過電流状態が発生した場合に、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができる。そのため、既存のハイサイドスイッチＩＣや電源用ＩＣのような半導体集積回路装置に容易に適用することができる。
前記第１外部端子に入力された信号と前記リトライ回路から出力される信号とを入力とするロジック回路と、備え、
前記制御回路は、前記ロジック回路から出力される信号に基づいて前記出力トランジスタを制御するように構成する。
かかる構成によれば、外部端子に入力された信号に基づいて出力トランジスタをオン状態またはオフ状態に制御するように構成された半導体集積回路装置において、過電流状態が発生した場合に、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができる。そのため、既存のハイサイドスイッチＩＣや電源用ＩＣのような半導体集積回路装置に容易に適用することができる。
また、望ましくは、前記リトライ回路は、タイマー回路を備え、
前記タイマー回路は、前記過電流検出回路が過電流状態を検出したことに応じて計時動作を開始して所定時間を計時すると前記ロジック回路へ信号を出力し、
前記ロジック回路は、前記タイマー回路からの信号に基づいて前記制御回路へ前記出力トランジスタを一時的にオフさせるための信号を供給するように構成する。
かかる構成によれば、タイマー回路からの信号に基づいて制御回路へ出力トランジスタを一時的にオフさせるための信号を供給するため、過電流状態が発生した場合に、正確かつ確実に所定時間の経過で出力トランジスタをオフさせて出力電流を遮断することができる。また、タイマー回路を備えるため、半導体集積回路装置が動作を開始する際に出力コンデンサを充電するために流れるラッシュ電流を、過電流検出回路が誤って過電流状態の発生として検出してしまうのを回避することができる。
前記タイマー回路は、前記過電流検出回路が過電流状態を検出したことに応じて計時動作を開始して所定時間を計時すると前記ロジック回路へ信号を出力し、
前記ロジック回路は、前記タイマー回路からの信号に基づいて前記制御回路へ前記出力トランジスタを一時的にオフさせるための信号を供給するように構成する。
かかる構成によれば、タイマー回路からの信号に基づいて制御回路へ出力トランジスタを一時的にオフさせるための信号を供給するため、過電流状態が発生した場合に、正確かつ確実に所定時間の経過で出力トランジスタをオフさせて出力電流を遮断することができる。また、タイマー回路を備えるため、半導体集積回路装置が動作を開始する際に出力コンデンサを充電するために流れるラッシュ電流を、過電流検出回路が誤って過電流状態の発生として検出してしまうのを回避することができる。
さらに、望ましくは、第２外部端子を備え、
前記タイマー回路は、定電流源と、該定電流源の電流を転写するカレントミラー回路と、該カレントミラー回路の電流によって充放電されるコンデンサと、を備え、
前記コンデンサは前記第２外部端子に接続された外付けのコンデンサにより構成する。
上記のような構成によれば、外部端子に接続する外付けのコンデンサによってタイマー回路が計時する時間を任意に設定することができ、デバイスの使い勝手が向上する。
前記タイマー回路は、定電流源と、該定電流源の電流を転写するカレントミラー回路と、該カレントミラー回路の電流によって充放電されるコンデンサと、を備え、
前記コンデンサは前記第２外部端子に接続された外付けのコンデンサにより構成する。
上記のような構成によれば、外部端子に接続する外付けのコンデンサによってタイマー回路が計時する時間を任意に設定することができ、デバイスの使い勝手が向上する。
また、望ましくは、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路を備え、
前記カレントリミット回路が検知して動作する出力電流の前記所定値は、前記過電流検出回路が過電流状態を検出する電流値よりも高い値に設定されているように構成する。
かかる構成によれば、過電流検出回路が過電流状態を判定するための電流値よりも大きな出力電流が流れた場合に、カレントリミット回路により出力トランジスタをオフさせて出力電流を遮断して、チップ温度が異常に高くなるのを未然に防止することができる。
前記カレントリミット回路が検知して動作する出力電流の前記所定値は、前記過電流検出回路が過電流状態を検出する電流値よりも高い値に設定されているように構成する。
かかる構成によれば、過電流検出回路が過電流状態を判定するための電流値よりも大きな出力電流が流れた場合に、カレントリミット回路により出力トランジスタをオフさせて出力電流を遮断して、チップ温度が異常に高くなるのを未然に防止することができる。
また、望ましくは、前記半導体集積回路装置はハイサイドスイッチ用の半導体集積回路装置であり、
前記比例電流生成回路は、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された第２トランジスタおよび電流－電圧変換手段と、
前記出力トランジスタの出力側の電位と前記第１トランジスタおよび第２トランジスタの接続ノードの電位とを入力とする差動増幅回路と、
を備え、前記差動増幅回路の出力が前記第２トランジスタの制御端子に印加され、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成する。
かかる構成によれば、ハイサイドスイッチＩＣにおいて、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができるとともに、過電流状態が解消すると定常状態に自動復帰することができるようになる。
前記比例電流生成回路は、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された第２トランジスタおよび電流－電圧変換手段と、
前記出力トランジスタの出力側の電位と前記第１トランジスタおよび第２トランジスタの接続ノードの電位とを入力とする差動増幅回路と、
を備え、前記差動増幅回路の出力が前記第２トランジスタの制御端子に印加され、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成する。
かかる構成によれば、ハイサイドスイッチＩＣにおいて、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができるとともに、過電流状態が解消すると定常状態に自動復帰することができるようになる。
あるいは、前記半導体集積回路装置はリニアレギュレータ用の半導体集積回路装置であり、
前記比例電流生成回路は、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された電流－電圧変換手段と、
を備え、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成する。
かかる構成によれば、リニアレギュレータ用ＩＣのような電源用ＩＣにおいて、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができるとともに、過電流状態が解消すると定常状態に自動復帰することができる。
前記比例電流生成回路は、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された電流－電圧変換手段と、
を備え、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成する。
かかる構成によれば、リニアレギュレータ用ＩＣのような電源用ＩＣにおいて、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、チップを保護することができるとともに、過電流状態が解消すると定常状態に自動復帰することができる。
さらに、望ましくは、第３外部端子を備え、
前記電流－電圧変換手段は、前記第３外部端子に接続された外付けの抵抗素子であるようにする。
かかる構成によれば、外部端子に接続する抵抗素子によって、過電流検出回路が過電流状態を判定するための電流値を任意に設定することができ、デバイスの使い勝手が向上する。
前記電流－電圧変換手段は、前記第３外部端子に接続された外付けの抵抗素子であるようにする。
かかる構成によれば、外部端子に接続する抵抗素子によって、過電流検出回路が過電流状態を判定するための電流値を任意に設定することができ、デバイスの使い勝手が向上する。
また、望ましくは、チップの温度が所定値以上になったことを検出した場合に、前記出力トランジスタをオフさせるための信号を生成し出力するサーマルシャットダウン回路を備えるように構成する。
かかる構成によれば、リトライ回路から出力される信号によって出力トランジスタがオンとオフを繰り返す期間が長くなることによって、チップ温度が異常に高くなったような場合に、出力トランジスタをオフさせて出力電流を遮断し、チップ温度が所定温度以上に上昇するのを防止して、チップを保護することができる。
かかる構成によれば、リトライ回路から出力される信号によって出力トランジスタがオンとオフを繰り返す期間が長くなることによって、チップ温度が異常に高くなったような場合に、出力トランジスタをオフさせて出力電流を遮断し、チップ温度が所定温度以上に上昇するのを防止して、チップを保護することができる。
本発明によれば、電圧入力端子と出力端子との間に接続されたトランジスタおよび過電流保護回路を備えたハイサイドスイッチＩＣや電源用ＩＣのような半導体集積回路装置において、過熱保護機能によることなく許容損失を超える前に出力電流を遮断することができる。また、過電流状態が解消すると定常状態に自動復帰することができる。さらに、デバイス起動時に出力トランジスタがオンすることで出力端子に接続されている安定化用のコンデンサを所定電圧まで充電する一時的なラッシュ電流を誤って過電流として検出して出力電流を遮断することのないという効果がある。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
（第１実施例）
図１は、本発明を適用したハイサイドスイッチＩＣの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成され、該ＩＣ１０の出力端子ＯＵＴに出力安定化用のコンデンサＣｏが接続されている。
（第１実施例）
図１は、本発明を適用したハイサイドスイッチＩＣの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成され、該ＩＣ１０の出力端子ＯＵＴに出力安定化用のコンデンサＣｏが接続されている。
本実施形態のハイサイドスイッチＩＣ１０においては、図１に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなるスイッチ用のトランジスタＭ１が接続されている。また、ＩＣ１０には、外部のマイコン（ＣＰＵ）などからの信号が入力されるチップ制御用の端子ＣＥと、端子ＣＥの電位を入力とするロジック回路１１およびロジック回路１１の出力によってトランジスタＭ１のゲート制御信号を生成する制御回路１２が設けられており、制御回路１２は端子ＣＥの電位に応じてトランジスタＭ１をオン状態またはオフ状態にするゲート制御信号を生成する。
制御回路１２は、ＮチャンネルＭＯＳトランジスタＭ１１～Ｍ１４からなりロジック回路１１からの出力信号によってオン、オフされるオン／オフ機能付きのカレントミラー回路ＣＭ１と、該カレントミラー回路ＣＭ１の１次側トランジスタＭ１１と直列に接続されたＰチャンネルＭＯＳトランジスタＭ２および定電流源ＣＣ３と、カレントミラー回路ＣＭ１の２次側トランジスタＭ１２と直列に接続された電流－電圧変換用の抵抗Ｒ１とにより構成されている。Ｍ１３，Ｍ１４はオン／オフ用のトランジスタである。ロジック回路１１は、チップ制御用の端子ＣＥの論理電位を反転するインバータＩＮＶ１と、インバータＩＮＶ１の出力をさらに反転するインバータＩＮＶ２と、インバータＩＮＶ１の出力と後述のリトライ回路１６からの信号とを入力とするＮＡＮＤゲートＧ１とにより構成されている。
制御回路１２においては、ロジック回路１１の出力によってトランジスタＭ１４がオンされると、定電流源ＣＣ３の電流Ｉ３がＭ１４に流れることでＭ１１、Ｍ１２がオフして抵抗Ｒ１に電流が流れなくなる。すると、抵抗Ｒ１を介してトランジスタＭ１のゲート端子に直流電圧ＶＤＤが印加されてＭ１がオフ状態にされる。一方、ロジック回路１１の出力によってトランジスタＭ１４がオフされると、定電流源ＣＣ３の電流Ｉ３がＭ１１に流れることでＭ１２および抵抗Ｒ１に電流が流れるようになって、トランジスタＭ１のゲート端子に抵抗Ｒ１で降下した電圧が印加されてＭ１がオン状態にされる。
また、本実施形態のハイサイドスイッチＩＣ１０には、参照電圧Ｖｒｅｆを発生するための基準電圧回路１３と、トランジスタＭ２と直列に接続され基準電圧回路１３に動作電流を流す定電流源ＣＣ１とが設けられている。基準電圧回路１３は、バンドギャップ、直列の抵抗およびツェナーダイオードなどで構成することができる。
さらに、本実施形態のハイサイドスイッチＩＣ１０には、過電流保護回路１４と、出力電流Ｉoutを制限するカレントリミット回路１５を構成するコンパレータ（電圧比較回路）ＣＭＰ２と、リトライ回路１６と、過電流保護回路１４の出力によってリトライ回路１６の電流回路をオン、オフ制御するスイッチ・トランジスタＭ１０が設けられている。
さらに、本実施形態のハイサイドスイッチＩＣ１０には、過電流保護回路１４と、出力電流Ｉoutを制限するカレントリミット回路１５を構成するコンパレータ（電圧比較回路）ＣＭＰ２と、リトライ回路１６と、過電流保護回路１４の出力によってリトライ回路１６の電流回路をオン、オフ制御するスイッチ・トランジスタＭ１０が設けられている。
過電流保護回路１４は、トランジスタＭ１によって出力端子ＯＵＴへ向かって流される出力電流Ｉoutに比例した電流Ｉout’を生成する比例電流生成回路１４Ａと、生成された電流Iout’を電圧に変換する電流－電圧変換回路１４Ｂと、変換された電圧に基づいて過電流状態を検出する過電流検出回路１４Ｃとを備えており、過電流検出回路１４Ｃの出力OCP_OUTが上記スイッチ・トランジスタＭ１０のゲート端子に入力されるように構成されている。
また、ＩＣ１０には、比例電流生成回路１４Ａにより生成された電流Ｉout’をチップ外部へ流すための外部端子ＳＣが設けられており、電流－電圧変換回路１４Ｂはこの外部端子ＳＣと接地点との間に接続された外付けの抵抗素子Ｒｓｃによって構成されている。過電流検出回路１４Ｃは、この抵抗素子Ｒｓｃによって変換された電圧Ｖscと予め設定された参照電圧Ｖref_OCPとを比較するコンパレータＣＭＰ１によって構成されている。コンパレータＣＭＰ１とＣＭＰ２には、ヒステリシス特性を有する使用される。抵抗Ｒｓｃはオンチップの素子であっても良い。
また、ＩＣ１０には、比例電流生成回路１４Ａにより生成された電流Ｉout’をチップ外部へ流すための外部端子ＳＣが設けられており、電流－電圧変換回路１４Ｂはこの外部端子ＳＣと接地点との間に接続された外付けの抵抗素子Ｒｓｃによって構成されている。過電流検出回路１４Ｃは、この抵抗素子Ｒｓｃによって変換された電圧Ｖscと予め設定された参照電圧Ｖref_OCPとを比較するコンパレータＣＭＰ１によって構成されている。コンパレータＣＭＰ１とＣＭＰ２には、ヒステリシス特性を有する使用される。抵抗Ｒｓｃはオンチップの素子であっても良い。
カレントリミット回路１５を構成するコンパレータＣＭＰ２には、抵抗素子Ｒｓｃによって変換された電圧と予め設定された参照電圧Ｖref_CLとが入力されており、電流Ｉout’すなわち出力電流Ｉoutが所定の電流値を超えるとコンパレータＣＭＰ２の出力CL_OUTがハイレベルに変化する。コンパレータＣＭＰ２の出力CL_OUTは、制御回路１２のカレントミラー回路ＣＭ１の１次側トランジスタＭ１１と並列に接続されたトランジスタＭ１３のゲート端子に入力されており、コンパレータＣＭＰ２の出力CL_OUTがハイレベルに変化するとＭ１３がオンされることで、Ｍ１１，Ｍ１２および抵抗Ｒ１の電流が減少され、それによって出力用のトランジスタＭ１のゲート・ソース間電圧が小さくされ、所定値以上の出力電流Ｉoutが流れないように制限されることとなる。つまり、コンパレータＣＭＰ２とトランジスタＭ１３とによってカレントリミット回路１５が構成される。
なお、カレントリミット回路１５の参照電圧Ｖref_CLは過電流検出回路１４Ｃの参照電圧Ｖref_OCPよりも大きな値に設定され、過電流保護が働く電流よりも大きな出力電流が流れた際にカレントリミット回路が機能するように構成されている。この場合、例えばトランジスタＭ１３の素子サイズ（ゲート幅）を、Ｍ１１，Ｍ１２のサイズよりも小さくすることで、Ｍ１３がオンされＭ１３に電流ＩM13が流れた際にＭ１１，Ｍ１２にも定電流源ＣＣ３の電流Ｉ３との差分の電流（Ｉ３-ＩM13）が流れることで、出力トランジスタＭ１のゲート電圧がＶＤＤよりも低くなり、Ｍ１にクランプされた電流が流れるようにすることができる。または、抵抗Ｒ１の値を調整しても良い。
リトライ回路１６は、ＮチャンネルＭＯＳトランジスタＭ４，Ｍ５からなるカレントミラー回路ＣＭ２と、トランジスタＭ２と直列に接続された定電流源ＣＣ２と、定電流源ＣＣ２の電流が１次側に流されるカレントミラー回路ＣＭ２と、ＰチャンネルＭＯＳトランジスタＭ７，Ｍ８からなりカレントミラー回路ＣＭ２の２次側の電流を折り返すカレントミラー回路ＣＭ３と、カレントミラー回路ＣＭ３のトランジスタＭ８と直列に接続されたトランジスタＭ６およびＭ６と並列に接続されたトランジスタＭ３と、トランジスタＭ３，Ｍ６のドレイン電圧と所定の参照電圧Ｖref_Retryと比較するヒステリシス・コンパレータＣＭＰ３と、コンパレータＣＭＰ３の出力を反転するインバータＩＮＶ３を備える。
そして、インバータＩＮＶ３の出力Retry_OUTは、カレントミラー回路ＣＭ３のトランジスタＭ７と並列に接続されたスイッチ・トランジスタＭ９のゲート端子とロジック回路１１のＮＡＮＤゲートＧ１に入力されている。また、ＩＣ１０には、カレントミラー回路ＣＭ３のトランジスタＭ８とトランジスタＭ３，Ｍ６のドレイン端子との接続ノードＮ１に接続された外部端子ＰＣＴが設けられ、この外部端子ＰＣＴにはタイマー回路を構成する外付けのコンデンサＣＴが接続されている。
ハイサイドスイッチＩＣ（または後述のリニアレギュレータＩＣ）の定常時における動作は、制御端子ＣＥのレベルがハイレベルとなると、インバータＩＮＶ１を介してトランジスタＭ２は常時オン、Ｍ３は常時オフする。過電流状態で無い場合、コンパレータＣＭＰ１の出力はロウレベルとなりトランジスタＭ１０はオン、カレントミラー回路ＣＭ３はオフする。カレントミラー回路ＣＭ２はオンのためトランジスタＭ６はオンでノードＮ１はロウレベルとなり、リトライ回路１６は動作していない状態となる。また、ノードＮ１がロウレベルのため、コンパレータＣＭＰ３の出力はロウレベル、Retry_OUTはハイレベルでトランジスタＭ９はオフとなる。
過電流状態となった場合、外付け抵抗Ｒscに流れる電流が増加してコンパレータＣＭＰ１の入力である端子ＳＣの電圧ＶscがＶref_OCPを超え、ＣＭＰ１の出力がハイレベルとなり、Ｍ１０がオフしてリトライ回路１６が動作する。そして、トランジスタＭ９がオフのため、カレントミラー回路ＣＭ３のトランジスタＭ７がオンされ、Ｍ８に電流Ｉsouceが流れる。すると、トランジスタＭ６の電流Ｉsink（＜Ｉsouce）との差電流（Ｉsouce-Ｉsink）によってコンデンサＣＴが充電され、ノードＮ１の電位（＝端子ＰＣＴの電位ＶCT）が徐々に上昇する。そして、ノードＮ１の電位（ＶCT）が参照電圧Ｖref_Retryを超えると、コンパレータＣＭＰ３の出力がハイレベルに変化し、トランジスタＭ９がオンされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に流れる電流が遮断される。
すると、トランジスタＭ６の電流ＩsinkによってコンデンサＣＴの電荷が放電され、ノードＮ１の電位すなわち端子ＰＣＴの電位ＶCTが徐々に降下する。そして、端子ＰＣＴの電位ＶCTが参照電圧Ｖref_Retryよりも低くなると、コンパレータＣＭＰ３の出力がロウレベルに変化し、トランジスタＭ９がオフされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に電流が流れる。上記動作を繰り返すことで、端子ＰＣＴの電位ＶCTは三角波状に変化する。
一方、コンパレータＣＭＰ３の出力の変化によって、端子ＣＥがハイレベルであることを条件に、ロジック回路１１のＮＡＮＤゲートＧ１の出力がハイ／ロウに変化し、制御回路１２のトランジスタＭ１４がオン／オフされ、出力用のトランジスタＭ１がオン／オフされる。つまり、過電流検出回路１４Ｃが過電流を検出した場合は、リトライ回路１６によって間欠的に過電流保護動作を行い、過電流が流れ続けることでチップ温度が上昇するのが抑制される。また、過電流状態が解除された後は、定常動作に自動復帰することができる。
一方、コンパレータＣＭＰ３の出力の変化によって、端子ＣＥがハイレベルであることを条件に、ロジック回路１１のＮＡＮＤゲートＧ１の出力がハイ／ロウに変化し、制御回路１２のトランジスタＭ１４がオン／オフされ、出力用のトランジスタＭ１がオン／オフされる。つまり、過電流検出回路１４Ｃが過電流を検出した場合は、リトライ回路１６によって間欠的に過電流保護動作を行い、過電流が流れ続けることでチップ温度が上昇するのが抑制される。また、過電流状態が解除された後は、定常動作に自動復帰することができる。
次に、出力端子ＯＵＴまたは負荷で短絡（ショート）が発生した場合におけるハイサイドスイッチＩＣ１０の内部回路の動作を、図２のタイミングチャートを用いて説明する。なお、コンパレータＣＭＰ３はヒステリシス特性を有するので、以下の説明では、コンパレータＣＭＰ３の高い方のしきい値電圧をＶref_Retry_H、低い方のしきい値電圧をＶref_Retry_Lと記す。
先ず、タイミングｔ１で制御端子ＣＥの電位がハイレベルに立ち上がると、インバータＩＮＶ１の出力がロウレベルに変化してトランジスタＭ２がオンされて定電流源ＣＣ３に電流が流される。このときリトライ回路１６のコンパレータＣＭＰ３の出力はロウレベルで、インバータＩＮＶ３の出力Retry_OUTはハイレベルであるため、ＮＡＮＤゲートＧ１の出力がロウレベルとなり、トランジスタＭ１４がオフされている。そのため、制御回路１２のカレントミラー回路ＣＭ１に電流が流れて抵抗Ｒ１に電流が流され、出力トランジスタＭ１のゲート電圧が下がることでＭ１はオン状態にされて出力電流Ｉoutが流れ出力電圧Ｖoutが立ち上がった定常状態Ｔ１となる。
上記定常状態Ｔ１において、出力側でショートが発生したとすると、出力電流Ｉoutと比例電流生成回路１４Ａにより生成される比例電流Ｉout’が増加して、過電流保護回路１４およびカレントリミット回路１５によって過電流状態が検出され、コンパレータＣＭＰ１の出力OCP_OUTとＣＭＰ２の出力CL_OUTがハイレベルに変化する（タイミングｔ２）。すると、リトライ回路１６のコンパレータＣＭＰ３の出力OCP_OUTによってトランジスタＭ１０がオフされて、カレントミラー回路ＣＭ３のトランジスタＭ７がオンされ、Ｍ８に電流Ｉsouceが流れ、Ｍ６の電流Ｉsink（＜Ｉsouce）との差電流（Ｉsouce-Ｉsink）によってコンデンサＣＴが充電され、ノードＮ１の電位すなわち端子ＰＣＴの電位ＶCTが徐々に上昇する（期間Ｔ２）。
そして、端子ＰＣＴの電位ＶCTがコンパレータＣＭＰ３の参照電圧Ｖref_Retry_Hに達すると（タイミングｔ３）、コンパレータＣＭＰ３の出力がハイレベル、インバータＩＮＶ３の出力Retry_OUTがロウレベルに変化し、トランジスタＭ９がオンされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に流れる電流が遮断される。すると、トランジスタＭ６の電流ＩsinkによってコンデンサＣＴの電荷が放電され、端子ＰＣＴの電位ＶCTが徐々に降下する（期間ｔ３－ｔ４）。
その後、端子ＰＣＴの電位ＶCTの電位が参照電圧Ｖref_Retry_Lに達すると（タイミングｔ４）、コンパレータＣＭＰ３の出力がロウレベル、インバータＩＮＶ３の出力Retry_OUTがハイレベルに変化し、トランジスタＭ９がオフされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に電流が流れコンデンサＣＴが充電される。上記動作を繰り返すことで、端子ＰＣＴの電位ＶCTは三角波状に変化する（リトライ動作期間Ｔ３）。なお、端子ＰＣＴの電位ＶCTが上昇してショートを検出している期間（Ｔ２）においては、一時的に出力トランジスタＭ１に電流が流れて、出力電圧Ｖoutが僅かに高くなる。
その後、タイミングｔ５でショート状態が解除されたとすると、端子ＰＣＴの電位ＶCTが参照電圧Ｖref_Retry_Lに達した時点（タイミングｔ６）で、インバータＩＮＶ３の出力Retry_OUTがハイレベルに変化し、トランジスタＭ９がオフされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に電流が流れ、出力トランジスタＭ１がオンされて、出力電圧Ｖoutが上昇して定常状態となり、制御端子ＣＥの電位が下がるタイミングｔ７までその状態を維持する。
なお、出力トランジスタＭ１がオンされた直後は、出力端子に向かって大きなラッシュ電流が流れることとなるが、その時間は短いため、リトライ回路１６においてコンデンサＣＴを充電する電流が流れたとしても、端子ＰＣＴの電位ＶCTが参照電圧Ｖref_Retryに達する前に過電流保護回路１４のコンパレータＣＭＰ１の出力OCP_OUTが立ち下がることで、トランジスタＭ１０がオンされてリトライ回路１６の動作が停止される。つまり、コンデンサＣＴの値を、タイマー回路の計時時間がラッシュ電流時間より長くなるように設定することにより、ＩＣ起動時にラッシュ電流が流れたとしても、誤って過電流を検出して過電流保護機能が働くのを回避することができる。
また、タイミングｔ１，ｔ６でインバータＩＮＶ３の出力Retry_OUTがハイレベルに変化することによって、ＮＡＮＤゲートＧ１の出力がハイレベルに変化してその状態を維持するため、制御回路１２のトランジスタＭ１４がオフされ、カレントミラー回路ＣＭ１のトランジスタＭ１１，Ｍ１２および抵抗Ｒ１に電流が流れ続けて、出力トランジスタＭ１がオン状態を維持し、出力電圧Ｖoutが定常状態となる。
また、タイミングｔ１，ｔ６でインバータＩＮＶ３の出力Retry_OUTがハイレベルに変化することによって、ＮＡＮＤゲートＧ１の出力がハイレベルに変化してその状態を維持するため、制御回路１２のトランジスタＭ１４がオフされ、カレントミラー回路ＣＭ１のトランジスタＭ１１，Ｍ１２および抵抗Ｒ１に電流が流れ続けて、出力トランジスタＭ１がオン状態を維持し、出力電圧Ｖoutが定常状態となる。
図３には、過電流保護回路１４を構成する比例電流生成回路１４Ａの具体的な回路例が示されている。なお、図３においては、基準電圧回路１３およびカレントリミット回路１５の図示を省略している。
図３に示すように、比例電流生成回路１４Ａは、出力用のトランジスタＭ１の素子サイズの１／ｎのサイズを有しソース端子がＭ１のソース端子に結合されるとともにゲート端子にＭ１のゲート電圧と同一の電圧が印加されたＰチャンネルＭＯＳトランジスタＭ１５と、トランジスタＭ１のドレイン電圧ＶａとＭ１５のドレイン電圧Ｖｂとを入力とする差動アンプＡＭＰ１と、トランジスタＭ１５のドレイン端子と外部端子ＳＣとの間に接続されたＰチャンネルＭＯＳトランジスタＭ１６を備え、Ｍ１６のゲート端子に差動アンプＡＭＰ１の出力電圧が印加されている。同一サイズのｎ個のトランジスタを並列接続してトランジスタＭ１を構成し、トランジスタＭ１５は１個のトランジスタで構成するようにしても良い。
図３に示すように、比例電流生成回路１４Ａは、出力用のトランジスタＭ１の素子サイズの１／ｎのサイズを有しソース端子がＭ１のソース端子に結合されるとともにゲート端子にＭ１のゲート電圧と同一の電圧が印加されたＰチャンネルＭＯＳトランジスタＭ１５と、トランジスタＭ１のドレイン電圧ＶａとＭ１５のドレイン電圧Ｖｂとを入力とする差動アンプＡＭＰ１と、トランジスタＭ１５のドレイン端子と外部端子ＳＣとの間に接続されたＰチャンネルＭＯＳトランジスタＭ１６を備え、Ｍ１６のゲート端子に差動アンプＡＭＰ１の出力電圧が印加されている。同一サイズのｎ個のトランジスタを並列接続してトランジスタＭ１を構成し、トランジスタＭ１５は１個のトランジスタで構成するようにしても良い。
差動アンプＡＭＰ１は、トランジスタＭ１５のドレイン電圧ＶｂがＭ１のドレイン電圧Ｖａと同一になるようにトランジスタＭ１６を動作させる。具体的には、差動アンプＡＭＰ１がＭ１のドレイン電圧ＶａとＭ１５のドレイン電圧Ｖｂとの電位差に応じてトランジスタＭ１６のゲート電圧を制御し、Ｍ１６のドレイン電流がＶａとＶｂの電位差に応じて増減し、それによってＭ１５のドレイン電流が変化するという帰還がかかることによってＶｂがＶａと同一になる。
そして、ＶｂがＶａと同一であれば、Ｍ１５とＭ１のソース電圧、ドレイン電圧およびゲート電圧が同一になる。その結果、Ｍ１５のドレイン電流すなわち外部端子ＳＣから外付けの抵抗素子Ｒｓｃへ流される電流Ｉout’は、Ｍ１とＭ１５のサイズ比に応じて出力電流Ｉoutを比例縮小した大きさになる。そして、電流Ｉout’が抵抗素子Ｒｓｃへ流されることで抵抗Ｒｓｃに生じた電圧Ｖscが過電流検出用のコンパレータＣＭＰ１に入力され、出力電流Ｉoutの過電流状態を検出できるようになる。
（第２実施例）
図４は、本発明を適用した電源用ＩＣとしてのリニアレギュレータ用ＩＣの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０’として形成され、該ＩＣ１０’の出力端子ＯＵＴに出力安定化用のコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
図４は、本発明を適用した電源用ＩＣとしてのリニアレギュレータ用ＩＣの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０’として形成され、該ＩＣ１０’の出力端子ＯＵＴに出力安定化用のコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
本実施形態のリニアレギュレータ用ＩＣ１０’においては、図４に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなる電圧制御用の出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電位が印加されるグランド端子ＧＮＤとの間には、出力電圧Ｖoutを分圧するブリーダ抵抗Ｒ１１，Ｒ１２が直列に接続されている。
この出力分圧用の抵抗Ｒ１１，Ｒ１２により分圧された電圧ＶFBが、上記出力トランジスタＭ１のゲート端子を制御する制御回路１２としての誤差アンプＡＭＰ２の非反転入力端子にフィードバックされている。そして、誤差アンプＡＭＰ２は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて出力用のトランジスタＭ１を制御して、出力電圧Ｖoutが所望の電位になるように制御する。
また、本実施形態のリニアレギュレータ用ＩＣ１０’には、上記誤差アンプＡＭＰ２の反転入力端子に印加される参照電圧Ｖｒｅｆを発生するための基準電圧回路１３と、カレントリミット回路１５と、誤差アンプ１７や基準電圧回路１３に動作電流を流すバイアス回路１８と、チップの温度が所定温度以上に上昇した場合に誤差アンプＡＭＰ２の動作を停止させてトランジスタＭ１をオフさせるサーマルシャットダウン回路１９と、過電流間欠検出回路２０とが設けられている。ＣＥは、ＩＣの動作をオン／オフする制御信号が入力される外部端子である。バイアス回路１８は、カレントミラー回路などで構成することができる。
過電流間欠検出回路２０は、図１に示すハイサイドスイッチＩＣにおけるロジック回路１１と過電流保護回路１４を構成する過電流検出回路１４Ｃとリトライ回路１６とを含みそれらと同様な機能を有する回路として構成される。
過電流間欠検出回路２０は、図１に示すハイサイドスイッチＩＣにおけるロジック回路１１と過電流保護回路１４を構成する過電流検出回路１４Ｃとリトライ回路１６とを含みそれらと同様な機能を有する回路として構成される。
さらに、本実施形態のリニアレギュレータ用ＩＣ１０’においては、過電流保護回路を構成する比例電流生成回路として、出力用のトランジスタＭ１と並列に接続されたトランジスタＭ１５が設けられ、トランジスタＭ１５のゲート端子に出力用のトランジスタＭ１のゲート端子に印加される電圧と同じ誤差アンプＡＭＰ２の出力電圧が印加され、トランジスタＭ１とカレントミラー回路を構成している。トランジスタＭ１５は、出力用のトランジスタＭ１のサイズ（ゲート幅）の１／ｎのサイズを有するものが使用され、Ｍ１５にはＭ１のドレイン電流の１／ｎのドレイン電流が流れるようにされる。
また、トランジスタＭ１５のドレイン端子は、チップの外部にて電流－電圧変換するための抵抗Ｒｓｃを接続するための外部端子ＳＣに接続されている。
また、トランジスタＭ１５のドレイン端子は、チップの外部にて電流－電圧変換するための抵抗Ｒｓｃを接続するための外部端子ＳＣに接続されている。
上記のような構成を有する本実施形態のリニアレギュレータ用ＩＣ１０’においては、過電流間欠検出回路２０が、図１に示すハイサイドスイッチＩＣのロジック回路１１、過電流検出回路１４Ｃおよびリトライ回路１６と同様に動作して、過電流状態が発生した場合に、間欠的に過電流の検出動作と出力用のトランジスタＭ１をオフする過電流保護動作を行なってＩＣチップを保護するとともに、過電流状態が解消されるとそれを検知して定常状態に自動復帰することができる。
また、本実施形態のリニアレギュレータ用ＩＣ１０’においては、サーマルシャットダウン回路１９を設けているため、上記間欠検出動作および保護動作を繰り返している間にチップ温度が上昇した場合やリトライ回路１６に不具合が生じた場合には、サーマルシャットダウン回路１９が動作して出力用のトランジスタＭ１をオフすることで、ＩＣチップを二重に保護することができる。
また、本実施形態のリニアレギュレータ用ＩＣ１０’においては、サーマルシャットダウン回路１９を設けているため、上記間欠検出動作および保護動作を繰り返している間にチップ温度が上昇した場合やリトライ回路１６に不具合が生じた場合には、サーマルシャットダウン回路１９が動作して出力用のトランジスタＭ１をオフすることで、ＩＣチップを二重に保護することができる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、図１に示すハイサイドスイッチＩＣ１０の実施形態には、サーマルシャットダウン回路１９が設けられていないが、図４のリニアレギュレータ用ＩＣ１０’と同様にサーマルシャットダウン回路１９を設けるようにしても良い。また、逆に、図４のリニアレギュレータ用ＩＣにおいて、サーマルシャットダウン回路１９を省略した構成とすることも可能である。
さらに、前記実施形態においては、ハイサイドスイッチＩＣ１０やリニアレギュレータ用ＩＣ１０’の内部回路を構成するトランジスタとしてＭＯＳトランジスタを使用したものを示したが、ＭＯＳトランジスタの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、コンデンサＣＴは、外付け素子でなくＩＣチップ上に形成されたものであっても良い。また、出力用のＭＯＳトランジスタＭ１は、Ｐチャンネル形またはＮチャンネル形のどちらでも良い。
また、ハイサイドスイッチＩＣ１０とリニアレギュレータ用ＩＣ１０’において、過電流検出回路１４Ｃが過電流を検出したりカレントリミット回路１５やサーマルシャットダウン回路１９が電流異常やチップ温度異常を検出したりした場合に、検出信号を外部へ出力するための外部端子と検出信号出力回路を設けるようにしても良い。
さらに、前記実施形態においては、本発明をハイサイドスイッチＩＣ１０とリニアレギュレータ用ＩＣ１０’に適用した場合について説明したが、本発明はそれらのＩＣに限定されず、例えば２次電池の充電用ＩＣなど、電圧入力端子と電圧出力端子との間に接続されたトランジスタを備えた半導体集積回路装置に広く利用することができる。
さらに、前記実施形態においては、本発明をハイサイドスイッチＩＣ１０とリニアレギュレータ用ＩＣ１０’に適用した場合について説明したが、本発明はそれらのＩＣに限定されず、例えば２次電池の充電用ＩＣなど、電圧入力端子と電圧出力端子との間に接続されたトランジスタを備えた半導体集積回路装置に広く利用することができる。
１０…ハイサイドスイッチＩＣ、１０’…リニアレギュレータ用ＩＣ、１１…ロジック回路、１２…制御回路、１３…基準電圧回路、１４…過電流保護回路、１４Ａ…比例電流生成回路、１４Ｂ…電流－電圧変換回路、１５…カレントリミット回路、１６…リトライ回路、１７…誤差アンプ、１８…バイアス回路、１９…サーマルシャットダウン回路、Ｍ１…出力トランジスタ、ＣＭＰ１…過電流検出用コンパレータ、ＣＭＰ２…カレントリミット回路用コンパレータ、ＣＴ…タイマー回路用コンデンサ、Ｒｓｃ…電流－電圧変換用抵抗
Claims (10)
- 直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置であって、
前記出力トランジスタに流れている電流を比例縮小した電流を生成可能な比例電流生成回路と、
前記比例電流生成回路により生成された電流に基づいて前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、を備えていることを特徴とする半導体集積回路装置。 - 前記制御回路は前記リトライ回路から出力される信号に基づいて前記出力トランジスタを一時的にオフさせる制御を繰り返すように構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 所定の信号を入力するための第１外部端子と、
前記第１外部端子に入力された信号と前記リトライ回路から出力される信号とを入力とするロジック回路と、備え、
前記制御回路は、前記ロジック回路から出力される信号に基づいて前記出力トランジスタを制御するように構成されていることを特徴とする請求項２に記載の半導体集積回路装置。 - 前記リトライ回路は、タイマー回路を備え、
前記タイマー回路は、前記過電流検出回路が過電流状態を検出したことに応じて計時動作を開始して所定時間を計時すると前記ロジック回路へ信号を出力し、
前記ロジック回路は、前記タイマー回路からの信号に基づいて前記制御回路へ前記出力トランジスタを一時的にオフさせるための信号を供給するように構成されていることを特徴とする請求項３に記載の半導体集積回路装置。 - 第２外部端子を備え、
前記タイマー回路は、定電流源と、該定電流源の電流を転写するカレントミラー回路と、該カレントミラー回路の電流によって充放電されるコンデンサと、を備え、
前記コンデンサは前記第２外部端子に接続された外付けのコンデンサにより構成されていることを特徴とする請求項４に記載の半導体集積回路装置。 - 前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路を備え、
前記カレントリミット回路が検知して動作する出力電流の前記所定値は、前記過電流検出回路が過電流状態を検出する電流値よりも高い値に設定されていることを特徴とする請求項１～５のいずれかに記載の半導体集積回路装置。 - 前記半導体集積回路装置はハイサイドスイッチ用の半導体集積回路装置であり、
前記比例電流生成回路は、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された第２トランジスタおよび電流－電圧変換手段と、
前記出力トランジスタの出力側の電位と前記第１トランジスタおよび第２トランジスタの接続ノードの電位とを入力とする差動増幅回路と、
を備え、前記差動増幅回路の出力が前記第２トランジスタの制御端子に印加され、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成されていることを特徴とする請求項１～６のいずれかに記載の半導体集積回路装置。 - 前記半導体集積回路装置はリニアレギュレータ用の半導体集積回路装置であり、
前記比例電流生成回路は、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された電流－電圧変換手段と、
を備え、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成されていることを特徴とする請求項１～６のいずれかに記載の半導体集積回路装置。 - 第３外部端子を備え、
前記電流－電圧変換手段は、前記第３外部端子に接続された外付けの抵抗素子であることを特徴とする請求項７または８に記載の半導体集積回路装置。 - チップの温度が所定値以上になったことを検出した場合に、前記出力トランジスタをオフさせるための信号を生成し出力するサーマルシャットダウン回路を備えることを特徴とする請求項１～９のいずれかに記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020201399A JP2022089211A (ja) | 2020-12-04 | 2020-12-04 | 半導体集積回路装置 |
| CN202111476895.2A CN114597202A (zh) | 2020-12-04 | 2021-12-02 | 半导体集成电路装置 |
| US17/543,587 US20220182049A1 (en) | 2020-12-04 | 2021-12-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020201399A JP2022089211A (ja) | 2020-12-04 | 2020-12-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022089211A true JP2022089211A (ja) | 2022-06-16 |
Family
ID=81803518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020201399A Pending JP2022089211A (ja) | 2020-12-04 | 2020-12-04 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20220182049A1 (ja) |
| JP (1) | JP2022089211A (ja) |
| CN (1) | CN114597202A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022044215A (ja) * | 2020-09-07 | 2022-03-17 | ミツミ電機株式会社 | 電源用半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270138B2 (en) * | 2005-12-26 | 2012-09-18 | Autonetworks Technologies, Limited | Power supply controller and threshold adjustment method thereof |
| US8018704B2 (en) * | 2006-08-23 | 2011-09-13 | Micrel, Inc. | Parallel analog and digital timers in power controller circuit breaker |
| US20200203943A1 (en) * | 2018-06-22 | 2020-06-25 | Illinois Institute Of Technology | Intelligent tri-mode solid state circuit breakers |
-
2020
- 2020-12-04 JP JP2020201399A patent/JP2022089211A/ja active Pending
-
2021
- 2021-12-02 CN CN202111476895.2A patent/CN114597202A/zh active Pending
- 2021-12-06 US US17/543,587 patent/US20220182049A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20220182049A1 (en) | 2022-06-09 |
| CN114597202A (zh) | 2022-06-07 |
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