JPWO2005081304A1 - 電界効果トランジスタ - Google Patents
電界効果トランジスタ Download PDFInfo
- Publication number
- JPWO2005081304A1 JPWO2005081304A1 JP2006510264A JP2006510264A JPWO2005081304A1 JP WO2005081304 A1 JPWO2005081304 A1 JP WO2005081304A1 JP 2006510264 A JP2006510264 A JP 2006510264A JP 2006510264 A JP2006510264 A JP 2006510264A JP WO2005081304 A1 JPWO2005081304 A1 JP WO2005081304A1
- Authority
- JP
- Japan
- Prior art keywords
- field plate
- film
- electrode
- drain electrode
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 20
- 229910002704 AlGaN Inorganic materials 0.000 claims abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 230000005684 electric field Effects 0.000 claims description 19
- 230000000694 effects Effects 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 25
- 239000000758 substrate Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 239000002184 metal Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 230000001629 suppression Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
電界効果トランジスタは、ＧａＮチャネル層１２とＡｌＧａＮ電子供給層１３を含む半導体層構造と、電子供給層１３上に互いに離間して形成されたソース電極１およびドレイン電極３と、ソース電極１とドレイン電極３との間に形成されたゲート電極２と、電子供給層１３上に形成されたＳｉＯＮ膜２３とを有している。ゲート電極２は、ドレイン電極３側にひさし状に張り出し、かつＳｉＯＮ膜２３上に形成されたフィールドプレート部５を有している。ＳｉＯＮ膜２３のフィールドプレート部５と電子供給層１３との間に位置する部分（フィールドプレート層２３ａ）の厚さが、ゲート電極２からドレイン電極３の方向に向かって次第に厚くなるように変化している。
Description
本発明は、III族窒化物半導体を用いた電界効果トランジスタに関するものである。
図１は、従来技術によるヘテロ接合電界効果トランジスタ（Hetero-Junction
Field Effect Transistor；以下、「ＨＪＦＥＴ」という。）の断面構造図である。このような従来技術のＨＪＦＥＴは、"２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(IEDM01-381〜384)、安藤（Y.Ando）"に報告されている。
Field Effect Transistor；以下、「ＨＪＦＥＴ」という。）の断面構造図である。このような従来技術のＨＪＦＥＴは、"２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(IEDM01-381〜384)、安藤（Y.Ando）"に報告されている。
図１に示す従来のＨＪＦＥＴは、サファイア基板１０９の上にＡｌＮバッファ層１１１、ＧａＮチャネル層１１２、およびＡｌＧａＮ電子供給層１１３がこの順で積層されている。さらにＡｌＧａＮ電子供給層１１３の上にソース電極１０１とドレイン電極１０３が形成されており、これらの電極１０１，１０３はＡｌＧａＮ電子供給層１１３にオーム性接触している。また、ソース電極１０１とドレイン電極１０３との間にゲート電極１０２が形成されており、このゲート電極１０２はＡｌＧａＮ電子供給層１１３にショットキー性接触している。このＨＪＦＥＴの最上層には、ＳｉＮ膜１２１が表面保護膜として形成されている。
このようなＡｌＧａＮ/ＧａＮ ＨＪＦＥＴにおいては、コラプス量とゲート耐圧との間にトレードオフが存在し、その制御が非常に困難である。ＡｌＧａＮ／ＧａＮヘテロ接合においては、ＡｌＧａＮ層とＧａＮ層との格子不整合に起因するストレスによってピエゾ分極が発生し、ＡｌＧａＮ／ＧａＮ界面に２次元電子ガスが供給される。このため、素子表面にストレスを生じる保護膜を形成すると、ＨＪＦＥＴの素子特性に影響を与える。
図２は、表面保護膜ＳｉＮの厚さと、コラプスによる電流変化量およびゲート耐圧との関係を示すグラフである。
ここで、コラプスとは、ＨＪＦＥＴが大信号動作する際に、表面トラップの応答によって表面に負電荷が蓄積された状態になり、最大ドレイン電流が抑制される現象である。コラプスが顕著になると大信号動作時のドレイン電流が抑制されるため、飽和出力が低下する。
このようにコラプスが顕著な素子の表面にＳｉＮ膜を形成すると、ＳｉＮ膜のストレスによってＡｌＧａＮ中のピエゾ分極電荷が増加し、表面負電荷を打ち消す効果があるため、コラプス量を減らすことができる。図２を参照すると、例えばＳｉＮ膜がない場合（膜厚０ｎｍ）ではコラプス量は６０％以上であるが、ＳｉＮ膜の膜厚が１００ｎｍの場合ではコラプス量は１０％以下に抑制できることがわかる。
一方、表面負電荷はゲート−ドレイン間の電界集中を緩和し、ゲート耐圧を高める効果がある。このため、ＳｉＮ膜を厚くして表面負電荷が打ち消されると、ゲート−ドレイン間の電界集中が顕著になり、ゲート耐圧が低下する。その結果、図２に示すように、コラプスとゲート耐圧との間に、ＳｉＮ膜の厚さの違いによるトレードオフが存在する。
図３は、上記のＨＪＦＥＴの課題を解決するためにフィールドプレート部を付加した従来技術の他のＨＪＦＥＴの断面構造図である。このような従来技術のＨＪＦＥＴは、"２００１年エレクトロニクス・レターズ（Electronics Letters
vol.37 p.196-197）、Ｌｉ等"に報告されている。
vol.37 p.196-197）、Ｌｉ等"に報告されている。
このＨＪＦＥＴは、ＳｉＣ等からなる基板１１０上に構成されている。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１１３が形成されている。この電子供給層１１３上にはオーム性接触がとられたソース電極１０１およびドレイン電極１０３が設けられている。ソース電極１０１とドレイン電極１０３との間には、ドレイン電極１０３側にひさし状に張り出したフィールドプレート部１０５を有し、ショットキー性接触がとられたゲート電極１０２が設けられている。電子供給層１１３の表面はＳｉＮ膜１２１で覆われており、フィールドプレート部１０５の直下にはこのＳｉＮ膜１２１が存在している。
上記のようにフィールドプレートを付加したＨＪＦＥＴによれば、コラプスとゲート耐圧とのトレードオフを改善することが可能である。すなわち、大信号動作時のピンチオフ状態時にはフィールドプレート部によってゲート近傍の電界が緩和されることによりゲート耐圧が改善し、オン状態時にはフィールドプレート部によって表面電位を変調して最大のドレイン電流を流すことができる。
図１および図２を参照して説明したように、コラプスが顕著な素子の表面にＳｉＮ膜を形成すると、ＳｉＮ膜のストレスによってＡｌＧａＮ中のピエゾ分極電荷が増加し、表面負電荷を打ち消す効果がある一方で、ＳｉＮ膜を厚くして表面負電荷が打ち消されると、ゲート−ドレイン間の電界集中が顕著になり、ゲート耐圧が低下してしまう。
そこで、図３に示す従来技術のようにソース電極とドレイン電極との間にフィールドプレート部を設けることが提案されているが、フィールドプレート部の直下のＳｉＮ膜の膜厚が厚い場合には十分な電界緩和効果を得ることができない。図３に示した従来のフィールドプレート構造では、３０Ｖ程度の動作電圧で要求されるゲート耐圧とコラプス抑制との両立を図ることは可能であるが、５０Ｖ以上の更なる高電圧による動作を実現する上で必要とされるゲート耐圧とコラプス抑制との両立を図ることは困難である。
コラプス抑制の効果はフィールドプレートの寸法が大きいほど高くなるので、フィールドプレートの寸法を大きくすることでコラプス抑制の効果をより得ることが可能である。しかしながら、フィールドプレートの寸法がゲート電極とドレイン電極との間隔の７０％を超えると、ゲート耐圧がフィールドプレートとドレイン電極との間の電界集中で決まるため、逆にゲート耐圧が低下する傾向がある。そのため、フィールドプレートの寸法を大きくすることによるコラプス抑制には限界がある。
本発明の目的は、より高い電圧による動作を実現する上で必要とされるゲート耐圧とコラプス抑制との両立を図ることが可能な電界効果トランジスタを提供することにある。
上記目的を達成するため、本発明の電界効果トランジスタは、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に互いに離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、前記半導体層構造上に形成された絶縁膜と、を有する電界効果トランジスタにおいて、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し、かつ前記絶縁膜上に形成されたフィールドプレート部を有しており、前記絶縁膜の前記フィールドプレート部と前記半導体層構造との間に位置する部分の厚さが、前記ゲート電極から前記ドレイン電極の方向に向かって次第に厚くなるように変化していることを特徴とする。
本発明の電界効果トランジスタによれば、フィールドプレート部を設けることにより、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極のドレイン電極側の端部にかかる電界がフィールドプレート部の働きによって緩和されるので、ゲート耐圧が向上する。さらに、大信号動作時にはゲート直近の表面電位がフィールドプレート部によって特に効果的に変調されるため、表面トラップの応答によるコラプスの発生を抑制することができる。
さらに、本発明の電界効果トランジスタによれば、電界が最も集中するゲート電極の近傍の領域における絶縁膜、すなわちフィールドプレート部の直下の絶縁膜の膜厚が、ゲート電極からドレイン電極の方向に向かって次第に厚くなるように変化しているので、その領域における絶縁膜の膜厚が他の領域の絶縁膜よりも薄くなり、この領域で表面負電荷とフィールドプレート部との双方の働きによって電界集中を緩和し、ゲート耐圧を改善することができる。なお、表面負電荷はコラプスを引き起こす要因であるが、表面負電荷が生じるのはゲート電極の直近であり、かつゲート電極の近傍の領域における絶縁膜は比較的薄いためにフィールドプレート部によって効果的に表面電位を変調することができるので、コラプスを抑制することが可能である。
このように、本発明の電界効果トランジスタによれば、ゲート耐圧とコラプス抑制との両立をより一層良好に図ることでき、従来よりも高い電圧による動作を実現することが可能になる。
さらに、前記半導体層構造はＡｌＧａＮ／ＧａＮヘテロ構造を有している構成としてもよい。
さらには、前記絶縁膜の前記部分の厚さが階段状に変化している構成としてもよく、あるいは、前記絶縁膜の前記部分の厚さが連続的に変化している構成としてもよい。
また、前記絶縁膜がＳｉＯＮ膜、ＳｉＯ2膜またはＳｉＮ膜、あるいはＳｉＮ膜とＳｉＯ2膜との積層膜からなる構成としてもよい。
また、前記ゲート電極と前記ドレイン電極との間の前記絶縁膜の上には、前記ドレイン電極に接続されたドレインフィールドプレート電極が設けられている構成としてもよい。この構成によれば、ドレインフィールドプレート電極によってドレイン電極端の電界集中を緩和できるので、ゲート電極側のフィールドプレートだけを備えた構成に比べて、耐圧特性を改善することができ、より高い電圧での動作が可能となる。また、利得低下に関する影響はゲート電極側のフィールドプレートの方が大きいことから、ドレインフィールドプレート電極を設けてゲート電極側のフィールドプレートの長さを短くすることにより、耐圧特性を維持しつつ利得を改善することも可能となる。
本発明の実施形態について図面を参照して説明する。
（第１の実施形態）
図４は、本発明の第１の実施形態に係るＨＪＦＥＴの断面構造図である。
図４は、本発明の第１の実施形態に係るＨＪＦＥＴの断面構造図である。
本実施形態のＨＪＦＥＴは、ＳｉＣ等からなる基板１０上に構成される。基板１０上には半導体からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。このＡｌＧａＮ電子供給層１３上にはオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３との間には、ドレイン電極３側にひさし状に張り出したフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。ＡｌＧａＮ電子供給層１３の表面は絶縁膜であるＳｉＯＮ膜２３で覆われており、フィールドプレート５の直下のＳｉＯＮ膜２３（フィールドプレート層２３ａ）は、ゲート電極２側からドレイン電極３側に向かって階段状に厚くなっている。
本実施形態のＨＪＦＥＴは、以下のように形成される。
まず、ＳｉＣ等からなる基板１０上に、例えば分子線エピタキシ（Molecular
Beam Epitaxy；ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板１０側から順に、アンドープのＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮからなるチャネル層１２（膜厚２μｍ）、アンドープのＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ供給層１３（膜厚２５ｎｍ）である。
Beam Epitaxy；ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板１０側から順に、アンドープのＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮからなるチャネル層１２（膜厚２μｍ）、アンドープのＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ供給層１３（膜厚２５ｎｍ）である。
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、ＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することによってソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことでオーム性接触を取る。
続いて、ＳｉＯＮ膜２３（膜厚１５０ｎｍ）をプラズマＣＶＤ法等によって形成する。ＳｉＯＮ膜２３のうちフィールドプレート部５に覆われる部分であるフィールドプレート層２３ａの膜厚をエッチングによって階段状に変え、完全に除去して露出したＡｌＧａＮ電子供給層１３上に例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する。本実施形態では、図４に示すように、フィールドプレート層２３ａの厚さをゲート電極２からドレイン電極３の方に向かうにつれて次第に厚くなるように３段階に階段状に変化させている。
このようにして、図４に示したＨＪＦＥＴを作製する。
本実施形態のようにフィールドプレート部５を設けることにより、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極２のドレイン電極３側の端部にかかる電界がフィールドプレート部５の働きによって緩和されることにより、ゲート耐圧が向上する。さらに、大信号動作時にはゲート直近の表面電位がフィールドプレート部５によって特に効果的に変調されるため、表面トラップの応答によるコラプスの発生を抑制することができる。
加えて、本実施形態によれば、電界が最も集中するゲート電極２の近傍の領域におけるＳｉＯＮ膜２３、すなわちフィールドプレート部５の直下のＳｉＯＮ膜２３であるフィールドプレート層２３ａを他の領域のＳｉＯＮ膜２３よりも薄くすることで、この領域で表面負電荷とフィールドプレート部５との双方の働きによって電界集中を緩和し、ゲート耐圧を改善することが可能である。なお、表面負電荷はコラプスを引き起こす要因であるが、表面負電荷が生じるのはゲート電極２の直近であり、かつフィールドプレート層２３ａは比較的薄いためにフィールドプレート部５によって効果的に表面電位を変調することができるので、コラプスを抑制することが可能である。
本実施形態のようにフィールドプレート層２３ａの厚さを階段状に変化させている構成では、フィールドプレート層２３ａの膜厚が最も薄い部分（第１段目の部分）の、ゲート電極２とドレイン電極３との間に延びる方向の寸法を０．３μｍ以上とすることが好ましい。さらには、フィールドプレート層２３ａの膜厚が最も薄い部分の上記寸法を０．５μｍ以上とすることが好ましい。また、ドレイン電極３側に延びるフィールドプレート部５の全体寸法は０．５μｍ以上とすることが好ましく、さらにはフィールドプレート部５の全体寸法は０．７μｍ以上とすることが好ましい。また、フィールドプレート部５の端部は、ドレイン電極３にオーバーラップしない位置とすることが好ましい。
フィールドプレート部５の寸法が大きいほどコラプス抑制の効果は高いが、ゲート耐圧はフィールドプレート部５とドレイン電極３の間の電界集中で決まるため、フィールドプレート部５のドレイン電極３側の端部がゲート電極２とドレイン電極３の間隔の７０％を超えると、逆にゲート耐圧が低下する傾向がある。このため、フィールドプレート部５の寸法をゲート電極２とドレイン電極３の間隔の７０％以下とすることが好ましい。
本実施形態では、フィールドプレート部５の直下のＳｉＯＮ膜２３からなるフィールドプレート層２３ａの厚さをゲート電極２からドレイン電極３の方に向かうにつれて次第に厚くなるように３段階に変化させているが、その厚みが少なくとも２段階に変化する構成を有していれば同様の効果を得ることができる。また、本実施形態ではフィールドプレート層２３ａを構成する絶縁膜としてＳｉＯＮ膜を用いた例を示したが、ＳｉＯＮ膜に代えてＳｉＮ膜、ＳｉＯ2膜、あるいはＳｉＮ膜とＳｉＯ2膜との積層膜を用いた場合にも同様の効果を得ることができる。
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＨＪＦＥＴの断面構造図である。
図５は、本発明の第２の実施形態に係るＨＪＦＥＴの断面構造図である。
本実施形態のＨＪＦＥＴは、ＳｉＣ等からなる基板１０上に構成される。基板１０上には半導体からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。このＡｌＧａＮ電子供給層１３上にはオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３との間には、ドレイン電極３側にひさし状に張り出したフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。ＡｌＧａＮ電子供給層１３の表面は絶縁膜であるＳｉＯＮ膜２３で覆われており、フィールドプレート５の直下のＳｉＯＮ膜２３（フィールドプレート層２３ａ）は、ゲート電極２側からドレイン電極３側に向かって連続的に厚くなっている。
本実施形態のＨＪＦＥＴは、以下のように形成される。
まず、ＳｉＣ等からなる基板１０上に、例えば分子線エピタキシ（ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板１０側から順に、アンドープのＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮからなるチャネル層１２（膜厚２μｍ）、アンドープのＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ供給層１３（膜厚２５ｎｍ）である。
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、ＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することによってソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことでオーム性接触を取る。
続いて、ＳｉＯＮ膜２３（膜厚１５０ｎｍ）をプラズマＣＶＤ法等によって形成する。ＳｉＯＮ膜２３のうちフィールドプレート部５に覆われる部分をテーパー状にエッチングすることで、ゲート電極２側からドレイン電極３側に向かって膜厚が連続的に厚くなるフィールドプレート層２３ａを形成するとともに、ＡｌＧａＮ電子供給層１３の一部を露出させ、露出したＡｌＧａＮ電子供給層１３上に例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する。
このようにして、図５に示したＨＪＦＥＴを作製する。
本実施形態においても、フィールドプレート部５を設けることにより、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極２のドレイン電極３側の端部にかかる電界がフィールドプレート部５の働きによって緩和されることにより、ゲート耐圧が向上する。さらに、大信号動作時にはゲート直近の表面電位がフィールドプレート部５によって特に効果的に変調されるため、表面トラップの応答によるコラプスの発生を抑制することができる。
加えて、電界が最も集中するゲート電極２の近傍の領域におけるＳｉＯＮ膜２３、すなわちフィールドプレート部５の直下のＳｉＯＮ膜２３であるフィールドプレート層２３ａを他の領域のＳｉＯＮ膜２３よりも薄くすることで、この領域で表面負電荷とフィールドプレート部５との双方の働きによって電界集中を緩和し、ゲート耐圧を改善することが可能である。なお、表面負電荷はコラプスを引き起こす要因であるが、表面負電荷が生じるのはゲート電極２の直近であり、かつフィールドプレート層２３ａは比較的薄いためにフィールドプレート部５によって効果的に表面電位を変調することができるので、コラプスを抑制することが可能である。
本実施形態のようにフィールドプレート層２３ａの厚さを連続的に変化させている構成では、フィールドプレート層２３ａの膜厚が変化する領域の、ゲート電極２とドレイン電極３との間に延びる方向の寸法を０．３μｍ以上とすることが好ましい。さらには、フィールドプレート層２３ａの膜厚が変化する領域の上記寸法を０．５μｍ以上とすることが好ましい。また、フィールドプレート部５の端部は、ドレイン電極３にオーバーラップしない位置とすることが好ましい。さらに、第１の実施形態で説明した理由により、フィールドプレート部５の寸法をゲート電極２とドレイン電極３の間隔の７０％以下とすることが好ましい。
本実施形態では、フィールドプレート部５の直下の全域にわたってフィールドプレート層２３ａの厚さを変化させているが、フィールドプレート部５の直下の少なくとも一部の領域においてフィールドプレート層２３ａの厚さを変化させる構成であれば同様の効果を得ることができる。また、本実施形態ではフィールドプレート部５がドレイン電極３側にひさし状に張り出す構成になっているが、フィールドプレート部５がソース電極１側にひさし状に張り出す構成としてもよい。また、本実施形態ではフィールドプレート層２３ａを構成する絶縁膜としてＳｉＯＮ膜を用いた例を示したが、ＳｉＯＮ膜に代えてＳｉＮ膜、ＳｉＯ2膜またはＳｉＮ膜、あるいはＳｉＮ膜とＳｉＯ2膜との積層膜を用いた場合にも同様の効果を得ることができる。
図６は図５に示したＨＪＦＥＴの変形例の断面構造図である。本実施形態のフィールドプレート層２３ａはゲート電極２の端部において極めて薄い構成であるが、図６に示すようにゲート電極２の近傍においてフィールドプレート層２３ａに一定の厚みを確保した上でフィールドプレート部５の下の領域で厚さを変化させても良い。このような構成とすることでゲート電極２の近傍における容量低減による利得改善と、フィールドプレート層２３ａの破壊に起因する耐圧を改善できる。ゲート電極近傍のフィールドプレート層２３ａの厚さは１０ｎｍ以上とすることが好ましく、更には５０ｎｍ以上とすることが好ましい。
（第３の実施形態）
図７は、本発明の第３の実施形態に係るＨＪＦＥＴの断面構造図である。
図７は、本発明の第３の実施形態に係るＨＪＦＥＴの断面構造図である。
本実施形態のＨＪＦＥＴは、ＳｉＣ等からなる基板１０上に構成される。基板１０上には半導体からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。このＡｌＧａＮ電子供給層１３上にはオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３との間には、ドレイン電極３側にひさし状に張り出したフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。ＡｌＧａＮ電子供給層１３の表面は絶縁膜であるＳｉＯＮ膜２３で覆われており、フィールドプレート５の直下のＳｉＯＮ膜２３（フィールドプレート層２３ａ）は、ゲート電極２側からドレイン電極３側に向かって連続的に厚くなっている。また、ゲート電極２とドレイン電極３との間のＳＩＯＮ膜２３の上には、ドレイン電極３に接続されたドレインフィールドプレート電極６が設けられている。
本実施形態のＨＪＦＥＴは、以下のように形成される。
まず、ＳｉＣ等からなる基板１０上に、例えば分子線エピタキシ（ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板１０側から順に、アンドープのＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮからなるチャネル層１２（膜厚２μｍ）、アンドープのＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ供給層１３（膜厚２５ｎｍ）である。
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、ＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することによってソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことでオーム性接触を取る。
続いて、ＳｉＯＮ膜２３（膜厚１５０ｎｍ）をプラズマＣＶＤ法等によって形成する。ＳｉＯＮ膜２３のうちフィールドプレート部５に覆われる部分をテーパー状にエッチングすることで、ゲート電極２側からドレイン電極３側に向かって膜厚が連続的に厚くなるフィールドプレート層２３ａを形成するとともに、ＡｌＧａＮ電子供給層１３の一部を露出させ、露出したＡｌＧａＮ電子供給層１３上に例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する。その後、ドレイン電極３の上のＳｉＯＮ膜２３の一部をエッチングにより除去し、例えばＴｉ／Ａｕなどの金属を蒸着することにより、ドレインフィールドプレート電極６を形成する。
このようにして、図７に示したＨＪＦＥＴを作製する。
本実施形態の構成によれば、ドレインフィールドプレート電極６によってドレイン電極３端の電界集中を緩和できるので、上述した第１および第２の実施形態のようにゲート電極２側のフィールドプレート５だけを備えた構成に比べて、耐圧特性を改善することができ、より高い電圧での動作が可能となる。また、利得低下に関する影響はゲート電極２側のフィールドプレート５の方が大きいことから、本実施形態のようにドレインフィールドプレート電極６を設けてフィールドプレート５の長さを短くすることにより、耐圧特性を維持しつつ利得を改善することも可能となる。
図８は図７に示したＨＪＦＥＴの変形例の断面構造図である。本実施形態のドレインフィールドプレート電極６は、図８に示すようにフィールドプレート５の直下のＳｉＯＮ膜２３（フィールドプレート層２３ａ）がゲート電極２側からドレイン電極３側に向かって階段状に厚くなっている構成のＨＪＦＥＴにおいても同様に適用可能である。図９は図７に示したＨＪＦＥＴの別の変形例の断面構造である。本実施形態のドレインフィールドプレート電極６は、図９に示すようにゲート電極２の近傍のフィールドプレート層２３ａに一定の厚みを確保した構成のＨＪＦＥＴにおいても同様に適用可能である。更には図１０に示すように、フィールドプレート層２３ａの厚みが変化しない構成のＨＪＦＥＴにおいてもドレインフィールドプレート電極６を同様に適用することが可能である。
Claims (8)
- ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に互いに離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、前記半導体層構造上に形成された絶縁膜と、を有する電界効果トランジスタにおいて、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し、かつ前記絶縁膜上に形成されたフィールドプレート部を有しており、
前記絶縁膜の前記フィールドプレート部と前記半導体層構造との間に位置する部分の厚さが、前記ゲート電極から前記ドレイン電極の方向に向かって次第に厚くなるように変化していることを特徴とする電界効果トランジスタ。 - 前記半導体層構造はＡｌＧａＮ／ＧａＮヘテロ構造を有している、請求項１に記載の電界効果トランジスタ。
- 前記絶縁膜の前記部分の厚さが階段状に変化している、請求項１または２に記載の電界効果トランジスタ。
- 前記絶縁膜の前記部分の厚さが連続的に変化している、請求項１または２に記載の電界効果トランジスタ。
- 前記絶縁膜がＳｉＯＮ膜からなる、請求項１から４のいずれか１項に記載の電界効果トランジスタ。
- 前記絶縁膜がＳｉＯ2膜またはＳｉＮ膜からなる、請求項１から４のいずれか１項に記載の電界効果トランジスタ。
- 前記絶縁膜がＳｉＮ膜とＳｉＯ2膜との積層膜からなる、請求項１から４のいずれか１項に記載の電界効果トランジスタ。
- 前記ゲート電極と前記ドレイン電極との間の前記絶縁膜の上には、前記ドレイン電極に接続されたドレインフィールドプレート電極が設けられている、請求項１から７のいずれか１項に記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006510264A JP4888115B2 (ja) | 2004-02-20 | 2005-02-21 | 電界効果トランジスタ |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004044459 | 2004-02-20 | ||
| JP2004044459 | 2004-02-20 | ||
| PCT/JP2005/002712 WO2005081304A1 (ja) | 2004-02-20 | 2005-02-21 | 電界効果トランジスタ |
| JP2006510264A JP4888115B2 (ja) | 2004-02-20 | 2005-02-21 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2005081304A1 true JPWO2005081304A1 (ja) | 2007-10-25 |
| JP4888115B2 JP4888115B2 (ja) | 2012-02-29 |
Family
ID=34879344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006510264A Expired - Fee Related JP4888115B2 (ja) | 2004-02-20 | 2005-02-21 | 電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070164326A1 (ja) |
| JP (1) | JP4888115B2 (ja) |
| WO (1) | WO2005081304A1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5055737B2 (ja) * | 2005-09-30 | 2012-10-24 | サンケン電気株式会社 | ２次元キャリアガス層を有する電界効果トランジスタ |
| JP5200936B2 (ja) * | 2006-09-20 | 2013-06-05 | 富士通株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP2008243848A (ja) * | 2007-03-23 | 2008-10-09 | Sanken Electric Co Ltd | 半導体装置 |
| US7884394B2 (en) * | 2009-02-09 | 2011-02-08 | Transphorm Inc. | III-nitride devices and circuits |
| US8390000B2 (en) * | 2009-08-28 | 2013-03-05 | Transphorm Inc. | Semiconductor devices with field plates |
| JP5625336B2 (ja) * | 2009-11-30 | 2014-11-19 | サンケン電気株式会社 | 半導体装置 |
| JP2011138973A (ja) * | 2009-12-29 | 2011-07-14 | New Japan Radio Co Ltd | 窒化物半導体装置 |
| JP2011142182A (ja) * | 2010-01-06 | 2011-07-21 | Sharp Corp | 電界効果トランジスタ |
| CN102315262B (zh) * | 2010-07-06 | 2013-11-20 | 西安能讯微电子有限公司 | 半导体器件及其制造方法 |
| JP5942371B2 (ja) * | 2011-09-21 | 2016-06-29 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5673501B2 (ja) * | 2011-11-14 | 2015-02-18 | 富士通株式会社 | 化合物半導体装置 |
| US8530978B1 (en) * | 2011-12-06 | 2013-09-10 | Hrl Laboratories, Llc | High current high voltage GaN field effect transistors and method of fabricating same |
| JP2013120846A (ja) * | 2011-12-07 | 2013-06-17 | Sharp Corp | 電界効果トランジスタ |
| US9093420B2 (en) | 2012-04-18 | 2015-07-28 | Rf Micro Devices, Inc. | Methods for fabricating high voltage field effect transistor finger terminations |
| US9147632B2 (en) | 2012-08-24 | 2015-09-29 | Rf Micro Devices, Inc. | Semiconductor device having improved heat dissipation |
| US9917080B2 (en) * | 2012-08-24 | 2018-03-13 | Qorvo US. Inc. | Semiconductor device with electrical overstress (EOS) protection |
| US8981381B2 (en) * | 2012-11-16 | 2015-03-17 | Vishay General Semiconductor Llc | GaN-based Schottky diode having dual metal, partially recessed electrode |
| US9142626B1 (en) * | 2013-04-23 | 2015-09-22 | Hrl Laboratories, Llc | Stepped field plate wide bandgap field-effect transistor and method |
| JP6220161B2 (ja) | 2013-06-03 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6133191B2 (ja) | 2013-10-18 | 2017-05-24 | 古河電気工業株式会社 | 窒化物半導体装置、ダイオード、および電界効果トランジスタ |
| JP6140050B2 (ja) * | 2013-10-18 | 2017-05-31 | 古河電気工業株式会社 | 窒化物半導体装置、ダイオード、および電界効果トランジスタ |
| JP6252122B2 (ja) | 2013-11-13 | 2017-12-27 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| US10276712B2 (en) | 2014-05-29 | 2019-04-30 | Hrl Laboratories, Llc | III-nitride field-effect transistor with dual gates |
| US9455327B2 (en) | 2014-06-06 | 2016-09-27 | Qorvo Us, Inc. | Schottky gated transistor with interfacial layer |
| US9536803B2 (en) | 2014-09-05 | 2017-01-03 | Qorvo Us, Inc. | Integrated power module with improved isolation and thermal conductivity |
| US10615158B2 (en) | 2015-02-04 | 2020-04-07 | Qorvo Us, Inc. | Transition frequency multiplier semiconductor device |
| US10062684B2 (en) | 2015-02-04 | 2018-08-28 | Qorvo Us, Inc. | Transition frequency multiplier semiconductor device |
| JP6665157B2 (ja) * | 2015-03-17 | 2020-03-13 | パナソニック株式会社 | 窒化物半導体装置 |
| US9812532B1 (en) | 2015-08-28 | 2017-11-07 | Hrl Laboratories, Llc | III-nitride P-channel transistor |
| JPWO2017038139A1 (ja) | 2015-08-28 | 2018-04-12 | シャープ株式会社 | 窒化物半導体装置 |
| CN108292678B (zh) | 2015-11-19 | 2021-07-06 | Hrl实验室有限责任公司 | 具有双栅极的iii族氮化物场效应晶体管 |
| JP6472839B2 (ja) * | 2017-06-20 | 2019-02-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN107591439A (zh) * | 2017-08-18 | 2018-01-16 | 电子科技大学 | 一种带有阶梯场板和阶梯钝化层的晶体管 |
| CN113178480B (zh) * | 2021-05-12 | 2022-10-18 | 华南师范大学 | 具有栅漏复合阶梯场板结构的增强型hemt射频器件及其制备方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2744126B2 (ja) * | 1990-10-17 | 1998-04-28 | 株式会社東芝 | 半導体装置 |
| US5448081A (en) * | 1993-02-22 | 1995-09-05 | Texas Instruments Incorporated | Lateral power MOSFET structure using silicon carbide |
| JPH07321126A (ja) * | 1994-05-20 | 1995-12-08 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| US6229184B1 (en) * | 1999-02-16 | 2001-05-08 | Advanced Micro Devices, Inc. | Semiconductor device with a modulated gate oxide thickness |
| JP2000323495A (ja) * | 1999-05-07 | 2000-11-24 | Sony Corp | 接合型電界効果トランジスタ及びその作製方法 |
| JP2001308110A (ja) * | 2000-04-24 | 2001-11-02 | Ricoh Co Ltd | 半導体装置 |
| US6580101B2 (en) * | 2000-04-25 | 2003-06-17 | The Furukawa Electric Co., Ltd. | GaN-based compound semiconductor device |
| JP2002246589A (ja) * | 2001-02-19 | 2002-08-30 | Fujitsu Ltd | 電界効果半導体装置 |
| JP2003273130A (ja) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003282597A (ja) * | 2002-03-22 | 2003-10-03 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| JP4221697B2 (ja) * | 2002-06-17 | 2009-02-12 | 日本電気株式会社 | 半導体装置 |
| US6893947B2 (en) * | 2002-06-25 | 2005-05-17 | Freescale Semiconductor, Inc. | Advanced RF enhancement-mode FETs with improved gate properties |
| JP4385205B2 (ja) * | 2002-12-16 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
| US7268375B2 (en) * | 2003-10-27 | 2007-09-11 | Sensor Electronic Technology, Inc. | Inverted nitride-based semiconductor structure |
| US7071498B2 (en) * | 2003-12-17 | 2006-07-04 | Nitronex Corporation | Gallium nitride material devices including an electrode-defining layer and methods of forming the same |
-
2005
- 2005-02-21 JP JP2006510264A patent/JP4888115B2/ja not_active Expired - Fee Related
- 2005-02-21 US US10/588,775 patent/US20070164326A1/en not_active Abandoned
- 2005-02-21 WO PCT/JP2005/002712 patent/WO2005081304A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2005081304A1 (ja) | 2005-09-01 |
| JP4888115B2 (ja) | 2012-02-29 |
| US20070164326A1 (en) | 2007-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4888115B2 (ja) | 電界効果トランジスタ | |
| JP4385206B2 (ja) | 電界効果トランジスタ | |
| JP5125512B2 (ja) | 電界効果トランジスタ | |
| JP4385205B2 (ja) | 電界効果トランジスタ | |
| JP5217157B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP5348364B2 (ja) | ヘテロ接合型電界効果半導体装置 | |
| TWI400801B (zh) | 半導體元件 | |
| US8164117B2 (en) | Nitride semiconductor device | |
| US8338862B2 (en) | Semiconductor device | |
| JP5526470B2 (ja) | 窒化物系化合物半導体装置 | |
| JP5568559B2 (ja) | 半導体装置および電界効果トランジスタ | |
| JP5388839B2 (ja) | Ｉｉｉ族窒化物半導体電界効果トランジスタ | |
| JP2007242853A (ja) | 半導体基体及びこれを使用した半導体装置 | |
| JP2001284576A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JP2009200395A (ja) | Ｈｆｅｔおよびその製造方法 | |
| JP5374520B2 (ja) | 半導体装置、ショットキバリアダイオード、電子装置、および半導体装置の製造方法 | |
| JP5712583B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP5367429B2 (ja) | ＧａＮ系電界効果トランジスタ | |
| JP2007227884A (ja) | 電界効果トランジスタ | |
| JP6597046B2 (ja) | 高電子移動度トランジスタ | |
| JP5703565B2 (ja) | 化合物半導体装置 | |
| JP5581601B2 (ja) | 化合物半導体装置及びその製造方法 | |
| KR101870524B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5732228B2 (ja) | 窒化物半導体装置の製造方法 | |
| JPWO2014097369A1 (ja) | 窒化物半導体を用いたトランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071010 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111128 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4888115 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |