JPS639279A

JPS639279A - スキャナ

Info

Publication number: JPS639279A
Application number: JP61152945A
Authority: JP
Inventors: Yukio Sakano; 坂野　幸男
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1986-06-30
Filing date: 1986-06-30
Publication date: 1988-01-14
Anticipated expiration: 2011-03-29
Also published as: US4760464A; JPH0834543B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１に術分野一本発明は、原稿面を光走査することによって読め取られ
た両情報のシェープインク補正を行なわせるシェーディ
ング補正方式に関する。

従来技術一般に、例えば光学系を副走査送りしながら原稿面を主
走査方向にライン状に順次照明したときの反則光をライ
ンイメージセンサに、Ｌｉえて原稿の両情報を画素Ｑｉ
位で逐次読み取るスキャナにあっては、その光学系にお
ける光分布特性の不均一性またはラインイメージセンサ
におけるＣ　Ｃｒｌなどの各ヌ・ミ子の感度のバラツキ
などに起因してラインイメージセンサの出力レベルが変
動するいわゆるシェープインタが生してしまうため、そ
の出力しベルを一定にするへくシェープインク補正を行
なわせる必要がある。

従来、スキャナにおいて原稿の画情（口の読み取りに先
がけて予め設けられた白色基板の光走査を行なわせたと
きのラインイメージセンサの出力をＡＤ変換したデータ
をシェーディングデータとして丁く△Ｎ４に格納し、原
稿の両情報の読み取り時にＲＡＭからシェーディングデ
ータを読み出して原稿の両情報と所定の演算処理をなす
ことによってシェープインク補正を行なわせるようにし
ている。

その際、白色Ｊ、（扱を副走査しながら主走査を何回か
くり返し、各主走査ごとにｉ（１回までの主走査でＲＡ
Ｍに涯き込まれたシェーディングデータを読み出し、ｌ
走査方向の画素ごとに現在の主走査で得られたシェーデ
ィングデータと比較して、現在のシェーディングデータ
の方が大きい（白レベル側にある）場合にＲＡ　Ｍの内
容を現在のシェーディングデータに易き換えるようにし
ている。

このように白色基板の主走査を複数回行なわせて得られ
たシェーディングデータのうちの最大のｂυ）夕ＲＡ　
Ｍから最ｉ′１３的に読み出してＩＢｊ稿ぬ画・１・＋
’ｆＦ１７のシエーティン／／’？市市を行なわせろよ
うにしてＬｌ孔ため、白色」１（（反の被読取面に部分
的にｆｌｌれでいた＋ｌ塵埃が付着していたり、またそ
の被読取面（ハソ６反射率にむらがあったりする場合の
影響が除去されて、精度の良いシェープインク補正がな
されろ。

しかして、原稿の両情報の読み取り時にはＲＡＭか１１
−ｚシェーディングデータを読み出すだけであろから、
白色基板を光走査してＲＡ　Ｍ　ｌこシェーディングデ
ータを書き込むときには前述のように■ζΔト、４かＩ
）１１１データの読み出しを行なわせて新データと比較
し、その比較結果によっては新データの一１１トき込み
を行なオ）せてＲＡ　Ｍの内容を更新させるので、スキ
ャナの走査速度しこ応じてＴ＜　Ａ　Ｍの内容を更新さ
せるようにするために高速のＲＡ　Ｍを必要としている
。また、ＲＡＭのアクセスを高速で行なオ）仕るために
周辺回路が複３ｔＩ化してしまっている。

−１１−的 −３−。

本発明は以上の点を６ノＨシてな之れだもので、シェー
ディングデータの更新を行なわせるために特に高速用の
丁Ｚ　Ａ　Ｍを必要とすることなく、読み取られたＬＩ
Ｘ稿の画情）■の補正時にシェーディングデータの読み
出しを行なわせる際のアクセス速度を１１！だす程度の
アクセス速度をもったＲＡＭで、シェーディングデータ
の更新を行なわせることができるようにしたシェーディ
ング補正方式を提供するものである。

構成本発明はその１」的達成のため、スキャナにより白色基
板を読み取って主走査方向に画素７１１位のシェーディ
ングデータをＲＡＭに格納し、原稿読取時にそのＲＡＭ
から読み出したシェーディングデータにしたがって原稿
のあｌみ取られた両情報のシェープインク補正を行なわ
せるものにおいて、白色ＪＪ：　Ｉルを副走査しながら
主走査を複数回くり返し、主走査方向の画素ごとに現在
のＬ走査で得られたシェーディングデータと前記ＲＡＭ
から読み出した以前の主走査で得られたシェーディング
データとを比較し、その比較結果に応して前記ＲＡ　Ｍ
の内容を更新させるに際して、複数回の主走査を少ろ・
くとも２つのグループに分け、第１のグループの主走査
では主走り方向の画素列を２つのエリアに分割したとき
の第１エリアにおける各画素のシェーディングデータの
更新動作を行なわせ、第２のグループの主走査では第２
エリアにおける各画素のシェーディングデータの更新動
作を行なわせる手段をとるようにしている。

以下、添付図面を参照して本発明の一実施例について詳
述する。

第２図（ａ）はシェープインクの代表的な例を示す特性
図であり、横軸は主走査方向の画素位置を示し、ライン
イメージセンサの各素子またはシェーディングデータが
格納されるＲＡＭのアドレス等にも対応している。さら
に、読み取った信号を画素類に対応して時間的にシリア
ル処理する場合の時間にも対応している。縦軸は読取出
力であり、スキャナにおける光源の明るさ、明るさの分
布、被読取面の光反射率、光源からラインイメーシセン
サまでのレンス、ミラー等）ｌｃ学系の特性。

ラインイメージセンサにおける各素子の特性笠がＡ売井
ノ出力に’Ｘｉ”）シている。

第２Ｍ（ａ）でＡ特性と１３特性との差は、主に光源の
明るさの違い特に経時劣化等によるん１２取出力の差を
ボしている。またＡおよびＢの各特性において、ｊ′、
走査方向画素位置の中央部でピークになり周辺部で読取
出力がダウンしているが、これはｌ−にライン状光源に
よる照明での端部明るさの低下および光学系の特性によ
るシェーディングが〃１を囚である。また第２図（■）
）は曲線へにおけるＮ＝Ｎｏの位置近辺の特性を拡大し
た画素ごとにおける読取出力の状態を示すもので、各画
素による段階状の差は主にラインイメージセンサにおけ
る各素子の感度のバラツキを原因とするシェープインタ
である。

第３図はシェーディング補正を具体的に行なわせるため
の構成例を示すもので、読取部３１はラインイメージセ
ンサを含み、増１１１部：）２は読取部３１のラインイ
メージセンサから画素乍位で出力；”、　Ｊｌ　；”１
画イ、レレσ）増１１１および直流分再生、サンプルア
ンドホー刃用・笠の信り処理を行ない、ΔＤ変換部３：
３＋」増［１１部３２からの画信時を原稿の濃度に関し
て例えば６ビン１〜６４階調のデジタル伯壮に変換する
。ＲＡＭ部３部上４、白色括ｆ（１（１，、読み取った
ときのあ１１取出力がシェーディングデータＤｓ。

として格納される。■く０Ｍ３５は、原稿読取時の画情
＋口［）［λをあεみ込んで、ＲＡＭ部３部上４読み出
されたシェーディングデータＤｓにしたがってシェープ
インタ補正してＤｏｕｌとして出力する。

シェーディング補１トされた原稿の画情’ｔｌＪ　ｌ−
１ｏ　ｕ　ｔは、丘めｒ）Ｈ，Ｉ）ｓにより決められた
アドレスにＤｌｌ、Ｄｓの関Ｒ１１ｏｕｊ＝　ｆ　　（
１１（４，ｎｓ）なるイ１１°１がｔ８　ｋ＋＋＋され
ている。

例えば、ろ・るｒｌＯｕｌ、が各ｒ）ｓ　、　ｌ−’ｌ　Ｒの値
の絹合せに対応してそれぞわのアドレスに格納されてい
る。

以Ｈによって、シェーディング補正が行なわれるもので
ある。

第４１図は、白色基準の読み取り、原稿の読み取りの各
動作のタイミングを示すタイムチャートである。ここで
信−号Ｓ、は主走査同期信号であり。

Ｔ、は１−１冊走査期間である。また信号Ｓ２は白色基
準読み取りのゲート信号であり、＋２が読取有効期間で
、例えば＋２−３２×１．である。実施例の場合、主走
査、副走査とも読取解像度１６画素／ｍｍであり、’Ｔ
”２．＝３２Ｔ、は副走査方向の距離に換算するとＴ”
２〜２ｍｍに相当する。Ｓ、は原稿読み取りのゲーＩ−
信号であり、１，１け原稿先端に、１．２は後端に相当
する。すなわち読取部３］において、原稿の読み取りに
先立って、原稿先端位置より毛０１１側に設けられた白
色基準の読取走査が開始されてシェーディングデータの
取り込みがなされ、その後原稿の読取走査が行なわれる
。

第１図は本発明を具体的に実施するためのＲＡＭ部３部
上４ける具体的な回路構成を示すもので、１〜５はラッ
チ、６はセレクタ、７はバッファトライバ、８はコンパ
レータ、９はＲＡＭ、１１は＋２　Ａ　Ｍへのリード／
ライ１〜コントローラ、１２はＲＡ　Ｍを７１〜レツシ
ングするための７１〜レスコントローうである。ラッチ
２，３は、原稿読取信号とＲＡ　Ｍからのシェーディン
グデータとの画素位置に関する一致を取るための遅延の
作用をしている。すなわち、［）八が例えばＮ＝Ｎ、、
の（：ｌ置のあ“２取出力のタイミングの時、Ｉ）ｓも
Ｎ。の位置の信号のタイミングである。

信号φ。は画素中位に対応するクロック信号。

φ、ＩＪψ１．の２倍の周ｊｆＪ）のクロック（ｉ号、
ＥＯは偶数番口の主走査か奇数番目の主走査かを示す信
号。

信号Ａ＞Ｂはコンパレータて人力Ａ、Ｂに対しΔ〉Ｂの
時に論理ＨＩ　Ｉ＋になる信号、バッファ７への人力信
号Ｇは、ａ　＝　”　（’ｌ”のときバッファ７の出力
が有効になりＧ　”　”　］”　（＝レニレベルＩ”）
のどきはバッファ７の出力はハイインピーダンスになる
ようバッファの出力のコントロール信号である信号。Ｗ
下は＋２　Ａ　Ｍへの書き込みを行なうための信号であ
る。また、信号Ｃ１はラッチ４をクリラ′するためのｐ
号で、これはシェーディングデータを■〈八Ｍに書き込
むに先立って先ずこのＣ１によりデータをクリアし、Ｒ
ＡＭにＬｒ　ＯＩ＋を書き込む、すなわちＲＡ　Ｍをク
リアするための信号である。信号Ｃｚ＋ＣａはそＪしぞ
れリード／ライ１〜コントローラ、アドレスコントロー
ラを制御するための信号である。ここで各信号φ。、φ
、、Ｅｏ。

Ｃ１１Ｃ２１”’　３は図示しないタイミングコントロ
ーラより供給される。

このように構成されたものにあって、本発明では、白色
」、Ｌ扱を副走奔しなからｆ（走査を複数回くり返し、
コンパレータ８において↑−走査方向の画素こ゛としこ
現在の一千ミ走査で得られたシェーディングデータとＲ
ＡＭ９から読み出した以前の主走査で得られたシェーデ
ィングデータとを比較し、その比較結果に応じてＲＡＭ
９の内容を更新させるに際して、その複数回の主走査の
うちで副走査方向に偶数番目の主走査と奇数番目の主走
査との２つのグループに分けるとともに、を走査方向１
ライン分の画素中１位によるシェーディングデータを格
納するＲＡＭ９のエリアを偶数画素のエリアと奇数画素
のエリアとに２分割し、第１のグループのト走査ではＲ
Ａ　Ｍ　９における偶ｉ（また１を愉数）画素のエリア
のデータの更新動作を行なわせ、第２のグループの１．
走査ではＲＡ　Ｍ　！１における奇数（または偶数）画
素のエリアのデータの更新動作を行ｔ＋Ｖ才）せろよろ
にしている。

第５ＩＺ＋　、第６図、第７図は、第１図における各部
動作を説明するためのタイ１１チヤー１〜で、第５図は
シェーディングデータ取り込み時のうちＥ〇−ＬＬ　（
１″″すなオ〕も−Ｌ走査が偶数番口の場合を、第６図
は同じくシェーディングデータ取り込み時の音数番目の
Ｌ走査の場合を、また第７図は原稿読み取り時の場合を
それぞれ示している。第５図ないし第７図で、各信号中
に記入された数字２例えば第５図で信号Ｉ’１ｌｓｏに
記入された１、、２．３　・７け、それぞれ主走査方向
画素位置の順を示している。またＲ　Ａ　Ｍのアドレス
と考えても良い。さらに例えば第５図の信号Ｄｓ２に記
された２−１は画素位置＝２すなわちＲＡＭアドレス２
の出力で、添字−１は曲回までの主走査により既にＲＡ
　Ｍに格納されているデータであることを示している。

−１１＝第５図とともに、シェーディングデータの書き込み動作
について以下説明する。

Ａ　ｒ）変換部３３から順次出力される基準白板読取信
号Ｄｓｏは、ＥＯ＝”Ｏ”のために、セレクト６におい
てへ入力がセレクトさ′れ、ｒ）ｓｏはラッチ１、セレ
クト６を介してラッチ４にラッチされ、結局Ｄｓ工は第
５図に示すようになる。Ｄｓ、の画素アドレス０，２．
４・・・に対応するタイミングでＲＡＭ９のアドレスも
０，２．４・・どなるように７トレスコントローラ１２
でアドレス歩進がコントロールされる。ここで、特にア
ドレス線の中Ａ。

＝“ＯＩ＋のためアドレスもＤｓ□の周期と同じくφ１
に同期して歩進し、ＲＡ、　Ｍ　９は０，２．４・・と
偶数アドレスのみアクセスされる。ＲＡＭアドレスＡ。

−Ａ１２に対応してＲＡＭ９に格納されていた内容が読
み出され、アドレスＯではＤＳ２＝（０−、）になる。

ことで、Ｄｓ□（０）≦ＤＳ２（０−□）すなわちＯ番
地ではＲＡＭ９の内容の方が新データより人きいものと
すると、この場合はコンパレータ８でΔ〉Ｂは成立せず
、したがって信号（Ａ）Ｂ）＝”Ｑ”で、このためＷ〒
＝　ｒｒ　ｉ　＋″でＲＡＭ９へのみ込動作は行なわれ
ない。

次にアＩくレス２において、Ｄｓ、（２）＞ｎ５２（２
−□）すなわちＲＡ　Ｍ　９の内容よ１１新しいデータ
の方が大きい場合は、コンパレータ８でΔ〉Ｂが成立し
、信号（Ａ＞Ｒ）＝　’Ｊ、”になる。信号（Ａ＞１）
　−”］”になると、］リー１／ライ１〜コン１−ロー
ラ１１によりＷＥ＝”０”が発生し、ＲＡＭ９への新デ
ータすなオ〕ちｌＴｌ５．、（２）の書込動作が行なわ
れる。この書込動作においては、第５図のＴＷの期間中
はＲＡ　Ｍ　９のデータラインＤは入力モードになり、
−力信号Ｇによりバッファ７は出力モードになるのでこ
の期間中Ｄｓ２＝Ｄｓ１＝　（２）になり、結局新デー
タ（２）がアドレス２に書き込まれてシェーディングデ
ータが更新されることにろ゛る。

以−１−のように、新データが旧データより大きい場合
には、ＩＴ）Ｔ＜Ａ　Ｍ　９からの読み出し動作期間Ｔｐ串）
新千−夕と旧データとの比較期間Ｔｃ（Ｉ３）新データ
のＲＡ　Ｍ　９への書込動作期間Ｔｔｉの３つの動作が
ＲＡＭ９の１アドレス期間中に行なわれるためこの期間
ゴロはＴ　Ｇ　＝　Ｔ　ｐ　＋Ｔ　ｃ　＋　Ｔ　ｗにな
る。

第６図はＥ（”）−”１”すなわち奇数番［１の走査時
のタイｌいチャートであり、入力データＤｓｏはラッチ
１は介さすに、セレクタ６のみを介してラッチ４にラッ
チされるので、Ｄｓｌは図示のように、１．３．５　　
・と奇数？Ｐｉｌ−１の画素データが現れる。

一方、ＲＡ　Ｍアドレスもこの場合はＡ。＝　ｒｔ　１
　＋＋に設定され、７１〜レスは図示のように１，３．
５となる。ここでは、Ｄｓ、（１）≦ｎ５ｚ（ｉ、−１
）でＲＡＭ９の更新は行なわれず、Ｄｓ、（３）＞Ｄｓ
２（３弓）でＲＡＭ９の更新が行なわれる例で、ＲＡＭ
９の周辺の動作に第５図の場合と同様である。

第７図は原稿読取時における動作に示すもので、この場
合はＲＡＭ９は読み出し専用の動作になる。

先ず、入力データＤｓｏに対してＩ〕Ｒは図示のように
３画素分だけ遅延している。ＲＡＭアドレスはＡ。−φ
□′″で、この場合アドレスは図示のようにφ。に同期
して画素４１位に０，１．．２．３・・と歩進する。こ
れに対し、ＲＡＭ９の内容がＴ′ｌｓ２のようにＯ，］
、、２．３・　と読み出される。Ｄｓ２はラッチ５によ
りラッチされ、Ｄｓとなる。図示のように、Ｄｓとｎｐ
とは画素アドレスのタイミングが一致し、例えばアドレ
スに対応するＩ）ｓとＤｎとが同時にＲＡＭ９をアクセ
スすることになり、それに対応してＲＡＭ９からはＤｏ
ｕｔが０，１゜２．３・・と出力される。

ここでＲＡＭ９の動作に注目すると、図示のように読み
出し動作期間Ｔ７のサイクルで動作している。第５図の
Ｔ６と比較すると、Ｔ、　＝　２７７である。実施例で
は、画素周波数１０　Ｍ　Ｈｚすなわちφ。の周期”Ｔ
＝１００ｎｓである。

これに対し、Ｔ　ｂ　”　２００　ｎ　ｓの内訳は、Ｔ
ｐ’、７０ｎｓＴｃ’；４０ｎｓ下り一９０ｎ　ｓである。これは、例えばアクセススピード５５ｎＳのＲ
ＡＭで十分にＦＩ＋作可能なスピードである。

しかし］、　ＯＯｎ　ｓ中に、読み出し７．比較、書き
込みの３動作を行なわせることはアクセス速度−Ｆ　５
５　ｎ　ｓのＲＡ　Ｍ　ｔ；よび周辺回路のス・ピード
を実施例と同程度とした場合は、極めて困難である。

より高速のＲＡＭおよび周辺回路の使用は、その分だけ
装置のコストアップになる。

以上のように本発明によれば、画素スピードに対応出来
るアクセススピードのＲＡＭでも、シェーディングデー
タ取り込み時の読み出し、比較。

書き込みの動作が可能である。

なお本発明は前記実施例のものに何ら限定されるもので
はなく、例えば白色基板読取時における複数回の主走査
のグループ分けとして、副走査方向に連続する複数の主
走査を第１のグループとし、それに後続する複数の主走
査を第２のグループとするようにしてもよい。また、各
グループごとに分割されて更新動作が行なわれるＲ　Ａ
　Ｍのエリアとしては、それを偶数、奇数の各画素エリ
アに分けることなく、前、後各半分の画素エリアに分け
るなどしてもよいことはいうまでもない。また、第１お
よび第２の各グループの一↑三走査に先立ってＲＡＭの
内容をクリアさせる代オ）りに、一定の値をＲＡＭに書
き込むようにしてもよい。

幼−散以に、本発明によるシェーディング補正方式にあっては
、シェーディングデータの更新登行なわせるために特に
高速用のＲＡＭを必要とすることなく、読み取られた原
稿の両情報の補正時にシェーディングデータの読み出し
を行なわせる際のアクセス速度を満たす程度のアクセス
速度をもったＲ　Ａ　Ｍで、シェーディングデータの更
新を行なオ）せることかでき、従来のようにＲＡＭおよ
び周辺回路を並列に設けて交互にＲＡＭアクセスを行な
わせるなどの必要がなくなって回路構成の簡素化を図る
ことができる。

【図面の簡単な説明】

第１図は本発明によるシェーディング補正方式を具体的
に実施するための回路構成例を示すブロック図、第２図
（ａ）はシェーディングの特性図、第２図（ｂ）は同図
（ａ）におけるイ部分の拡大図、第３図はシェーディン
グ補正のための基本構成を示すフロック図、第４図は白
色基板の読み取りと原稿の読み取りの各動作のタイミン
グを示すタイムチャート、第５図は白色基板読取時にお
ける主走査が偶数番目の場合におけろ各部信号のタイム
チャート、第６図は同じくその主走査が奇数番目の場合
における各部信号のタイムチャート、第７図は原稿読取
時における各部信号のタイムチャートである。

Claims

【特許請求の範囲】

スキャナにより白色基板を読み取って主走査方向に画素
単位のシェーディングデータをＲＡＭに格納し、原稿読
取時にそのＲＡＭから読み出したシェーディングデータ
にしたがって原稿の読み取られた両情報のシェーディン
グ補正を行なわせるものにおいて、白色基板を副走査し
ながら主走査を複数回くり返し、主走査方向の画素ごと
に現在の主走査で得られたシェーディングデータと前記
ＲＡＭから読み出した以前の主走査で得られたシェーデ
ィングデータとを比較し、その比較結果に応じて前記Ｒ
ＡＭの内容を更新させるに際して、複数回の主走査を少
なくとも２つのグループに分け、第１のグループの主走
査では主走査方向の画素列を２つのエリアに分割したと
きの第１エリアにおける各画素のシェーディングデータ
の更新動作を行なわせ、第２のグループの主走査では第
２エリアにおける各画素のシェーディングデータの更新
動作を行なわせる手段をとるようにしたことを特徴とす
るシェーディング補正方式。