JPH09121280A

JPH09121280A - 画像処理回路

Info

Publication number: JPH09121280A
Application number: JP7278786A
Authority: JP
Inventors: Satohiko Mise; 聰彦三瀬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-10-26
Filing date: 1995-10-26
Publication date: 1997-05-06

Abstract

(57)【要約】【課題】シェーディング補正において、白基準板１５
の汚れの影響で読み取り画像にスジが出るなどの不具合
に鑑み、メモリの容量を大幅に増加することなく、シェ
ーディング補正において複数ラインにわたって白データ
を取得することができることを目的としている。【解決手段】上記した課題を解決するために本発明
は、白基準板を読んだときのデータ（白データ）を取
得、格納するメモリと、このメモリから出力されるデー
タを一時的に保持する保持手段と、前記白データと前記
保持手段に保持されたデータとを比較する比較手段を備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージセンサを
用いて原稿画像を読み取る画像読み取り装置に組み込ま
れる画像処理回路に関するものである。

【０００２】

【従来の技術】イメージセンサを用いて画像を読み取る
画像読み取り装置としては、イメージスキャナやファク
シミリ装置など多くの製品が開発されている。このよう
な画像読み取り装置において使用されるイメージセンサ
は、ＣＣＤラインセンサあるいは密着型イメージセンサ
に大別される。ＣＣＤラインセンサは原稿画像を光学的
に縮小してセンサ上に結像させ、画像を読み取るタイプ
のイメージセンサである。一方、密着型イメージセンサ
は原稿画像を１対１でセンサ上に結像させて画像を読み
取るタイプのイメージセンサである。これらのイメージ
センサが、原稿画像の濃淡を電気的信号のレベルに変換
し、アナログの画像データとして出力する。イメージセ
ンサからのアナログの画像データはアナログデジタル変
換、シェーディング補正、ＭＴＦ補正などを行う画像処
理回路を経て、デジタルの画像データに変換される。

【０００３】図１１は、従来の画像処理回路における画
像処理の流れを表したブロック図である。１はイメージ
センサである。アナログ信号処理部２は、イメージセン
サ１の出力であるアナログの画像データを増幅したりク
ランプしたりする回路であり、つまり画像データをアナ
ログ的に加工する部分である。アナログデジタル変換部
３は、アナログ信号をデジタル信号に変換する部分であ
る。アナログデジタル変換部３により、イメージセンサ
１で読み取ったアナログレベルの画像データがデジタル
値の画像データに変換される。４はシェーディング補正
部である。シェーディング補正部４については後で詳細
に説明する。

【０００４】５はＭＴＦ補正、γ補正、２値化処理など
の画像処理を行う部分であり、本発明の説明に直接関係
しないので、その他の処理部５として記載した。簡単に
説明すると、ＭＴＦ補正は、画像読み取り装置において
レンズなどの光学系やイメージセンサの空間周波数特性
の影響でＭＴＦ（Ｍodulation Ｔransfer Ｆunction
）が低下することにより読み取った画像がボケてしま
うのを補正し、画像を鮮明化するための処理である。γ
補正は、読み取った画像データを出力する装置（プリン
タ、モニター等）のγ特性に応じて画像データを補正す
る処理である。２値化処理は、読み取った画像データを
プリンタに出力させる場合等、多値の画像データを２値
の画像データに変換する処理である。

【０００５】ここで、シェーディング補正の説明を行
う。シェーディング補正とは、主に光源の光量分布特性
やイメージセンサの各画素間での感度バラツキなどの影
響で、一定濃度の原稿画像を読み込んだ場合でもイメー
ジセンサの各画素における出力がバラツキ、読み取り画
像に濃度ムラが発生するといった現象を抑えるための処
理である。原稿画像を読み取る前に、通常シェーディン
グ補正を行う。その処理を行う部分をシェーディング補
正部４として図１１に示した。

【０００６】シェーディング補正に関して図１２を参照
しながら説明する。図１２は、従来の画像読み取り装置
の読み取り部の構成図であり、イメージセンサとしてＣ
ＣＤラインセンサを使用した構成例である。６は原稿載
置部材であり、板ガラスなどが使用される。原稿載置部
材６の上に原稿７を置き、画像を読み取る。８はキャリ
ッジであり、原稿７の画像を読み取るための光学ユニッ
トである。キャリッジ８内にはイメージセンサ９、光源
１０、複数の反射板１１〜１３およびレンズ１４が装備
されている。光源１０を点灯し、光が原稿の像面に反射
してキャリッジ８に返ってくると、反射板１１〜１３に
よって偏光され、レンズ１４を通ってイメージセンサ９
上の画素（受光素子）に結像する。原稿画像の濃淡に応
じてイメージセンサ９上の画素（受光素子）に結像する
光量が変化し、イメージセンサ９にて光量を電気的信号
に変換して画像の濃淡を検出し、画像を読み取る。キャ
リッジ８は図示しない駆動源により矢印ｄの方向に移動
し、画像を読み取る。本発明の説明においては、矢印ｄ
の方向を読み取りの副走査方向とする。一方、これと直
交する、図１２においては紙面垂直方向を読み取りの主
走査方向とする。

【０００７】図１３は、従来の読み取り領域とイメージ
センサの画素の対応図である。主走査方向にイメージセ
ンサ９の画素（受光素子）Ｐが一列に配置される。便宜
上、イメージセンサ９の１画素と読み取る画像の１画素
を１対１に対応させて記載しているが、イメージセンサ
１０が図１２のようにＣＣＤラインセンサの場合、ＣＣ
Ｄラインセンサの１画素は読み取る画像の１画素に比べ
て非常に小さく、読み取る画像の１画素を光学的に縮小
してＣＣＤラインセンサの１画素に結像させる。主走査
方向の読み取り幅は、イメージセンサ９の画素数や解像
度に依存し、副走査方向の読み取り幅は、キャリッジ８
の移動量に依存する。図１２において、１５は白基準板
であり、シェーディング補正時の白データの取得に際し
て使用する。

【０００８】さて、シェーディング補正を行うには、画
像の濃度レベルを決定する上で基準となる白データ（Ｄ
w）と黒データ（Ｄk）を取得する必要がある。白データ
とは、白基準板１５を読み取ったときのイメージセンサ
９の各画素の出力レベルである。黒データとは、例えば
光源１０を消灯した状態でのイメージセンサ９の各画素
の出力レベルである。従って、白データおよび黒データ
の取得は図１２のように、白基準板１５を読み取れる位
置にキャリッジ８を移動した状態で行える。

【０００９】図１４は、従来の白データおよび黒データ
の概念を表す図である。画像を読み込んだ時のイメージ
センサ出力（画像データ）は、基本的に図１４のように
白データと黒データの間で原稿画像の濃淡に応じて変化
する。読み込んだ画像データのレベルを白データと黒デ
ータ間に占める割合で表すことで、前記した一定濃度の
原稿画像を読み込んだ場合のイメージセンサの各画素間
における出力のバラツキを補正し、画像データを均一な
レベルに補正することができる。画像データ（Ｄ）を８
ビットのデータ量で扱う場合、一般に式（１）のような
補正式によりシェーディング補正を行う。

【００１０】Ｄs＝（Ｄ−Ｄk）÷（Ｄw−Ｄk）×２５５ …式（１）式（１）により画像データ（Ｄ）が８ビットで正規化さ
れたことになり、正規化された画像データ（Ｄs）が真
の画像データである。白データは主走査方向の読み取り
画素１ライン分（イメージセンサの読み取り画素数分）
取得することが望ましい。前記した光源の光量分布特性
などの影響で、白データのレベルがイメージセンサの各
画素間で大きくバラツク。白データはハイライト基準で
あり、イメージセンサ出力の最大レベルと考えるので、
それだけ画素間でのレベルのバラツキ幅が大きく、画像
に与える影響が強いからである。

【００１１】一方、黒データはダーク基準であり、イメ
ージセンサに光が入らない状態での出力レベルなので、
前記したような影響が小さい。従って、黒データ取得
は、例えば光源を消灯した状態である画素のレベルをサ
ンプリングしてデータを保持することで行われる。この
ことから、シェーディング補正に関しては、白データの
取得用に少なくとも主走査方向の読み取り画素１ライン
分（イメージセンサの読み取り画素数分）のデータを格
納できるメモリが必要となる。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな画像処理を行う従来の画像処理回路においては次の
ような課題があった。シェーディング補正において、例
えば白基準板１５の読み取り位置にたまたまゴミやよご
れが付着していたとすると、白データの取得に際して、
ゴミやよごれが付着していた部分に対応するイメージセ
ンサの画素の出力レベルが極端に低下し、その影響で読
み取り画像にスジが出るなどの不具合が発生する。

【００１３】このような不具合の発生を抑えるために、
白基準板１５の読み取り位置を変えながら白データの取
得を複数ラインにわたって行う方法がとられる。その場
合、例えばイメージセンサの各画素において、複数ライ
ンにわたって取得したデータの最大値をもって白データ
とし、最終的に１ライン分の白データを形成するといっ
た処理を行う。しかし、このような方法をとることによ
り、読み取るライン数に応じて白データ格納用メモリの
容量が増加し、さらに読み取り解像度の高解像度化や読
み取り幅の増大に伴い１ライン分の画素数が増加する
と、１つのメモリでは対応できないため複数のメモリが
必要になる等、コストアップの要因となる。

【００１４】本発明は上記課題を解決するためになされ
たもので、メモリの容量や数量を大幅に増加することな
く、シェーディング補正において複数ラインにわたって
白データを取得することができる画像処理回路を提供す
ることを目的としている。

【００１５】

【課題を解決するための手段】上記した課題を解決する
ために本発明は、白基準板を読んだときのデータ（白デ
ータ）を取得、格納するメモリと、このメモリから出力
されるデータを一時的に保持する保持手段と、前記白デ
ータと前記保持手段に保持されたデータとを比較する比
較手段を備える。

【００１６】また本発明は、白基準板を読んだときのデ
ータ（白データ）を取得、格納するメモリと、このメモ
リから出力されるデータを一時的に保持する保持手段
と、前記白データと前記保持手段に保持されたデータと
を所定の演算規則に従って演算する演算手段を備える。

【００１７】上記した第一の構成によれば、メモリに格
納されている各読み取り画素の白データを各画素毎に読
み出しては保持手段にデータを一時的に（一画素の時間
分）保持し、保持しているデータと新たに白基準板を読
んで取得した当該画素の白データとを比較手段において
値を比較し、新たに白基準板を読んで取得した白データ
の方が大きい（レベルが高い）場合、新たに白基準板を
読んで取得した白データがメモリに書き込まれる。

【００１８】また、上記した第二の構成によれば、メモ
リに格納されている各読み取り画素の白データを各画素
毎に読み出しては保持手段にデータを一時的に（一画素
の時間分）保持し、保持しているデータと新たに白基準
板を読んで取得した当該画素の白データとを演算手段に
おいて所定の演算規則に従って演算し、演算結果がメモ
リに書き込まれる。

【００１９】

【発明の実施の形態】

（実施の形態１）以下、本発明の実施の形態１について
図面を参照しながら説明を行う。なお従来例で説明した
画像処理回路における画像処理の流れ（図１１参照）、
シェーディング補正に関する説明（図１２〜図１４参
照）は、本実施の形態においても全く同様に転用できる
ものであり、ここでの説明を省略する。

【００２０】図１は本発明の実施の形態１における画像
処理回路の構成図である。ＡＤコンバータ１６は、図示
しないイメージセンサから出力され、図示しないアナロ
グ信号処理部で増幅等の信号処理が施されたアナログレ
ベルの画像データをデジタルの画像データに変換するも
のである。ＡＤコンバータ１６の分解能によって、画像
データＤのデータ量が決まる。本実施の形態ではＡＤコ
ンバータ１６の分解能は８ビットとし、画像データＤの
データ量は最大２５６レベル（１６進法記述で００h〜
ＦＦh）である。また、データ量が００hに近いほど画像
濃度が濃く（黒データ）、データ量がＦＦhに近いほど
画像濃度が淡い（白データ）とする（図１４参照）。

【００２１】黒メモリ１７は、シェーディング補正に必
要な黒データＤkの値を保持する部分である。通常、レ
ジスタラッチが使用される。信号発生部２６から送出さ
れる信号ＢＬＣＨの立ち上がりに同期して黒データが黒
メモリ１７に保持される。シェーディング演算部１８
は、上述した式（１）の演算を行う回路である。シェー
ディング演算部１８には、式（１）の演算に必要なデー
タ（Ｄ，Ｄk，Ｄw）が入力し、演算結果がＤsとして図
１には図示しない他の画像処理部へ送られる。

【００２２】メモリ１９は、シェーディング補正時に白
データを取得、格納するメモリである。メモリ１９に示
すＡＢはアドレスバスを示し、ＤＢはデータバスを示し
ている。端子ＷＥはメモリ１９へのデータの書き込みを
制御する端子であり、信号ＮＷＥの立ち上がりに同期し
て指定されたアドレスへデータが書き込まれる。また、
端子ＯＥはメモリ１９に格納されているデータの出力を
制御する端子であり、信号発生部２６から送出される信
号ＮＯＥがローレベルのときはデータが出力され、逆に
信号ＮＯＥがハイレベルのときはメモリ１９のデータバ
スＤＢはハイインピーダンス状態となる。ただし信号Ｎ
ＯＥの状態に関わらず、信号ＮＷＥによってメモリ１９
へのデータの書き込みは行われる。メモリ１９をアクセ
スする番地（アドレス）を決定するアドレス信号ＡＤＲ
は、アドレス生成部２０から送出される。アドレス生成
部２０はカウンタなどで構成される。

【００２３】２１はトライステートバッファであり、そ
の主な役割はＡＤコンバータ１６とメモリ１９のデータ
バス間の接続、非接続を制御することにある。信号発生
部２６から送出される信号ＮＧがローレベルのときはＡ
Ｄコンバータ１６とメモリ１９のデータバス間が接続
し、逆に信号ＮＧがハイレベルのときはトライステート
バッファ２１の出力がハイインピーダンス状態となり、
ＡＤコンバータ１６とメモリ１９のデータバス間は非接
続となる。２２は保持手段であり、白データの取得時に
メモリ１９から出力される白データ（それ以前の段階で
メモリ１９に格納されている白データ）を一時的に（一
画素の時間分）保持（ラッチ）するものである。

【００２４】信号発生部２６から送出される信号ＨＯＬ
Ｄの立ち上がりに同期してデータがラッチされる。ラッ
チされたデータをＤhとして示している。２３は比較手
段であり、保持手段２２にラッチされたデータＤhとト
ライステートバッファ２１を介して送られてくるデータ
Ｄwの値を比較する部分である。比較した結果が信号Ｃ
ＯＭＰとして出力される。Ｄh≦Ｄwのときは信号ＣＯＭ
Ｐがローレベルとなり、Ｄh＞Ｄwのときは信号ＣＯＭＰ
がハイレベルとなる。２４はＯＲゲートであり、入力す
る信号ＣＯＭＰと信号ＮＷＲの論理和をとり、結果を信
号ＮＷＥとして出力する。ＣＰＵ２５は、画像読み取り
装置の制御を司るマイクロコンピュータである。

【００２５】キャリッジの制御（位置制御、速度制御
等）、画像読み取りタイミングの制御等、画像読み取り
装置の様々な制御を行う。信号発生部２６は、図１に示
す信号を所定のタイミングに従って発生させる部分であ
る。ＣＰＵ２５から必要な情報（画像読み取り実行、白
データの取得実行などの各信号のタイミング形成に必要
な情報）が信号発生部２６に与えられ、その情報に基づ
いて各信号が形成される。プルアップ手段２７は、デー
タＤwのデータラインを抵抗を介して回路の電源電圧ＶD
Dに接続する。プルアップ手段２７により、トライステ
ートバッファ２１の出力端子とメモリ１９のデータバス
（ＤＢ）がともにハイインピーダンス状態（信号ＮＧと
信号ＮＯＥがともにハイレベルの状態）のとき、Ｄwは
ＦＦhの値となる。

【００２６】以上のように構成された画像処理回路にお
いて、シェーディング補正時の白データの取得について
図２〜図５を参照して説明を行う。図２は本発明の実施
の形態１における画像処理回路のシェーディング補正時
の白データの取得処理を表すフローチャート、図３は同
１ライン目の白データ取得時のタイミングチャート、図
４は同２ライン目以降の白データ取得時のタイミングチ
ャート、図５は同画像読み取り時のタイミングチャート
である。

【００２７】先ずキャリッジ８を白基準板１５の読み取
り位置に移動する（ステップ１）。白データの取得が１
ライン目であるかどうかを判断し（ステップ２）、白デ
ータの取得が１ライン目の場合はステップ３に移行す
る。白データの取得の１ライン目は、読み取った白デー
タをそのまま読み取り画素毎に次々とメモリ１９に書き
込む処理を行う。そのタイミングチャートを図３に示
す。図３において、メモリ１９のアドレス信号ＡＤＲは
１画素毎に１つずつカウントアップされ、そのアドレス
値をＮ，Ｎ＋１というように示した。１ライン目の白デ
ータの取得時は、信号ＮＧが常にローレベルであり、Ａ
Ｄコンバータ１６とメモリ１９のデータバス間が接続し
ている。なおこの場合、画像データＤとデータＤwは同
一であり、図３にはＮ画素目のデータをＤN、Ｎ＋１画
素目のデータをＤN+1と示している。

【００２８】さて、保持手段２２は初期状態としてＤh
＝００hで、１ライン目の白データの取得時は信号発生
部２６から送出される信号ＨＯＬＤが常にローレベルで
あるため、００hの値を保持したままとなる。よって、
比較手段２３の入力データはＤh≦Ｄwとなり、出力ＣＯ
ＭＰは常にローレベルとなる。さらに、ＯＲゲート２４
の一方の入力信号ＣＯＭＰがローレベルのため、出力Ｎ
ＷＥが信号発生部２６から送出される信号ＮＷＲと同一
となり、信号ＮＷＥの立ち上がりで、アドレス信号ＡＤ
Ｒによって指定されるメモリ１９上の番地へ白データが
画素毎に次々と書き込まれ、１ライン目の白データの取
得が行われる（ステップ４）。この場合、白基準板１５
を読み取った各画素のデータがそのままメモリ１９へ書
き込まれる。なお、１ライン目の白データの取得時は、
信号発生部２６から送出されるメモリ１９の出力制御信
号ＮＯＥは常にハイレベルである。

【００２９】１ライン目の白データの取得が終わると、
キャリッジ８を移動し（ステップ１）、白データの取得
が２ライン目であるので（ステップ２）、白基準板１５
の読み取り位置を１ライン目とは変えて新たに主走査方
向１ライン分の白データの取得に入る（ステップ５，
６）。なお各画素において、メモリ１９に格納されてい
るデータよりも、新たに白基準板１５を読み取ったデー
タの方が大きい場合のみ、新たに読み取ったデータをメ
モリ１９に書き込む。２ライン目以降の白データの取得
時のタイミングチャートを図４に示す。図４において、
ＤN′,ＤN+1′はメモリ１９に格納されている前ライン
までの読み取りで取得した各画素の白データである。２
ライン目の白データの取得時点では、ＤN′,ＤN+1′は
１ライン目で取得した各画素の白データである。また、
ＤN,ＤN+1は新たに白基準板１５を１ライン分読み取っ
て取得した各画素の白データである。説明をわかりやす
く、簡潔にするために、Ｎ画素目（アドレス信号ＡＤＲ
がＮの読み取り画素）に着目して、以下説明を行う。

【００３０】図１におけるデータＤwのデータライン
を、図４に示した１画素周期の中で信号ＮＧ、ＮＯＥの
状態遷移に照らして見てみる。先ずデータＤwのデータ
ライン上にはＦＦhのデータが存在する。これは、信号
ＮＧ，ＮＯＥがともにハイレベルのためにトライステー
トバッファ２１の出力端子とメモリ１９のデータバス
（ＤＢ）がともにハイインピーダンス状態となり、プル
アップ手段２７によってデータＤwのデータラインが電
源電圧ＶDDにプルアップされるためである。

【００３１】次に、信号ＮＯＥのみローレベルに切り変
わる。メモリ１９のデータバス（ＤＢ）が出力状態にな
り、メモリ１９に格納されている前ラインまでの読み取
りで取得した各画素の白データの中で、Ｎ画素目の白デ
ータＤN′がデータＤwのデータライン上に出力される。
この白データＤN′を、信号ＨＯＬＤの立ち上がりに同
期して保持手段２２にラッチする。ラッチした時点から
１画素の時間分、保持手段２２の出力ＤhはＤN′とな
る。続いて、信号ＮＯＥが再びハイレベルに切り変わ
り、データＤwのデータラインは電源電圧ＶDDにプルア
ップされてＦＦhとなる。そして、今度は信号ＮＧがロ
ーレベルに切り変わり、データＤwのデータライン上に
新たに白基準板１５を読み取ったＮ画素目の白データＤ
Nが出力される。

【００３２】ここで、比較手段２３においてＤN′とＤN
の比較が行われる。比較の結果がＤN′≦ＤN、すなわち
新たに白基準板１５を読み取ったＮ画素目の白データＤ
Nが前ラインまでの読み取りで取得したＮ画素目の白デ
ータＤN′よりも大きい場合、比較手段２３の出力ＣＯ
ＭＰはローレベルとなり、ＯＲゲート２４の出力ＮＷＥ
が信号発生部２６から送出される信号ＮＷＲに従って切
り変わり、その立ち上がりでデータＤwのデータライン
上にあるデータＤNがＮ画素目の新しい白データとして
メモリ１９に書き込まれる。これとは逆にＤN′＞ＤN、
すなわち新たに白基準板１５を読み取ったＮ画素目の白
データＤNが前ラインまでの読み取りで取得したＮ画素
目の白データＤN′よりも小さい場合、比較手段２３の
出力ＣＯＭＰはハイレベルとなり、ＯＲゲート２４の出
力ＮＷＥはハイレベルを維持し、メモリ１９へのデータ
ＤNの書き込みは行われない。つまり、Ｎ画素目の白デ
ータはＤN′のままである。

【００３３】このように、新たに白基準板１５を読み取
った白データの方が前ラインまでの読み取りで取得した
メモリ１９に格納されている白データよりも大きい場合
のみ、メモリ１９に格納する白データを更新し、これら
の処理を主走査方向１ライン分の全読み取り画素につい
て行い、メモリ１９に改めて１ライン分の白データが格
納される。

【００３４】これ以降さらに白データの取得を継続する
かを判断し（ステップ７）、継続する場合には再びステ
ップ１に移行し、白基準板１５の読み取り位置を変えて
同様の処理を行う。継続しない場合はステップ８に移行
し、各信号（ＮＧ，ＮＯＥ，ＨＯＬＤ，ＮＷＲ）をステ
ップ８に示す状態に設定し、最終的に白基準板１５の読
み取り位置を変えて複数ラインにわたって白データを取
得した中で、各画素におけるデータの最大値が白データ
としてメモリ１９に格納される。以上により、白データ
の取得を完了する。

【００３５】この後、実際の画像読み取り動作に移行す
る。画像読み取り時のタイミングチャートを図５に示
す。画像読み取り時は、信号ＮＧ，ＮＷＲ，ＮＷＥはと
もにハイレベル状態に固定され、信号ＮＯＥ，ＨＯＬＤ
はともにローレベル状態に固定される。データＤwのデ
ータライン上には、メモリ１９からアドレス信号ＡＤＲ
に対応する画素の白データ（ＤN′,ＤN+1′,…）が出力
されており、シェーディング演算部１８に入力してい
る。また、原稿を読み取った画像データＤ（ＤN,ＤN+1,
…）が画素毎に次々とシェーディング演算部１８に入力
し、黒メモリ１７に保持されている黒データＤkおよび
白データ（ＤN′,ＤN+1′,…）とあわせて式（１）に示
したシェーディング補正処理を行い、次段の画像処理部
へ補正された画像データＤSが送出される。

【００３６】（実施の形態２）次に、本発明の実施の形
態２について説明を行う。なお、実施の形態２の画像処
理回路（図１参照）と同様な部分については同一符号を
付し、説明を省略する。また、従来例のところで説明し
た画像処理回路における画像処理の流れ（図１１参
照）、シェーディング補正に関する説明（図１２〜図１
４参照）は、本実施の形態２においても全く同様に転用
できるものであり、ここでの説明を省略する。

【００３７】図６は本発明の実施の形態２における画像
処理回路の構成図、図７は同シェーディング補正時の白
データの取得処理を表すフローチャート、図８は同１ラ
イン目の白データ取得時のタイミングチャート、図９は
同２ライン目以降の白データ取得時のタイミングチャー
ト、図１０は同画像読み取り時のタイミングチャートで
ある。

【００３８】図６において、信号発生部２８は、基本的
に図１に示した信号発生部２６と同じ機能であるが、図
１とは発生する信号や各信号のタイミングが多少異な
る。ＣＰＵ２５から必要な情報（画像読み取り実行、白
データの取得実行などの各信号のタイミング形成に必要
な情報）が信号発生部２８に与えられ、その情報に基づ
いて各信号が形成される。演算手段２９は、入力するデ
ータＤ,Ｄhと所定の演算規則に基づいて演算を行い、演
算結果を出力する部分である。演算手段２９にはＣＰＵ
２５から演算に必要な情報（白データの取得が何ライン
目か）が与えられ、その情報に基づき所定の演算を行
い、結果を出力する。演算手段２９に信号発生部２８か
ら入力する信号ＮＯＣは、演算手段２９の出力端子を制
御する信号である。信号ＮＯＣがローレベルの状態のと
き、出力端子はイネーブルとなり、演算結果が出力され
る。逆に、信号ＮＯＣがハイレベルの状態のとき、出力
端子はハイインピーダンス状態となり、演算結果は出力
されない。

【００３９】以上のように構成された画像処理回路にお
いて、シェーディング補正時の白データの取得について
説明を行う。なお、本実施の形態２における白データの
取得は、複数ラインにわたって取得した各画素の白デー
タについて、各画素毎にそれぞれ平均値を算出し、これ
らの平均値を最終的な各画素の白データとしてメモリ１
９に格納するものとする。平均値の算出は演算手段２９
において処理される。以下、図７のフローチャートおよ
び図８、図９のタイミングチャートを参照しながら説明
を行う。

【００４０】先ずキャリッジ８を白基準板１５の読み取
り位置に移動する（ステップ１１）。白データの取得が
１ライン目であるかどうかを判断し（ステップ１２）、
白データの取得が１ライン目の場合はステップ１３に移
行する。図８は１ライン目の白データ取得時のタイミン
グチャートである。演算手段２９において、白データの
取得の１ライン目から最後のラインの前までは、入力す
る２つのデータＤとＤhを加算し、加算結果がデータＤw
のデータライン上に出力される。保持手段２２は初期状
態としてＤh＝００hで、１ライン目の白データ取得時は
信号発生部２８から送出される信号ＨＯＬＤが常にロー
レベルであるため、００hの値を保持したままとなる。
また、信号ＮＯＣが常にローレベルのため、１ライン目
の白データ取得時はデータＤwのデータライン上に白基
準板１５を読んだデータ（ＤN,ＤN+1,…）がそのまま出
力される。

【００４１】メモリ１９のアドレス信号ＡＤＲは１画素
毎に１つずつカウントアップされ、そのアドレス値を
Ｎ，Ｎ＋１というように示した。白基準板１５を読み取
った各画素の白データ（ＤN,ＤN+1,…）は、信号ＮＷＲ
の立ち上がりでアドレス信号ＡＤＲによって指定される
メモリ１９上の番地へ画素毎に次々と書き込まれ、１ラ
イン目の白データの取得が行われる（ステップ１４）。
ステップ１４では、白基準板１５を読み取った各画素の
データがそのままメモリ１９へ書き込まれる。なお、１
ライン目の白データの取得時は、信号発生部２８から送
出されるメモリ１９の出力制御信号ＮＯＥは常にハイレ
ベルである。

【００４２】１ライン目の白データの取得が終わると、
キャリッジを８を移動し（ステップ１１）、白データの
取得が２ライン目であるので（ステップ１２）、ステッ
プ１５に進んで各信号（ＮＯＣ，ＮＯＥ，ＨＯＬＤ，Ｎ
ＷＲ）が図９のタイミングチャートに示す波形になる。
そして２ライン目以降の白データの取得を継続するかを
判断し（ステップ１６）、ステップ１７あるいはステッ
プ１８に移行して白基準板１５の読み取り位置を１ライ
ン目とは変えて新たに主走査方向１ライン分の白データ
の取得に入る。図９は２ライン目以降の白データ取得時
のタイミングチャートである。図９において、ＤＷN′,
ＤＷN+1′はメモリ１９に格納されている前ラインまで
の読み取りで取得した各画素における白データの加算値
である。２ライン目の白データの取得時点では、ＤＷ
N′,ＤＷN+1′は１ライン目で取得した各画素の白デー
タである。また、ＤN,ＤN+1は新たに白基準板１５を１
ライン分読み取って取得した各画素の白データである。
説明をわかりやすく、簡潔にするために、Ｎ画素目（ア
ドレス信号ＡＤＲがＮの読み取り画素）に着目して、以
下説明を行う。

【００４３】図６におけるデータＤwのデータライン
を、図９に示した１画素周期の中で信号ＮＯＣ、ＮＯＥ
の状態遷移に照らして見てみる。図９において、信号Ｎ
ＯＣと信号ＮＯＥは互いに論理が逆の関係である。１画
素の中の前半部分では信号ＮＯＣがハイレベル、信号Ｎ
ＯＥがローレベルである。これにより演算手段２９の出
力端子はハイインピーダンス状態、メモリ１９のデータ
バス（ＤＢ）は出力状態になり、メモリ１９に格納され
ている前ラインまでの読み取りで取得した各画素におけ
る白データの加算値の中で、Ｎ画素目のデータＤＷN′
がデータＤwのデータライン上に出力される。このデー
タＤＷN′を、信号ＨＯＬＤの立ち上がりで保持手段２
２にラッチする。ラッチした時点から１画素の時間分、
保持手段２２の出力ＤhはＤＷN′となる。次に、１画素
の中の後半部分では信号ＮＯＣと信号ＮＯＥの状態が逆
転し、信号ＮＯＣがローレベル、信号ＮＯＥがハイレベ
ルとなり、演算手段２９の出力端子はイネーブルとな
る。

【００４４】これ以降さらに白データの取得を継続する
場合はステップ１７において、保持手段２２にラッチさ
れているデータＤＷN′と新たに白基準板１５を読み取
ったＮ画素目の白データＤNを加算した結果ＤＷNがデー
タＤwのデータライン上に出力され、このデータＤＷNが
信号ＮＷＲの立ち上がりでメモリ１９のアドレスＮに書
き込まれる。なおステップ１７では、演算手段２９にお
いて、各画素毎にメモリ１９に格納されているデータと
新たに白基準板１５を読み取ったデータを加算し、加算
結果をメモリ１９に書き込む。この処理を主走査方向１
ラインの全画素にわたって行った後、再びステップ１１
に戻って、キャリッジ８を移動して白基準板１５の読み
取り位置を変えて新たに主走査方向１ライン分の白デー
タの取得に入る。

【００４５】一方、これで白基準板１５の読み取りが最
後のラインの場合はステップ１８において、保持手段２
２にラッチされているデータ（それまでの白データの加
算値）と白基準板１５を読み取った最後のラインの白デ
ータを演算手段２９で加算し、さらに加算した結果を白
基準板１５を読み取ったライン数で割って白データの平
均値を算出する。ステップ１８では、演算手段２９にお
いて、各画素毎にメモリ１９に格納されているデータと
最後の白基準板１５を読み取ったデータを加算し、加算
結果を白基準板１５を読み取ったライン数で割ってデー
タの平均値を算出し、メモリ１９に書き込む。この場
合、図９におけるデータＤＷN,ＤＷN+1は各画素におけ
る白データの平均値であり、信号ＮＷＲの立ち上がりで
メモリ１９に画素毎に次々と書き込まれ、最終的な各画
素の白データとしてメモリ１９に格納される。そしてス
テップ１９に移行し、各信号（ＮＯＣ，ＮＯＥ，ＨＯＬ
Ｄ，ＮＷＲ）がステップ１９に示す状態となり、白デー
タの取得が完了する。

【００４６】この後、実際の画像読み取り動作に移行す
る。画像読み取り時のタイミングチャートを図１０に示
す。画像読み取り時は、信号ＮＯＣと信号ＮＷＲはハイ
レベル状態に固定され、信号ＮＯＥと信号ＨＯＬＤはロ
ーレベル状態に固定される。データＤwのデータライン
上には、メモリ１９からアドレス信号ＡＤＲに対応する
画素の白データ（ＤＷN,ＤＷN+1,…）が出力されてお
り、シェーディング演算部１８に入力している。また、
原稿を読み取った画像データ（ＤN,ＤN+1,…）が画素毎
に次々とシェーディング演算部１８に入力し、黒メモリ
１７に保持されている黒データＤkおよび白データ（Ｄ
ＷN,ＤＷN+1,…）とあわせて式（１）に示したシェーデ
ィング補正処理を行い、次段の画像処理部へ補正された
画像データＤSが送出される。

【００４７】なお本実施の形態２では、複数ラインにわ
たって取得した各画素の白データについて、各画素毎に
それぞれ演算手段２９で平均値を算出し、これらの平均
値を最終的な各画素の白データとする方法をとったが、
取得するライン毎にデータに重みづけして演算を行い白
データを算出するなど、取得したデータの演算手段での
処理方法、最終的な白データの算出方法は本実施の形態
にこだわらなくともよい。

【００４８】

【発明の効果】以上説明したように、本発明の請求項１
記載の画像処理回路は、白データ取得用のメモリが１ラ
イン分の容量で複数ラインにわたって白データの取得を
行うことができ、各画素において読み取った白データの
最大値を最終的な白データとするので、白基準板の読み
取り位置でのゴミやよごれの付着等による白データ値の
低下、それによる読み取り画像への影響（スジの発生
等）を防ぐとともに、白データ取得用メモリの容量増大
や数量増加を解消してコストを削減できる。

【００４９】また、本発明の請求項２記載の画像処理回
路は、白データ取得用のメモリが１ライン分の容量で複
数ラインにわたって白データの取得を行うことができ、
各画素において読み取った白データから所定の演算規則
に従って演算を行い、最終的な白データを算出するの
で、請求項１記載の画像処理回路と同様に白基準板の読
み取り位置でのゴミやよごれの付着等による白データ値
の低下、それによる読み取り画像への影響（スジの発生
等）を防ぐとともに、白データ取得用メモリの容量増大
や数量増加を解消してコストを削減できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における画像処理回路の
構成図

【図２】本発明の実施の形態１における画像処理回路の
シェーディング補正時の白データの取得処理を表すフロ
ーチャート

【図３】本発明の実施の形態１における画像処理回路の
１ライン目の白データ取得時のタイミングチャート

【図４】本発明の実施の形態１における画像処理回路の
２ライン目以降の白データ取得時のタイミングチャート

【図５】本発明の実施の形態１における画像処理回路の
画像読み取り時のタイミングチャート

【図６】本発明の実施の形態２における画像処理回路の
構成図

【図７】本発明の実施の形態２における画像処理回路の
シェーディング補正時の白データの取得処理を表すフロ
ーチャート

【図８】本発明の実施の形態２における画像処理回路の
１ライン目の白データ取得時のタイミングチャート

【図９】本発明の実施の形態２における画像処理回路の
２ライン目以降の白データ取得時のタイミングチャート

【図１０】本発明の実施の形態２における画像処理回路
の画像読み取り時のタイミングチャート

【図１１】従来の画像処理回路における画像処理の流れ
を表したブロック図

【図１２】従来の画像読み取り装置の読み取り部の構成
図

【図１３】従来の読み取り領域とイメージセンサの画素
の対応図

【図１４】従来の白データおよび黒データの概念を表す
図

【符号の説明】

１５白基準板１６ＡＤコンバータ１７黒メモリ１８シェーディング演算部１９メモリ２０アドレス生成部２１トライステートバッファ２２保持手段２３比較手段２４オアゲート２５ＣＰＵ２６、２８信号発生部２７プルアップ手段２９演算手段

Claims

【特許請求の範囲】

【請求項１】イメージセンサを用いて原稿画像を読み取
る画像読み取り装置に組み込まれ、前記イメージセンサ
で読み取った画像データに対してアナログデジタル変換
処理、シェーディング補正処理、ＭＴＦ補正処理などを
行う画像処理回路であって、白基準板を読んだときの白
データを取得、格納するメモリと、このメモリから出力
されるデータを一時的に保持する保持手段と、前記白デ
ータと前記保持手段に保持されたデータとを比較する比
較手段を備えたことを特徴とする画像処理回路。
【請求項２】イメージセンサを用いて原稿画像を読み取
る画像読み取り装置に組み込まれ、前記イメージセンサ
で読み取った画像データに対してアナログデジタル変換
処理、シェーディング補正処理、ＭＴＦ補正処理などを
行う画像処理回路であって、白基準板を読んだときの白
データを取得、格納するメモリと、このメモリから出力
されるデータを一時的に保持する保持手段と、前記白デ
ータと前記保持手段に保持されたデータとを所定の演算
規則に従って演算する演算手段を備えたことを特徴とす
る画像処理回路。