JPS63163576A

JPS63163576A - 行列演算装置

Info

Publication number: JPS63163576A
Application number: JP30826286A
Authority: JP
Inventors: Masami Aihara; 相原　雅己
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1988-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は行列演算、特にガウスの消去法を実行する行
列演算装置に関する３（従来の技術）並列処理方式による行列演算では、行列の次数。とする
と、０２個のプロセッサを行列の各要素に割当てている
。プロセッサの接続により、−次元状のもの二次元状の
ものがあるが、二次元状のものはデータブローが簡単で
あるがプロセッサ間のＩｌｏが多くなり一次元状のもの
は、プロセッサＩＩのＩｌｏが少ないが、データの流れ
が複雑となる。

さらに行列の次数が大きくなるに従い必要となるプロセ
ッサ数は、二次関数的に増大し装置の実現性が乏しくな
る。

（発明が解決しようとする問題点）従来技術の問題点をまとめると１行列の次数ｎに対して
プロセッサの数はｎ２となり、ｎが大きくなるに従い装
置の実現性が乏しくなること、二次状、−次状の違いに
よりデータフローとプロセッサの効率のいずれかが犠牲
となること、アル。

本発明は、行列の各列にプロセッサを割す当て、ｎ個の
プロセッサを一次元状に接続することにより、上述の問
題点を解決しようとする行列演算装置を提供することを
目的とする。

〔発明の構成〕

（問題点を解決するための手段）この発明は、ホスト計算機と、メモリ群とプロセッサ群
と、上記メモリ群とプロセッサ群との間のデータフロー
を制御する制御回路とから構成される。

（作　用）ホスト計算機は、消去の対象となる行の番号ｉ。

ｊ（ｉ＜ｊ）に対し、ａＬＬの逆数とａｃｔの積ａｉｒ
’を計算し、プロセッサ群に送る。この時、同時に行の
番号ｉｔＪを制御回路に送る。更に対角成分に零が現わ
れた時、ピボット選択を行ない、入れ替えを行う行成分
の番号を制御回路に送る。メモリ群は行列の要素を記憶
する。１番目のメモリには行列の第１列の要素が記憶さ
れ、また各メモリの同一番地には、同一行の要素が記憶
されている。

プロセッサ群の各プロセッサは積残演算を実行する。に
番目のプロセッサはホスト計算機から送られてくるａｃ
ｔ’と、制御回路を通して送られてくるに番目のメモリ
のｉ番地とｊ番地の要素ａｉｋ＋　ａｒｋとでａｊｈ　
−（ａＪｋＸ　ａＪｔ’　）を計算し結果を制御ｔＵｔ
を通してメモリに送る。制御回路はホスト計算機から送
られてくる行成分の番号ｉ、ｊによりメモリからｉ番地
、ｊ番地の内容をとり出しプロセッサに送る。この時に
番目のメモリの内容をに番目のプロセッサに送る。さら
にプロセッサから送られてくる結果をメモリに記憶する
。この時に番目のプロセッサの結果を（ｋ−１）番目の
メモリに送り、そのｊ番地に記憶する。また、ピボット
選、択が指示された時はｉ番地とｊ番地の内容を逆に′
してメモリに記憶させる。プロセッサから送られてくる
結果をメモリに記憶させる際、ｋ番目のプロセッサの結
果を（ｋ−１）番目のメモリに記憶することにより、消
去処理により生じた不必要な零要素を無視でき、しかも
新たな消去処理を行う前のピボット選択に必要な要素が
すべて１番目のメモリに記憶されていることになる。

（実施例）この発明の一実施例を第１図に示し、プロセッサの例を
第２図に示し、制御回路のメモリ切りかえの例を第３図
に示す。

１はホスト計算機でデータ線１１によりプロセッサ２と
、制御線１２により制御回路３と接続されている。プロ
セッサ２と制御回路は制御線１３とデータ線１４．１５
で接続されており、メモリ４と制御回路３はデータ線１
６とアドレス線１７で接続されている。

メモリ４には行列の要素が記憶されている。ホスト計算
機より行成分ｉ、ｊが制御線１２を通って制御回路に入
力されると、メモリから要素を読み出す。この時、第３
図において制御線１８によりデータ線１５．１６がスイ
ッチ２５でつながれているのでに番目のメモリから読み
出した要素はに番目ノプロセッサに送られる。プロセッ
サでは第２図の制御線１３によりスイッチ２４を切りか
えて１番目の要素ａｌｌを乗算器２１へ、２番目の要素
ａＪｋを加算器２３へ送る。乗算器ではホスト計算機よ
りデータ線１１を通って送られてくるａＪｉ’とメモリ
より送られてくるａｉｍの積を求め符号反転器２２へ入
力する。符号反転器により−（ａＬＬ　Ｘ　ａｊｉ’　
）を求め加算器に入力することによりａＪｋ（ａｔｍＸ
ａｊｔ’）がデータ線１４に出力される。この時第３図
のスイッチ２５によりデータ線１４．１６がつながれて
おりに番目のプロセッサの結果かに一１番目のメモリに
記憶される。

ホスト計算機がｉ＝１．２．・・・、ｎ−１、ｊ＝ｉ＋
ＩＴｘ＋２＋・・・、ｎとして形成分を出力することに
よりガウスの消去法が実行される。

〔発明の効果〕

本発明により、行列の次数ｎに対しｎ個のプロセッサで
、行列演算装置が実現でき、大きいｎに対しても高い実
現性がある。また装置全体で並列処理を行ない、各プロ
セッサで積残演算をパイプライン的に処理することによ
り高速である。

【図面の簡単な説明】

第１図はこの発明の行列演算装置の一実施例を示す図、
第２図は積着演算を実行するプロセッサの実施例を示す
ブロック図、第３図はメモリ切りかえの実施例を示す回
路図である。ｌ・・・ホスト計算機　　　２・・・プロセッサ３・・
・制御回路　　　　　４・・・メモリ１１、１４．１５
．１６・・・データ線１２、１３．１８・・・制御＃１
１７・・・アドレス線２１・・・乗算器　　　　　　２
２・・・符号反転器２３・・・加算器　　　　　　２４
．２５・・・スイッチ。代理人　弁理士　　則　近　憲　佑同　　　　　竹　花　喜久男第１図第２図

Claims

【特許請求の範囲】

（１）ホスト計算機と、このホスト計算機に接続され、
積差演算を実行するプロセッサ群と、行列の要素を記憶
するメモリ群と、上記ホスト計算機からの制御により上
記プロセッサ群と上記メモリ群との接続状態を切りかえ
る回路を有する制御回路とから構成され、ガウスの消去
法を実行することを特徴とする行列演算装置。
（２）パイプライン処理により積差演算を実行するプロ
セッサをｎ個一次元状に接続したプロセッサ群を有し、
次数ｎ次以下の行列に対し、ガウスの消去法を実行する
ことを特徴とする特許請求の範囲第１項記載の行列演算
装置。
（３）行列の次数ｎに対してメモリブロック内のｎ個の
メモリを行列の列単位に割り当て、各メモリの同一番地
には、同一行の行列の要素を記憶するようにしたことを
特徴とする特許請求の範囲第１項記載の行列演算装置。