JPH06259317A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH06259317A JPH06259317A JP7635893A JP7635893A JPH06259317A JP H06259317 A JPH06259317 A JP H06259317A JP 7635893 A JP7635893 A JP 7635893A JP 7635893 A JP7635893 A JP 7635893A JP H06259317 A JPH06259317 A JP H06259317A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory access
- access mode
- register
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 メモリアクセスモードの指示手順を減少さ
せ、複数のメモリアクセスモードを効率よく扱い得るよ
うにする。 【構成】 メモリアクセスモードレジスタ群３はアドレ
スベースレジスタ群４の各アドレスベースレジスタに格
納されているアドレスのメモリアクセスモードを保持し
ている。アドレスベースレジスタ群４の各アドレスベー
スレジスタには実効アドレス生成時のベースとなるアド
レスが格納されている。アドレス演算器５はメモリアク
セスモードレジスタ群３からのメモリアクセスモードに
したがって、アドレスベースレジスタ群４からのアドレ
スと命令語レジスタ１からのアドレス生成要素＊とをリ
ソースとして実効アドレスを生成する。
せ、複数のメモリアクセスモードを効率よく扱い得るよ
うにする。 【構成】 メモリアクセスモードレジスタ群３はアドレ
スベースレジスタ群４の各アドレスベースレジスタに格
納されているアドレスのメモリアクセスモードを保持し
ている。アドレスベースレジスタ群４の各アドレスベー
スレジスタには実効アドレス生成時のベースとなるアド
レスが格納されている。アドレス演算器５はメモリアク
セスモードレジスタ群３からのメモリアクセスモードに
したがって、アドレスベースレジスタ群４からのアドレ
スと命令語レジスタ１からのアドレス生成要素＊とをリ
ソースとして実効アドレスを生成する。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特にデータ処理装置におけるメモリアクセス時のメモリ
アクセスモードの指定方法に関する。
特にデータ処理装置におけるメモリアクセス時のメモリ
アクセスモードの指定方法に関する。
【０００２】
【従来の技術】一般に、複数のメモリアクセスモードを
持つデータ処理装置においては、メモリアクセスを行う
ときに生成するアドレスの形式を示すメモリアクセスモ
ードが処理単位（プロセス）毎に設定されている。
持つデータ処理装置においては、メモリアクセスを行う
ときに生成するアドレスの形式を示すメモリアクセスモ
ードが処理単位（プロセス）毎に設定されている。
【０００３】このプロセスで扱われるアドレスは同一の
メモリアクセスモードのアドレスとして処理されている
が、複数のメモリアクセスモードが同じプロセス内で扱
われる場合には、そのプロセス内で扱うアドレスにした
がってプロセスのメモリアクセスモードの切替えが行わ
れている。
メモリアクセスモードのアドレスとして処理されている
が、複数のメモリアクセスモードが同じプロセス内で扱
われる場合には、そのプロセス内で扱うアドレスにした
がってプロセスのメモリアクセスモードの切替えが行わ
れている。
【０００４】
【発明が解決しようとする課題】上述した従来のデータ
処理装置では、複数のメモリアクセスモードが同じプロ
セス内で扱われる場合、そのプロセス内で扱うアドレス
にしたがってプロセスのメモリアクセスモードの切替え
を行っているので、メモリアクセスモードの指示手順が
増え、複数のメモリアクセスモードを効率よく扱うこと
ができないという問題がある。
処理装置では、複数のメモリアクセスモードが同じプロ
セス内で扱われる場合、そのプロセス内で扱うアドレス
にしたがってプロセスのメモリアクセスモードの切替え
を行っているので、メモリアクセスモードの指示手順が
増え、複数のメモリアクセスモードを効率よく扱うこと
ができないという問題がある。
【０００５】そこで、本発明の目的は上記問題点を解消
し、メモリアクセスモードの指示手順を減少させること
ができ、複数のメモリアクセスモードを効率よく扱うこ
とができるデータ処理装置を提供することにある。
し、メモリアクセスモードの指示手順を減少させること
ができ、複数のメモリアクセスモードを効率よく扱うこ
とができるデータ処理装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によるデータ処理
装置は、アドレスベースレジスタの内容とアドレス形式
を示すメモリアクセスモードとを基に生成されたアドレ
スによってメモリアクセスを行うデータ処理装置であっ
て、複数のアドレスベースレジスタと、前記複数のアド
レスベースレジスタ各々に対応して予め設定された前記
メモリアクセスモードを保持する保持手段と、前記複数
のアドレスベースレジスタのうち一つが指定されるとき
に該アドレスベースレジスタの内容と該アドレスベース
レジスタに対応する前記保持手段のメモリアクセスモー
ドとを基にアドレスを生成する生成手段とを備えてい
る。
装置は、アドレスベースレジスタの内容とアドレス形式
を示すメモリアクセスモードとを基に生成されたアドレ
スによってメモリアクセスを行うデータ処理装置であっ
て、複数のアドレスベースレジスタと、前記複数のアド
レスベースレジスタ各々に対応して予め設定された前記
メモリアクセスモードを保持する保持手段と、前記複数
のアドレスベースレジスタのうち一つが指定されるとき
に該アドレスベースレジスタの内容と該アドレスベース
レジスタに対応する前記保持手段のメモリアクセスモー
ドとを基にアドレスを生成する生成手段とを備えてい
る。
【０００７】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、命令語レジスタ１は命令語
ＯＰと、アドレス生成要素であるベースレジスタ番号Ｂ
Ｒ＃と、その他のアドレス生成要素＊とを含んでいる。
ック図である。図において、命令語レジスタ１は命令語
ＯＰと、アドレス生成要素であるベースレジスタ番号Ｂ
Ｒ＃と、その他のアドレス生成要素＊とを含んでいる。
【０００９】ベースレジスタ番号レジスタ（ＢＲＮＲ）
２は命令語レジスタ１からのベースレジスタ番号ＢＲ＃
を保持し、そのベースレジスタ番号ＢＲ＃をメモリアク
セスモードレジスタ群３とアドレスベースレジスタ群４
とに夫々出力する。
２は命令語レジスタ１からのベースレジスタ番号ＢＲ＃
を保持し、そのベースレジスタ番号ＢＲ＃をメモリアク
セスモードレジスタ群３とアドレスベースレジスタ群４
とに夫々出力する。
【００１０】メモリアクセスモードレジスタ群３は複数
のメモリアクセスモードレジスタＡＭＲ＃０〜ＡＭＲ＃
ｎからなり、各メモリアクセスモードレジスタＡＭＲ＃
０〜ＡＭＲ＃ｎにはアドレスベースレジスタ群４の各ア
ドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎに格納されて
いるアドレスのメモリアクセスモードが保持されてい
る。
のメモリアクセスモードレジスタＡＭＲ＃０〜ＡＭＲ＃
ｎからなり、各メモリアクセスモードレジスタＡＭＲ＃
０〜ＡＭＲ＃ｎにはアドレスベースレジスタ群４の各ア
ドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎに格納されて
いるアドレスのメモリアクセスモードが保持されてい
る。
【００１１】また、メモリアクセスモードレジスタ群３
はベースレジスタ番号レジスタ２からベースレジスタ番
号ＢＲ＃が入力されると、該ベースレジスタ番号ＢＲ＃
で指示されるメモリアクセスモードをアドレス演算器５
に出力する。このアドレス演算器５に出力されたメモリ
アクセスモードは実効アドレス生成時のアドレス演算器
５の演算制御に用いられる。
はベースレジスタ番号レジスタ２からベースレジスタ番
号ＢＲ＃が入力されると、該ベースレジスタ番号ＢＲ＃
で指示されるメモリアクセスモードをアドレス演算器５
に出力する。このアドレス演算器５に出力されたメモリ
アクセスモードは実効アドレス生成時のアドレス演算器
５の演算制御に用いられる。
【００１２】アドレスベースレジスタ群４は複数のアド
レスベースレジスタＢＲ＃０〜ＢＲ＃ｎからなり、各ア
ドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎには実効アド
レス生成時のベースとなるアドレスが格納されている。
レスベースレジスタＢＲ＃０〜ＢＲ＃ｎからなり、各ア
ドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎには実効アド
レス生成時のベースとなるアドレスが格納されている。
【００１３】また、アドレスベースレジスタ群４はベー
スレジスタ番号レジスタ２からベースレジスタ番号ＢＲ
＃が入力されると、該ベースレジスタ番号ＢＲ＃で指示
されるアドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎのア
ドレスをアドレス演算器５に出力する。
スレジスタ番号レジスタ２からベースレジスタ番号ＢＲ
＃が入力されると、該ベースレジスタ番号ＢＲ＃で指示
されるアドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎのア
ドレスをアドレス演算器５に出力する。
【００１４】アドレス演算器５はメモリアクセスモード
レジスタ群３からのメモリアクセスモードにしたがっ
て、アドレスベースレジスタ群４からのアドレスと命令
語レジスタ１からのアドレス生成要素＊とをリソースと
して実効アドレスを生成する。
レジスタ群３からのメモリアクセスモードにしたがっ
て、アドレスベースレジスタ群４からのアドレスと命令
語レジスタ１からのアドレス生成要素＊とをリソースと
して実効アドレスを生成する。
【００１５】実効アドレスモードレジスタ（ＬＡＭＲ）
６はアドレス演算器５の演算制御に用いられたメモリア
クセスモードを保持し、実効アドレスレジスタ（ＬＡ
Ｒ）７はアドレス演算器５で生成された実効アドレスを
格納する。
６はアドレス演算器５の演算制御に用いられたメモリア
クセスモードを保持し、実効アドレスレジスタ（ＬＡ
Ｒ）７はアドレス演算器５で生成された実効アドレスを
格納する。
【００１６】この図１を用いて本発明の一実施例の動作
について説明する。以下、メモリオペランドを持つソフ
トウェア命令が実行されるときにそのメモリオペランド
の実効アドレスを求める処理について説明する。
について説明する。以下、メモリオペランドを持つソフ
トウェア命令が実行されるときにそのメモリオペランド
の実効アドレスを求める処理について説明する。
【００１７】まず、命令語レジスタ１に上記のソフトウ
ェア命令が格納されるとともに、メモリオペランドのベ
ースアドレスとなるベースレジスタ番号ＢＲ＃と、ベー
スアドレス以外のアドレス生成要素＊とが命令語レジス
タ１に格納される。
ェア命令が格納されるとともに、メモリオペランドのベ
ースアドレスとなるベースレジスタ番号ＢＲ＃と、ベー
スアドレス以外のアドレス生成要素＊とが命令語レジス
タ１に格納される。
【００１８】この命令語レジスタ１のベースレジスタ番
号ＢＲ＃はベースレジスタ番号レジスタ２に格納され、
ベースレジスタ番号レジスタ２からメモリアクセスモー
ドレジスタ群３とアドレスベースレジスタ群４とに夫々
出力される。
号ＢＲ＃はベースレジスタ番号レジスタ２に格納され、
ベースレジスタ番号レジスタ２からメモリアクセスモー
ドレジスタ群３とアドレスベースレジスタ群４とに夫々
出力される。
【００１９】メモリアクセスモードレジスタ群３はベー
スレジスタ番号レジスタ２からのベースレジスタ番号Ｂ
Ｒ＃で指示されるメモリアクセスモードをアドレス演算
器５に出力する。また、アドレスベースレジスタ群４は
ベースレジスタ番号レジスタ２からのベースレジスタ番
号ＢＲ＃で指示されるアドレスベースレジスタＢＲ＃０
〜ＢＲ＃ｎのアドレスをアドレス演算器５に出力する。
スレジスタ番号レジスタ２からのベースレジスタ番号Ｂ
Ｒ＃で指示されるメモリアクセスモードをアドレス演算
器５に出力する。また、アドレスベースレジスタ群４は
ベースレジスタ番号レジスタ２からのベースレジスタ番
号ＢＲ＃で指示されるアドレスベースレジスタＢＲ＃０
〜ＢＲ＃ｎのアドレスをアドレス演算器５に出力する。
【００２０】アドレス演算器５はメモリアクセスモード
レジスタ群３からのメモリアクセスモードにしたがっ
て、アドレスベースレジスタ群４からのアドレスと命令
語レジスタ１からのアドレス生成要素＊とをリソースと
して実効アドレスを生成する。
レジスタ群３からのメモリアクセスモードにしたがっ
て、アドレスベースレジスタ群４からのアドレスと命令
語レジスタ１からのアドレス生成要素＊とをリソースと
して実効アドレスを生成する。
【００２１】上記のアドレス演算器５の演算制御に用い
られたメモリアクセスモードは実効アドレスモードレジ
スタ６に保持され、アドレス演算器５で生成された実効
アドレスは実効アドレスレジスタ７に格納される。
られたメモリアクセスモードは実効アドレスモードレジ
スタ６に保持され、アドレス演算器５で生成された実効
アドレスは実効アドレスレジスタ７に格納される。
【００２２】よって、メモリオペランドを持つソフトウ
ェア命令が実行される場合、実効アドレスモードレジス
タ６に保持されたメモリアクセスモードと、実効アドレ
スレジスタ７に格納された実効アドレスとにしたがって
オペランドのメモリアクセスが行われる。
ェア命令が実行される場合、実効アドレスモードレジス
タ６に保持されたメモリアクセスモードと、実効アドレ
スレジスタ７に格納された実効アドレスとにしたがって
オペランドのメモリアクセスが行われる。
【００２３】ここで、メモリアクセスモードレジスタ群
３に保持されるメモリアクセスモードにはアドレス形式
が論理アドレスのメモリアクセスモードや、アドレス形
式が絶対アドレスのメモリアクセスモードなどがある。
３に保持されるメモリアクセスモードにはアドレス形式
が論理アドレスのメモリアクセスモードや、アドレス形
式が絶対アドレスのメモリアクセスモードなどがある。
【００２４】アドレス形式が論理アドレスのメモリアク
セスモードの場合、アドレス演算器５はアドレスベース
レジスタ群４からのアドレスと命令語レジスタ１からの
アドレス生成要素＊との論理アドレス演算を行う。その
後に、アドレス演算器５はセグメント表やページ表をア
クセスし、その演算結果に対して絶対アドレス変換を行
う。
セスモードの場合、アドレス演算器５はアドレスベース
レジスタ群４からのアドレスと命令語レジスタ１からの
アドレス生成要素＊との論理アドレス演算を行う。その
後に、アドレス演算器５はセグメント表やページ表をア
クセスし、その演算結果に対して絶対アドレス変換を行
う。
【００２５】一方、アドレス形式が絶対アドレスのメモ
リアクセスモードの場合、アドレス演算器５はアドレス
ベースレジスタ群４からのアドレスと命令語レジスタ１
からのアドレス生成要素＊との２進加算を行う。この場
合、アドレス演算器５はその加算結果に対して絶対アド
レス変換を行わない。
リアクセスモードの場合、アドレス演算器５はアドレス
ベースレジスタ群４からのアドレスと命令語レジスタ１
からのアドレス生成要素＊との２進加算を行う。この場
合、アドレス演算器５はその加算結果に対して絶対アド
レス変換を行わない。
【００２６】尚、メモリアクセスモードは上記の論理ア
ドレス形式を示すメモリアクセスモードや絶対アドレス
形式を示すメモリアクセスモード以外にも、アドレスの
ビット幅やアクセス先のメモリの種別（例えばユーザメ
モリやシステムメモリ）などによって定義されるメモリ
アクセスモードがある。その場合、アドレス演算器５で
はメモリアクセスモード夫々に応じた演算が行われる。
ドレス形式を示すメモリアクセスモードや絶対アドレス
形式を示すメモリアクセスモード以外にも、アドレスの
ビット幅やアクセス先のメモリの種別（例えばユーザメ
モリやシステムメモリ）などによって定義されるメモリ
アクセスモードがある。その場合、アドレス演算器５で
はメモリアクセスモード夫々に応じた演算が行われる。
【００２７】このように、アドレスベースレジスタ群４
のアドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎ各々に対
応するメモリアクセスモードをメモリアクセスモードレ
ジスタ群３の各メモリアクセスモードレジスタＡＭＲ＃
０〜ＡＭＲ＃ｎに格納しておき、アドレスベースレジス
タ群４から読出されたベースとなるアドレスに対応する
アクセスモードにしたがってアドレス演算器５で演算を
行って実効アドレスを生成することによって、プロセス
内で扱うアドレスにしたがってプロセスのメモリアクセ
スモードの切替えを行う必要がなくなる。よって、メモ
リアクセスモードの指示手順を減少させることができ、
同一プロセス内でも複数のメモリアクセスモードを効率
よく扱うことができる。
のアドレスベースレジスタＢＲ＃０〜ＢＲ＃ｎ各々に対
応するメモリアクセスモードをメモリアクセスモードレ
ジスタ群３の各メモリアクセスモードレジスタＡＭＲ＃
０〜ＡＭＲ＃ｎに格納しておき、アドレスベースレジス
タ群４から読出されたベースとなるアドレスに対応する
アクセスモードにしたがってアドレス演算器５で演算を
行って実効アドレスを生成することによって、プロセス
内で扱うアドレスにしたがってプロセスのメモリアクセ
スモードの切替えを行う必要がなくなる。よって、メモ
リアクセスモードの指示手順を減少させることができ、
同一プロセス内でも複数のメモリアクセスモードを効率
よく扱うことができる。
【００２８】
【発明の効果】以上説明したように本発明によれば、複
数のアドレスベースレジスタ各々に対応して予め設定さ
れたアクセスモードを保持しておき、複数のアドレスベ
ースレジスタのうち一つが指定されるときに該アドレス
ベースレジスタの内容と該アドレスベースレジスタに対
応するアクセスモードとを基にアドレスを生成すること
によって、メモリアクセスモードの指示手順を減少させ
ることができ、複数のメモリアクセスモードを効率よく
扱うことができるという効果がある。
数のアドレスベースレジスタ各々に対応して予め設定さ
れたアクセスモードを保持しておき、複数のアドレスベ
ースレジスタのうち一つが指定されるときに該アドレス
ベースレジスタの内容と該アドレスベースレジスタに対
応するアクセスモードとを基にアドレスを生成すること
によって、メモリアクセスモードの指示手順を減少させ
ることができ、複数のメモリアクセスモードを効率よく
扱うことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
３ メモリアクセスモードレジスタ群 ４ アドレスベースレジスタ群 ５ アドレス演算器 ６ 実効アドレスモードレジスタ ７ 実効アドレスレジスタ
Claims (1)
- 【請求項１】 アドレスベースレジスタの内容とアドレ
ス形式を示すメモリアクセスモードとを基に生成された
アドレスによってメモリアクセスを行うデータ処理装置
であって、複数のアドレスベースレジスタと、前記複数
のアドレスベースレジスタ各々に対応して予め設定され
た前記メモリアクセスモードを保持する保持手段と、前
記複数のアドレスベースレジスタのうち一つが指定され
るときに該アドレスベースレジスタの内容と該アドレス
ベースレジスタに対応する前記保持手段のメモリアクセ
スモードとを基にアドレスを生成する生成手段とを有す
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7635893A JPH06259317A (ja) | 1993-03-10 | 1993-03-10 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7635893A JPH06259317A (ja) | 1993-03-10 | 1993-03-10 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259317A true JPH06259317A (ja) | 1994-09-16 |
Family
ID=13603142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7635893A Pending JPH06259317A (ja) | 1993-03-10 | 1993-03-10 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259317A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730038A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Address controlling system |
-
1993
- 1993-03-10 JP JP7635893A patent/JPH06259317A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730038A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Address controlling system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06259317A (ja) | データ処理装置 | |
| JPS638971A (ja) | 多項式ベクトル演算実行制御装置 | |
| JPH0528431B2 (ja) | ||
| JP2000112754A (ja) | データ処理装置 | |
| JP2652973B2 (ja) | 画像処理装置 | |
| JP2895892B2 (ja) | データ処理装置 | |
| JPH1063503A (ja) | 演算処理装置及び演算処理方法 | |
| JPS59188900A (ja) | デ−タ処理装置 | |
| JPH03204029A (ja) | 情報処理装置 | |
| JPS6086625A (ja) | デ−タ処理装置 | |
| JPS6177937A (ja) | 情報処理装置 | |
| JPH0573305A (ja) | 情報処理装置 | |
| JPH0738157B2 (ja) | レジスタ選択方式 | |
| JPH0442328A (ja) | 情報処理装置の割り込み制御方式 | |
| JPH01201748A (ja) | データ処理装置 | |
| JPH04348446A (ja) | ダイレクトメモリアクセス装置 | |
| JPH05314003A (ja) | キャッシュメモリ装置 | |
| JPS62135937A (ja) | 割込み装置 | |
| JPH04138582A (ja) | 単一命令型並列計算機 | |
| JPH01222328A (ja) | データ処理方式 | |
| JPS6310254A (ja) | 情報処理装置 | |
| JPH0275066A (ja) | ベクトル演算装置 | |
| JPS6349942A (ja) | 演算処理装置 | |
| JPH05100846A (ja) | アキユームレータ指定装置 | |
| JPS61289431A (ja) | デ−タフロ−計算機における多方向分岐方式 |