JP2941192B2 - 線形変換を利用した画像処理用並列記憶装置 - Google Patents
線形変換を利用した画像処理用並列記憶装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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- Complex Calculations (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は線形変換（ｌｉｎｅａｒ
ｔｒａｎｓｆｏｒｍａｔｉｏｎ）を利用した画像処理
用並列記憶装置に関し、特に大量の画像データを高速で
処理し、ハードウェアの実現の効率性が高い線形変換を
利用した画像処理用並列記憶装置に関する。
ｔｒａｎｓｆｏｒｍａｔｉｏｎ）を利用した画像処理
用並列記憶装置に関し、特に大量の画像データを高速で
処理し、ハードウェアの実現の効率性が高い線形変換を
利用した画像処理用並列記憶装置に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９４−７８７４号（１９
９４年４月１４日出願）の明細書の記載に基づくもので
あって、当該韓国特許出願の番号を参照することによっ
て当該韓国特許出願の明細書の記載内容が本明細書の一
部分を構成するものとする。
の基礎たる韓国特許出願第１９９４−７８７４号（１９
９４年４月１４日出願）の明細書の記載に基づくもので
あって、当該韓国特許出願の番号を参照することによっ
て当該韓国特許出願の明細書の記載内容が本明細書の一
部分を構成するものとする。
【０００３】
【従来の技術】一般的に、並列記憶装置はデータのいわ
ゆるアクセス形態が予め分っている特定事項に関するデ
ータを多数個の記憶モジュールに適切に分散配置して高
い並列性を得ることができるようにした記憶装置であ
る。
ゆるアクセス形態が予め分っている特定事項に関するデ
ータを多数個の記憶モジュールに適切に分散配置して高
い並列性を得ることができるようにした記憶装置であ
る。
【０００４】さらに、画像処理用並列記憶装置は、画像
処理において、大部分の演算が１つの像点の単位よりは
むしろ、一定の形態、すなわち、水平ライン、垂直ライ
ン、２次元ブロックのような幾何学的な形態の像点集合
に対して同時にアクセス可能という特性を利用して、上
記幾何学的形態の像点に対しいろいろなアクセス形態で
同時にアクセス可能になっている記憶装置である。
処理において、大部分の演算が１つの像点の単位よりは
むしろ、一定の形態、すなわち、水平ライン、垂直ライ
ン、２次元ブロックのような幾何学的な形態の像点集合
に対して同時にアクセス可能という特性を利用して、上
記幾何学的形態の像点に対しいろいろなアクセス形態で
同時にアクセス可能になっている記憶装置である。
【０００５】上記の通り、幾何学的な形態の像点らに対
し、いろいろなアクセス形態で同時にアクセスを達成す
る並列記憶装置を構成するために、記憶モジュールを適
切に配置するための列回転方向（ｃｏｌｕｍｎ ｒｏｔ
ａｔｉｏｎ ｍｅｔｈｏｄ）と線形変換方法の両方が用
いられている。
し、いろいろなアクセス形態で同時にアクセスを達成す
る並列記憶装置を構成するために、記憶モジュールを適
切に配置するための列回転方向（ｃｏｌｕｍｎ ｒｏｔ
ａｔｉｏｎ ｍｅｔｈｏｄ）と線形変換方法の両方が用
いられている。
【０００６】
【発明が解決しようとする課題】しかしながら、データ
行列の座標にそれぞれ適切な定数を掛けてこの乗算結果
を互いに加えた値に対して記憶モジュールの数でモジュ
ロ（ｍｏｄｕｌｏ）演算を実行して得た値に基づいて記
憶モジュールを配置する従来の列回転方法は、画像処理
で用いられるいろいろなアクセス形態に対し同時にアク
セス可能になるように記憶モジュールを配置するために
は、その記憶モジュールの数が同時にアクセス可能な記
憶モジュールの数よりも大きい素数（ｐｒｉｍｅ ｎｕ
ｍｂｅｒ）でなければならないため、アドレス計算回路
の素数によるモジュロ演算が必要であり、そのためハー
ドウェア構成時にその回路が複雑となり、データ処理時
間が多く必要とされてハードウェア実現の効率性が低下
するという問題点があった。
行列の座標にそれぞれ適切な定数を掛けてこの乗算結果
を互いに加えた値に対して記憶モジュールの数でモジュ
ロ（ｍｏｄｕｌｏ）演算を実行して得た値に基づいて記
憶モジュールを配置する従来の列回転方法は、画像処理
で用いられるいろいろなアクセス形態に対し同時にアク
セス可能になるように記憶モジュールを配置するために
は、その記憶モジュールの数が同時にアクセス可能な記
憶モジュールの数よりも大きい素数（ｐｒｉｍｅ ｎｕ
ｍｂｅｒ）でなければならないため、アドレス計算回路
の素数によるモジュロ演算が必要であり、そのためハー
ドウェア構成時にその回路が複雑となり、データ処理時
間が多く必要とされてハードウェア実現の効率性が低下
するという問題点があった。
【０００７】一方、データ行列の座標を２進ベクトルと
みなし、ここに適切な２進変換行列を掛けてこの乗算結
果をＸＯＲ（排他的論理和）演算した値に基づいて記憶
モジュールを配置する従来の線形変換方法は、上記列回
転方法に比べて全ての演算がＸＯＲやＡＮＤ（論理積）
等のビット単位演算のみを用いて実行しているため、ア
ドレス計算回路が単純となるという長所があるが、同時
にアクセスする像点（ｉｍａｇｅ ｐｏｉｎｔ）の数と
記憶モジュールの数が同じである場合のみを前提事項と
して想定したものであるので、任意の位置における水平
ライン，垂直ライン，２次元ブロック形態へのアクセス
が不可能であり、特定な位置の像点に対してのみ同時に
アクセスできるという制約があった。
みなし、ここに適切な２進変換行列を掛けてこの乗算結
果をＸＯＲ（排他的論理和）演算した値に基づいて記憶
モジュールを配置する従来の線形変換方法は、上記列回
転方法に比べて全ての演算がＸＯＲやＡＮＤ（論理積）
等のビット単位演算のみを用いて実行しているため、ア
ドレス計算回路が単純となるという長所があるが、同時
にアクセスする像点（ｉｍａｇｅ ｐｏｉｎｔ）の数と
記憶モジュールの数が同じである場合のみを前提事項と
して想定したものであるので、任意の位置における水平
ライン，垂直ライン，２次元ブロック形態へのアクセス
が不可能であり、特定な位置の像点に対してのみ同時に
アクセスできるという制約があった。
【０００８】従って、本発明は、上記の如き従来技術が
直面する問題点を解決するために案出したもので、従来
の線形変換方法を拡張して記憶モジュールの数を、同時
にアクセスする像点数の２倍で構成することで、任意の
位置で同時アクセスするのが可能であり、かつ列回転方
法に比べてハードウェアへの実現が簡単であり、処理速
度が早いためハードウェアの実現の効率性が高い線形変
換を利用した画像処理用並列記憶装置を提供することを
目的とする。
直面する問題点を解決するために案出したもので、従来
の線形変換方法を拡張して記憶モジュールの数を、同時
にアクセスする像点数の２倍で構成することで、任意の
位置で同時アクセスするのが可能であり、かつ列回転方
法に比べてハードウェアへの実現が簡単であり、処理速
度が早いためハードウェアの実現の効率性が高い線形変
換を利用した画像処理用並列記憶装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、与えられた数のプロセッサで構成された
並列プロセッサアレーと共に使用する線形変換を利用し
た画像処理用並列記憶装置であって、対応の記憶モジュ
ールのアクセスパターン、基準座標、及び記憶モジュー
ル番号から該当の各記憶モジュールのアドレスを計算す
る、与えられた前記プロセッサの数の２倍の数で構成さ
れたアドレス計算回路部（１０）と、対応の前記アドレ
ス計算回路部で計算された前記アドレスと読み取り／書
き込み信号の入力に応じて実際のデータの格納と入出力
を行う、与えられた前記プロセッサの数の２倍の数で構
成されたメモリセル（２０）と、与えられた前記アクセ
スパターンに応じて前記プロセッサと前記記憶モジュー
ルの間にデータ経路を同時に生成するデータ経路生成手
段（６０）とを含み、該データ経路生成手段は、前記記
憶モジュールの実際の順序と前記ブロセッサが必要とす
る論理的な順序とを一致させるデータ経路を生成し、生
成された該データ経路を通じて前記メモリセルに対して
データを入出力する複数のオメガ網（３０）と、前記ア
クセスパターンの入力に応じて各前記オメガ網と前記プ
ロセッサのデータ端子との間に適切な経路を生成して、
該オメガ網内に衝突無しにデータを転送するシフト回路
部（４０）とを有することを特徴とする。
に、本発明は、与えられた数のプロセッサで構成された
並列プロセッサアレーと共に使用する線形変換を利用し
た画像処理用並列記憶装置であって、対応の記憶モジュ
ールのアクセスパターン、基準座標、及び記憶モジュー
ル番号から該当の各記憶モジュールのアドレスを計算す
る、与えられた前記プロセッサの数の２倍の数で構成さ
れたアドレス計算回路部（１０）と、対応の前記アドレ
ス計算回路部で計算された前記アドレスと読み取り／書
き込み信号の入力に応じて実際のデータの格納と入出力
を行う、与えられた前記プロセッサの数の２倍の数で構
成されたメモリセル（２０）と、与えられた前記アクセ
スパターンに応じて前記プロセッサと前記記憶モジュー
ルの間にデータ経路を同時に生成するデータ経路生成手
段（６０）とを含み、該データ経路生成手段は、前記記
憶モジュールの実際の順序と前記ブロセッサが必要とす
る論理的な順序とを一致させるデータ経路を生成し、生
成された該データ経路を通じて前記メモリセルに対して
データを入出力する複数のオメガ網（３０）と、前記ア
クセスパターンの入力に応じて各前記オメガ網と前記プ
ロセッサのデータ端子との間に適切な経路を生成して、
該オメガ網内に衝突無しにデータを転送するシフト回路
部（４０）とを有することを特徴とする。
【００１０】
【実施例】以下、本発明の実施例を添付した図面を参照
して詳細に説明する。
して詳細に説明する。
【００１１】画像行列を行と列のサイズがＷ（Ｗは偶数
で、Ｗ＝２W ，ｗ≧２である）である２次元行列
Ｉ（．，．）で表し、この画像行列の各構成要素Ｉ
（ｉ，ｊ）を像点と想定すると、その画像行列で０≦
ｊ，ｊ≦Ｗ−１条件に対する該当位置の色と明るさ（輝
度）を表示するための画像処理において、Ｎ（Ｎ＝２
n ，ｎ≦ｗの条件を満足する偶数）個の垂直（Ｎ×１）
と水平（１×Ｎ）の２次元ブロック（√Ｎ×√Ｎ）形態
のアクセス可能な像点、すなわち、上記画像行列の任意
の一点Ｉ（ｉ，ｊ）を基準として、ブロック（ＢＫ）形
態のアクセス可能な像点は、
で、Ｗ＝２W ，ｗ≧２である）である２次元行列
Ｉ（．，．）で表し、この画像行列の各構成要素Ｉ
（ｉ，ｊ）を像点と想定すると、その画像行列で０≦
ｊ，ｊ≦Ｗ−１条件に対する該当位置の色と明るさ（輝
度）を表示するための画像処理において、Ｎ（Ｎ＝２
n ，ｎ≦ｗの条件を満足する偶数）個の垂直（Ｎ×１）
と水平（１×Ｎ）の２次元ブロック（√Ｎ×√Ｎ）形態
のアクセス可能な像点、すなわち、上記画像行列の任意
の一点Ｉ（ｉ，ｊ）を基準として、ブロック（ＢＫ）形
態のアクセス可能な像点は、
【００１２】
【数８】ＢＬ（ｉ，ｊ）＝｛Ｉ（ｉ＋ａ，ｊ＋ｂ）｜０
≦ａ，ｂ≦√Ｎ−１）｝，０≦ｉ， ｊ≦Ｗ−√Ｎ−１ であり、垂直ライン（ＶＳ）形態のアクセス可能な像点
は、
≦ａ，ｂ≦√Ｎ−１）｝，０≦ｉ， ｊ≦Ｗ−√Ｎ−１ であり、垂直ライン（ＶＳ）形態のアクセス可能な像点
は、
【００１３】
【数９】ＶＳ（ｉ，ｊ）＝｛Ｉ（ｉ＋ａ，ｊ）｜０≦ａ
≦Ｎ−１｝，０≦ｉ≦Ｗ−Ｎ−１， ０≦ｊ≦Ｗ−１ であり、水平ライン（ＨＳ）形態のアクセス可能な像点
は、
≦Ｎ−１｝，０≦ｉ≦Ｗ−Ｎ−１， ０≦ｊ≦Ｗ−１ であり、水平ライン（ＨＳ）形態のアクセス可能な像点
は、
【００１４】
【数１０】ＨＳ（ｉ，ｊ）＝｛Ｉ（ｉ，ｊ＋ｂ）｜０≦
ｂ≦Ｎ−１｝，０≦ｉ≦Ｗ−１， ｏ≦ｊ≦Ｗ−Ｎ−１ であると、表すことができる。
ｂ≦Ｎ−１｝，０≦ｉ≦Ｗ−１， ｏ≦ｊ≦Ｗ−Ｎ−１ であると、表すことができる。
【００１５】任意の整数ｘに対しｘを２進数で表現した
とき、ｘk-1 は右側からｋ番目ビットの値を表し、ｘ
k:l （ｌ≦ｋ）は２進表現がｘk …ｘl であるｋ−ｌ＋
１ビットで構成された整数を表すとするときに、像点の
座標ｉ，ｊに対しｉn-1:0 ，ｊn-1:0 をｉ，ｊの下位ｎ
ビットで構成されたベクトルを表すとすると、上記の如
き３種類のアクセス形態に対し、それぞれ一度にアクセ
ス可能になるように記憶モジュールを配置するために用
いられるモジュール割当関数は、すなわち、画像行列の
像点Ｉ（ｉ，ｊ）に対するモジュール割当関数（μ）
は、
とき、ｘk-1 は右側からｋ番目ビットの値を表し、ｘ
k:l （ｌ≦ｋ）は２進表現がｘk …ｘl であるｋ−ｌ＋
１ビットで構成された整数を表すとするときに、像点の
座標ｉ，ｊに対しｉn-1:0 ，ｊn-1:0 をｉ，ｊの下位ｎ
ビットで構成されたベクトルを表すとすると、上記の如
き３種類のアクセス形態に対し、それぞれ一度にアクセ
ス可能になるように記憶モジュールを配置するために用
いられるモジュール割当関数は、すなわち、画像行列の
像点Ｉ（ｉ，ｊ）に対するモジュール割当関数（μ）
は、
【００１６】
【数１１】
【００１７】と表すことができる。
【００１８】ここで、｛ｘ，ｙ｝は｛ｘ，ｙ｝＝ｘ×２
[log y] ＋ｙの式で表わされる接続演算子（［ｘ］はｘ
より大きいかまたは同じ最小整数）を表し、Ｉn/2 はｎ
／２×ｎ／２の恒等行列を表し、０n/2 はｎ／２×ｎ／
２の零行列を表す。
[log y] ＋ｙの式で表わされる接続演算子（［ｘ］はｘ
より大きいかまたは同じ最小整数）を表し、Ｉn/2 はｎ
／２×ｎ／２の恒等行列を表し、０n/2 はｎ／２×ｎ／
２の零行列を表す。
【００１９】一方、上記の如きモジュール割当関数に基
づいて配置された各記憶モジュールの実際の記憶素子に
アクセス可能となるように、各記憶モジュール内のアド
レスを指定するのに用いるアドレス割当関数、すなわ
ち、像点Ｉ（ｉ，ｊ）のアドレスは、
づいて配置された各記憶モジュールの実際の記憶素子に
アクセス可能となるように、各記憶モジュール内のアド
レスを指定するのに用いるアドレス割当関数、すなわ
ち、像点Ｉ（ｉ，ｊ）のアドレスは、
【００２０】
【数１２】ａ（ｉ，ｊ）＝｛ｉw-1:n/2+1 ，ｊ
w-1:n/2 ｝と表すことができる。
w-1:n/2 ｝と表すことができる。
【００２１】上記の如き本発明の方法を利用した本発明
の一実施例の並列記憶装置が図１に示されている。
の一実施例の並列記憶装置が図１に示されている。
【００２２】本発明の実施例の画像処理用並列記憶装置
は、図１に示す通り、アクセス形態ｔ、基準座標Ｉ
（ｉ，ｊ）、および各該当の記憶モジュールの記憶モジ
ュール番号に基づいて各該当記憶モジュールのアドレス
（ａi ）を計算・生成する複数のアドレス計算回路部１
０と、このアドレス計算回路部１０で計算・生成された
住所ａi と読出し／書込み信号ｒ／ｗを受けて実データ
ｄi の記憶と入出力を実行する複数のメモリセルｍｃi
とから構成された記憶モジュール部５０を有し、かつ上
記記憶モジュールの実際の処理順序とプロセッサが必要
とする論理順序とを一致させるようにするＮ×Ｎオメガ
網３０およびシフト回路部４０とから構成された再配列
回路部６０を有している。
は、図１に示す通り、アクセス形態ｔ、基準座標Ｉ
（ｉ，ｊ）、および各該当の記憶モジュールの記憶モジ
ュール番号に基づいて各該当記憶モジュールのアドレス
（ａi ）を計算・生成する複数のアドレス計算回路部１
０と、このアドレス計算回路部１０で計算・生成された
住所ａi と読出し／書込み信号ｒ／ｗを受けて実データ
ｄi の記憶と入出力を実行する複数のメモリセルｍｃi
とから構成された記憶モジュール部５０を有し、かつ上
記記憶モジュールの実際の処理順序とプロセッサが必要
とする論理順序とを一致させるようにするＮ×Ｎオメガ
網３０およびシフト回路部４０とから構成された再配列
回路部６０を有している。
【００２３】各上記アドレス計算回路部１０は、垂直ラ
イン、水平ライン、およびブロック形態でアクセスする
時の下位ｎビットの座標を受けて、アクセス形態ｔに基
づいて上記受け入れた座標のうちの１つの座標を出力す
るマルチプレクサ（ＭＵＸ）と、このマルチプレクサ
（ＭＵＸ）の出力と基準座標（ｉ0 ，ｊ0 ）の下位ｎビ
ットの値とを比較する比較器と、この比較器の出力と上
記基準座標（ｉ0 ，ｊ0）の下位ｎビットの値とを加算
する加算器とを包含している。
イン、水平ライン、およびブロック形態でアクセスする
時の下位ｎビットの座標を受けて、アクセス形態ｔに基
づいて上記受け入れた座標のうちの１つの座標を出力す
るマルチプレクサ（ＭＵＸ）と、このマルチプレクサ
（ＭＵＸ）の出力と基準座標（ｉ0 ，ｊ0 ）の下位ｎビ
ットの値とを比較する比較器と、この比較器の出力と上
記基準座標（ｉ0 ，ｊ0）の下位ｎビットの値とを加算
する加算器とを包含している。
【００２４】なお、上記オメガ網３０は、D.H.Lawrieの
１９７５年提案した多段階連結網として一般的な概念の
オメガ網である。すなわち、このオメガ網３０は、シャ
フル結合と交換スイッチ群からなるシャフルエクスチェ
ンジをｌｏｇ2 Ｎ段連結して得られる構成のものである
（参考文献：D.H.Lawrie:"Access and Alignmentof
Data in an Array Processor",IEEE Tranas.,C
-24,No ．１２，pp.1145-1155(1975)、あるいは富田眞
治 他著「コンピュータアーキテクチャシリーズ 並列
処理マシン」１００〜１０２頁、オーム社 １９８９年
発行を参照）。次に、上記の如き構成を有する本願発明
の実施例の並列記憶装置の動作を説明する。
１９７５年提案した多段階連結網として一般的な概念の
オメガ網である。すなわち、このオメガ網３０は、シャ
フル結合と交換スイッチ群からなるシャフルエクスチェ
ンジをｌｏｇ2 Ｎ段連結して得られる構成のものである
（参考文献：D.H.Lawrie:"Access and Alignmentof
Data in an Array Processor",IEEE Tranas.,C
-24,No ．１２，pp.1145-1155(1975)、あるいは富田眞
治 他著「コンピュータアーキテクチャシリーズ 並列
処理マシン」１００〜１０２頁、オーム社 １９８９年
発行を参照）。次に、上記の如き構成を有する本願発明
の実施例の並列記憶装置の動作を説明する。
【００２５】各記憶モジュールのアドレスは各関連の像
点の座標の関数であるので、各記憶モジュールは自分の
アドレスを計算するために、先ず、基準座標とアクセス
形態とに基づいて各記憶モジュールの関連する像点の座
標を計算する。すなわち、各記憶モジュールの番号と定
められた基準座標およびアクセス形態とから像点座標
ｉ，ｊの下位ｎ番目のビット値をまず計算し、算出した
この値に基準座標の値を加えることで完全な像点座標
ｉ，ｊの値を求める。
点の座標の関数であるので、各記憶モジュールは自分の
アドレスを計算するために、先ず、基準座標とアクセス
形態とに基づいて各記憶モジュールの関連する像点の座
標を計算する。すなわち、各記憶モジュールの番号と定
められた基準座標およびアクセス形態とから像点座標
ｉ，ｊの下位ｎ番目のビット値をまず計算し、算出した
この値に基準座標の値を加えることで完全な像点座標
ｉ，ｊの値を求める。
【００２６】すなわち、ｉ0 ，ｊ0 が基準点の座標を表
し、ｓが記憶モジュールの番号を表し、ＬＴ（ｘ，ｙ）
がブルー代数の“ｌｅｓｓ ｔｈａｎ”関数（すなわ
ち、ＬＴ（ｘ，ｙ）＝１、ただしｘ＜ｙの場合、および
ＬＴ（ｘ，ｙ）＝０、ただしｘ≧ｙの場合）で表され、
Ｑが
し、ｓが記憶モジュールの番号を表し、ＬＴ（ｘ，ｙ）
がブルー代数の“ｌｅｓｓ ｔｈａｎ”関数（すなわ
ち、ＬＴ（ｘ，ｙ）＝１、ただしｘ＜ｙの場合、および
ＬＴ（ｘ，ｙ）＝０、ただしｘ≧ｙの場合）で表され、
Ｑが
【００２７】
【数１３】
【００２８】のマトリックスで表され、Ｑ-1がＱの逆行
列であるとすると、各アクセス形態による下位ｎビット
の座標は、水平ライン形態のアクセス時に、
列であるとすると、各アクセス形態による下位ｎビット
の座標は、水平ライン形態のアクセス時に、
【００２９】
【数１４】
【００３０】で表され、垂直ライン形態のアクセス時
に、
に、
【００３１】
【数１５】
【００３２】で表され、ブロック形態のアクセス時に、
【００３３】
【数１６】
【００３４】で表される。
【００３５】上記の如きアクセス形態によって像点座標
の下位ｎビットの値を計算する各々異なるアドレス計算
回路部が図２，図３および図４に示されている。
の下位ｎビットの値を計算する各々異なるアドレス計算
回路部が図２，図３および図４に示されている。
【００３６】上記のようにして求められた解ｎビットの
値を像点基準座標ｉ0 ，ｊ0 の下位ｎビットの値と比較
し、
値を像点基準座標ｉ0 ，ｊ0 の下位ｎビットの値と比較
し、
【００３７】
【数１７】 ｉw-1:n ＝ｉ0 w-1:n＋ＬＴ（ｉn-1:0 ，ｉ0 n-1:0） ｊw-1:n ＝ｊ0 w-1:n＋ＬＴ（ｊn-1:0 ，ｊ0 n-1:0） の式を用いて残りの上位ビット（高位ビット）の値を求
める。
める。
【００３８】このようにアクセス形態、基準座標、およ
び各記憶モジュール番号に基づいて各該当の記憶モジュ
ールのアドレスを計算するアドレス計算回路部１０が図
５に示されている。
び各記憶モジュール番号に基づいて各該当の記憶モジュ
ールのアドレスを計算するアドレス計算回路部１０が図
５に示されている。
【００３９】上記の通り、アドレス計算回路部１０によ
り計算されたアドレスに基づいて記憶モジュールの実際
の処理順序とプロセッサが必要とする論理順序とを一致
させるために、データベクトルが水平ライン形態とブロ
ック形態のいずれかのアクセスにおいてオメガ網３０を
通過できるように、オメガ網３０およびシフト回路部４
０を通じて、データベクトルの順序が逆転される。
り計算されたアドレスに基づいて記憶モジュールの実際
の処理順序とプロセッサが必要とする論理順序とを一致
させるために、データベクトルが水平ライン形態とブロ
ック形態のいずれかのアクセスにおいてオメガ網３０を
通過できるように、オメガ網３０およびシフト回路部４
０を通じて、データベクトルの順序が逆転される。
【００４０】すなわち、プロセッサ側のデータベクトル
をＤ、各オメガ網側のデータベクトルをＩ0 ，Ｉ1 と
し、ｋs はｋの反転、つまりｋの上位ｎ／２ビットとｋ
の下位ｎ／２ビット間の反転（ｉｎｖｅｒｓｉｏｎ）を
表すとすると、シフト回路部４０で利用する水平ライン
形態とブロック形態のいずれかのアクセスでのシフト関
数は、
をＤ、各オメガ網側のデータベクトルをＩ0 ，Ｉ1 と
し、ｋs はｋの反転、つまりｋの上位ｎ／２ビットとｋ
の下位ｎ／２ビット間の反転（ｉｎｖｅｒｓｉｏｎ）を
表すとすると、シフト回路部４０で利用する水平ライン
形態とブロック形態のいずれかのアクセスでのシフト関
数は、
【００４１】
【数１８】
【００４２】であり、垂直ライン形態のアクセスでのシ
フト関数は、
フト関数は、
【００４３】
【数１９】 Ｉ0 k＝Ｄk ， ０≦ｋ≦Ｎ−１、 ただし ｉn/2 ＝０の場合 Ｉ1 k＝Ｄk ， ０≦ｋ≦Ｎ−１、 ただし ｉn/2 ＝１の場合 であって、このように構成したシフト回路部が図６に示
されている。
されている。
【００４４】一方、Ｎ×Ｎオメガ網３０は、一部の入力
のみが用いられている場合にも動作できるように一般的
なオメガ網のスイッチを変形して用いれば良い。
のみが用いられている場合にも動作できるように一般的
なオメガ網のスイッチを変形して用いれば良い。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
色々なアクセスパターンのいずれに対しても衝突無しに
同時にアクセス可能であり、かつハードウエアの構成が
簡単で処理速度が早いという効果を得ることができる。
色々なアクセスパターンのいずれに対しても衝突無しに
同時にアクセス可能であり、かつハードウエアの構成が
簡単で処理速度が早いという効果を得ることができる。
【００４６】
【図１】本発明に係る一実施例の並列記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明に係る水平ライン形態のアクセス時に像
点座標の下位ｎビットを計算するアドレス計算回路部の
構成を示すブロック図である。
点座標の下位ｎビットを計算するアドレス計算回路部の
構成を示すブロック図である。
【図３】本発明に係る垂直ライン形態のアクセス時に像
点座標の下位ｎビットを計算するアドレス計算回路部の
構成を示すブロック図である。
点座標の下位ｎビットを計算するアドレス計算回路部の
構成を示すブロック図である。
【図４】本発明に係るブロック形態のアクセス時に像点
座標の下位ｎビットを計算するアドレス計算回路部の構
成を示すブロック図である。
座標の下位ｎビットを計算するアドレス計算回路部の構
成を示すブロック図である。
【図５】本発明に係る図２，図３，図４のアドレス計算
回路部の計算結果に基づいて最終的な像点座標を計算す
るアドレス計算回路部の構成を示すブロック図である。
回路部の計算結果に基づいて最終的な像点座標を計算す
るアドレス計算回路部の構成を示すブロック図である。
【図６】図１の並列記憶装置の一部を構成するシフト回
路部の構成を示すブロック図である。
路部の構成を示すブロック図である。
１０ アドレス計算回路部 ２０ メモリセル ３０ オメガ網 ４０ シフト回路部 ５０ 記憶モジュール部 ６０ 再配列回路部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム キル ユン 大韓民国 デージョン スウォク クセ ントン 373−１ ハングカハァクキス ゥルウォン内 (56)参考文献 特開 昭60−260086（ＪＰ，Ａ) 特開 昭57−114182（ＪＰ，Ａ) 特開 昭63−67655（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 1/60 G06F 12/00 580
Claims (7)
- 【請求項１】 与えられた数のプロセッサで構成された
並列プロセッサアレーと共に使用する線形変換を利用し
た画像処理用並列記憶装置であって、 対応の記憶モジュールのアクセスパターン、基準座標、
及び記憶モジュール番号から該当の各記憶モジュールの
アドレスを計算する、与えられた前記プロセッサの数の
２倍の数で構成されたアドレス計算回路部と、 対応の前記アドレス計算回路部で計算された前記アドレ
スと読み取り／書き込み信号の入力に応じて実際のデー
タの格納と入出力を行う、与えられた前記プロセッサの
数の２倍の数で構成されたメモリセルと、 与えられた前記アクセスパターンに応じて前記プロセッ
サと前記記憶モジュールの間にデータ経路を同時に生成
するデータ経路生成手段とを含み、 該データ経路生成手段は、前記記憶モジュールの実際の
順序と前記ブロセッサが必要とする論理的な順序とを一
致させるデータ経路を生成し、生成された該データ経路
を通じて前記メモリセルに対してデータを入出力する複
数のオメガ網と、 前記アクセスパターンの入力に応じて各前記オメガ網と
前記プロセッサのデータ端子との間に適切な経路を生成
して、該オメガ網内に衝突無しにデータを転送するシフ
ト回路部とを有することを特徴とする線形変換を利用し
た画像処理用並列記憶装置。 - 【請求項２】 請求項１の記載において、ｉ0 ，ｊ0 は
基準座標を示し、ｓは記憶モジュール番号を表し、Ｑ-1
は下記の行列Ｑの逆行列であるとして、 【数１】 各前記アドレス計算回路部の下位ｎビットの座標が、水
平ライン形態のアクセス時に、 【数２】 により算出されるように構成されていることを特徴とす
る線形変換を利用した画像処理用並列記憶装置。 - 【請求項３】 請求項１の記載において、ｉ0 ，ｊ0 は
基準座標を示し、ｓは記憶モジュール番号を表し、Ｑ-1
は下記の行列Ｑの逆行列であるとして、 【数３】 各前記アドレス計算回路部の下位ｎビットの座標が、垂
直ライン形態のアクセス時に、 【数４】 により算出されるように構成されていることを特徴とす
る線形変換を利用した画像処理用並列記憶装置。 - 【請求項４】 請求項１の記載において、ｉ0 ，ｊ0 は
基準座標を表し、ｓは記憶モジュール番号を表し、ＬＴ
（ｘ，ｙ）がブルー代数の“ｌｅｓｓ ｔｈａｎ”関数
（ＬＴ（ｘ，ｙ）＝１、ただしｘ＜ｙの場合、およびＬ
Ｔ（ｘ，ｙ）＝０、ただしｘ≧ｙの場合）を表すとし
て、 各前記アドレス計算回路部の下位ｎビットの座標が、ブ
ロック形態のアクセス時に、 【数５】 により算出されるように構成されていることを特徴とす
る線形変換を利用した画像処理用並列記憶装置。 - 【請求項５】 請求項１ないし４のいずれかの項の記載
において、各前記アドレス計算回路部は、 垂直ライン、水平ラインおよびブロックの形態のアクセ
ス時の下位ｎビットの座標を受けてアクセス形態に基づ
いて該座標のうちのいずれか１つの座標を出力するマル
チプレクサと、 該マルチプレクサの出力と基準座標（ｉ0 ，ｊ0 ）の下
位ｎビットの値とを比較する比較器と、 該比較器の出力と前記基準座標（ｉ0 ，ｊ0 ）の下位ｎ
ビットの値とを加算する加算器とを有することを特徴と
する線形変換を利用した画像処理用並列記憶装置。 - 【請求項６】 請求項１の記載において、Ｄはプロセッ
サ側のデータベクトルを表し、Ｉ0 ，Ｉ1 は各前記オメ
ガ網側のデータベクトルを表し、ｋs はｋの反転、すな
わちｋの上位ｎ／２ビットと下位ｎ／２ビット間の反転
を表すとして、 前記シフト回路部は、水平ライン形態とブロック形態の
いずれかのアクセス時に、下記のシフト関数 【数６】 によって、各前記オメガ網と前記データ端子間に適切な
経路を生成するように構成されていることを特徴とする
線形変換を利用した画像処理用並列記憶装置。 - 【請求項７】 請求項１の記載において、Ｄはプロセッ
サ側のデータベクトルを表し、Ｉ0 ，Ｉ1 は各前記オメ
ガ網側のデータベクトルを表すとして、 前記シフト回路部は、水平ライン形態とブロック形態の
いずれかのアクセス時に、下記のシフト関数 【数７】 Ｉ0 k＝Ｄk ， ０≦ｋ≦Ｎ−１、 ただし ｉn/2 ＝０の場合 Ｉ1 k＝Ｄk ， ０≦ｋ≦Ｎ−１、 ただし ｉn/2 ＝１の場合 によって、各前記オメガ網と前記データ端子間に適切な
経路を生成するように構成されていることを特徴とする
線形変換を利用した画像処理用並列記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940007874A KR0119725B1 (ko) | 1994-04-14 | 1994-04-14 | 선형변환 방법을 이용한 영상처리용 병렬기억장치 |
| KR1994-7874 | 1994-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07282240A JPH07282240A (ja) | 1995-10-27 |
| JP2941192B2 true JP2941192B2 (ja) | 1999-08-25 |
Family
ID=19381074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7089770A Expired - Lifetime JP2941192B2 (ja) | 1994-04-14 | 1995-04-14 | 線形変換を利用した画像処理用並列記憶装置 |
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|---|---|
| US (1) | US5933861A (ja) |
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| KR (1) | KR0119725B1 (ja) |
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| KR100401946B1 (ko) * | 2001-08-10 | 2003-10-17 | 박종원 | 주소계산과 자료이동방법 및 이를 이용한 충돌회피 기억 장치 |
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-
1994
- 1994-04-14 KR KR1019940007874A patent/KR0119725B1/ko not_active IP Right Cessation
-
1995
- 1995-04-14 JP JP7089770A patent/JP2941192B2/ja not_active Expired - Lifetime
- 1995-04-14 CN CN95103825A patent/CN1073262C/zh not_active Expired - Lifetime
-
1997
- 1997-10-14 US US08/949,542 patent/US5933861A/en not_active Expired - Lifetime
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|---|---|
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| US5933861A (en) | 1999-08-03 |
| CN1118923A (zh) | 1996-03-20 |
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