JPS6290967A - 受光用半導体集積回路 - Google Patents
受光用半導体集積回路Info
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- JPS6290967A JPS6290967A JP60229933A JP22993385A JPS6290967A JP S6290967 A JPS6290967 A JP S6290967A JP 60229933 A JP60229933 A JP 60229933A JP 22993385 A JP22993385 A JP 22993385A JP S6290967 A JPS6290967 A JP S6290967A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
-
- G—PHYSICS
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- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は、受光素子と、その受光出力をレベル弁別し
て２値化出力を得るための周辺回路とを１つの半導体基
板に集積形成した受光用半導体集積回路に関する。
て２値化出力を得るための周辺回路とを１つの半導体基
板に集積形成した受光用半導体集積回路に関する。
［発明の技術的背景と問題点コ
従来特開昭５８−１７００７７等の半導体受光装置が知
られている。又従来の受光用半導体集積回路は、等何回
路で表わすと第４図のような構成になっていた。
られている。又従来の受光用半導体集積回路は、等何回
路で表わすと第４図のような構成になっていた。
第４図において、１は受光素子であるフォトダイオード
で、例えばダイポーラ構造におけるＰ型シリコン基板と
Ｎ−エピタキシャル層の間のＰＮ接合を利用して形成さ
れる。２はフォトダイオード１の出力電流を電圧に変換
するための負荷抵抗で、数百０から１ＭΩ程度の高抵抗
を必要とする。
で、例えばダイポーラ構造におけるＰ型シリコン基板と
Ｎ−エピタキシャル層の間のＰＮ接合を利用して形成さ
れる。２はフォトダイオード１の出力電流を電圧に変換
するための負荷抵抗で、数百０から１ＭΩ程度の高抵抗
を必要とする。
したがって例えば、Ｎ−エピタキシャル層にボロンをイ
オン注入して得られるシート抵抗５にΩ／口程度のイオ
ン注入抵抗などでこの負荷抵抗２が構成される。３は直
流増幅器で、負荷抵抗２により電圧変換されたフォトダ
イオード１の受光信号を直流増幅する。４はバイアス回
路で、直流増幅器３へのバイアスレベルを設定する。５
はシュミットトリガ回路で、直流増幅器３の出力をレベ
ル弁別して２値化信号に変換する。
オン注入して得られるシート抵抗５にΩ／口程度のイオ
ン注入抵抗などでこの負荷抵抗２が構成される。３は直
流増幅器で、負荷抵抗２により電圧変換されたフォトダ
イオード１の受光信号を直流増幅する。４はバイアス回
路で、直流増幅器３へのバイアスレベルを設定する。５
はシュミットトリガ回路で、直流増幅器３の出力をレベ
ル弁別して２値化信号に変換する。
しかしながら、このような従来の受光用半導体集積回路
にあっては、フォトダイオードの出力電流を高抵抗によ
り電圧信号に変換し、それを直流増幅した後に２１１１
Ｉ化する構成となっていたため、構成素子数が４０〜５
０と多く、半導体チップ上の占有面積が大きいという問
題があった。特に抵抗２の占有面積が問題になる。例え
ば５００にΩの高抵抗は１５０μｓ ｘ３００μｍ程度
の大きなスペースが必要になる。また、直流電圧増幅を
行なうため、バイアス点も増幅されて感度のバラツキが
大きく、温度依存性も大きいという問題点もあった。
にあっては、フォトダイオードの出力電流を高抵抗によ
り電圧信号に変換し、それを直流増幅した後に２１１１
Ｉ化する構成となっていたため、構成素子数が４０〜５
０と多く、半導体チップ上の占有面積が大きいという問
題があった。特に抵抗２の占有面積が問題になる。例え
ば５００にΩの高抵抗は１５０μｓ ｘ３００μｍ程度
の大きなスペースが必要になる。また、直流電圧増幅を
行なうため、バイアス点も増幅されて感度のバラツキが
大きく、温度依存性も大きいという問題点もあった。
［発明の目的］
この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、受光レベルの弁別精度のバラツキが少な
く、温度依存性も小さい高性能な受光用半導体集積回路
を、より簡単な回路構成でより小さな占有面積で半導体
チップ上に集積形成することにある。
、その目的は、受光レベルの弁別精度のバラツキが少な
く、温度依存性も小さい高性能な受光用半導体集積回路
を、より簡単な回路構成でより小さな占有面積で半導体
チップ上に集積形成することにある。
［発明の構成］
この発明による受光用半導体集積回路は、受光素子と、
この受光素子と直列に電源ラインに接続された接合型Ｆ
ＥＴからなる定電流回路と、この定電流回路と上記受光
素子の接続点の電圧がゲートに印加される第２の接合型
ＦＥＴを含み、上記受光素子の出力電流が上記定電流回
路の定電流領域に達したか否かによって生じる上記ゲー
ト電圧の急激な変化を波形整形して２値化出力をえる波
形整形回路とを１つの半導体基板に集積形成したもので
ある。
この受光素子と直列に電源ラインに接続された接合型Ｆ
ＥＴからなる定電流回路と、この定電流回路と上記受光
素子の接続点の電圧がゲートに印加される第２の接合型
ＦＥＴを含み、上記受光素子の出力電流が上記定電流回
路の定電流領域に達したか否かによって生じる上記ゲー
ト電圧の急激な変化を波形整形して２値化出力をえる波
形整形回路とを１つの半導体基板に集積形成したもので
ある。
［発明の実施例コ
第１図はこの発明の一実施例による受光用半導体集積回
路の等価回路であり、第２図はその主要部の半導体基板
上での素子構成を示している。
路の等価回路であり、第２図はその主要部の半導体基板
上での素子構成を示している。
まず第１図の等価回路について説明する。この回路は、
フォトダイオード１．５つのＰチャンネル接合型ＦＥＴ
（以下ＪＦＥＴと称する）６８〜６ｅと、３つのＮＰＮ
トランジスタ７ａ〜７Ｃと、２つのダイオード８ａ 、
８ｂとを含んでいる。ＪＦＥＴ６ａ 、６ｂ、６ｃはそ
れぞれソースとゲートが短絡されて電源ラインに接続さ
れており、それぞれ定電流源となっている。以下これら
をＪＦＥＴ定電流源（３ａ、５ｂ、５ｃとも称す。
フォトダイオード１．５つのＰチャンネル接合型ＦＥＴ
（以下ＪＦＥＴと称する）６８〜６ｅと、３つのＮＰＮ
トランジスタ７ａ〜７Ｃと、２つのダイオード８ａ 、
８ｂとを含んでいる。ＪＦＥＴ６ａ 、６ｂ、６ｃはそ
れぞれソースとゲートが短絡されて電源ラインに接続さ
れており、それぞれ定電流源となっている。以下これら
をＪＦＥＴ定電流源（３ａ、５ｂ、５ｃとも称す。
ＪＦＥＴ定電流源６ａとフォトダイオード１とが′ｉ＆
源ライン間に直列接続されており、両者の接続点Ａ７／
ＩＪＦＥＴ６ｄ （前述の第２のＪＦＥＴに相当する
）のゲートに接続されている。ＪＦＥＴ６ｄと６ｅとが
差動人力対を構成しており、両者のソースはＪＦＥＴ定
電流源６ｂのドレインに共通接続され、両者のドレイン
はカレントミラー回路を構成づるＮＰＮトランジスタ７
ａ、７ｂを介して接地されている。また、ＪＦＥｒ定電
流源６Ｃと２つのダイオード８ａ 、 ８ｂとが電源ラ
イン間に直列接続されており、これらダイオード３ａ。
源ライン間に直列接続されており、両者の接続点Ａ７／
ＩＪＦＥＴ６ｄ （前述の第２のＪＦＥＴに相当する
）のゲートに接続されている。ＪＦＥＴ６ｄと６ｅとが
差動人力対を構成しており、両者のソースはＪＦＥＴ定
電流源６ｂのドレインに共通接続され、両者のドレイン
はカレントミラー回路を構成づるＮＰＮトランジスタ７
ａ、７ｂを介して接地されている。また、ＪＦＥｒ定電
流源６Ｃと２つのダイオード８ａ 、 ８ｂとが電源ラ
イン間に直列接続されており、これらダイオード３ａ。
８ｂの順方向電圧降下によってＢ点に一定の電圧がつく
られ、その電圧が作動人力対の一方のＪＦＥＴ６ｅのゲ
ートに印加される。ＮＰＮトランジスタ７Ｃは出力用の
トランジスタで、そのベースがＪＦＥＴ６ｅのドレイン
に接続され、オーブンコレクタの出力信号を発生する。
られ、その電圧が作動人力対の一方のＪＦＥＴ６ｅのゲ
ートに印加される。ＮＰＮトランジスタ７Ｃは出力用の
トランジスタで、そのベースがＪＦＥＴ６ｅのドレイン
に接続され、オーブンコレクタの出力信号を発生する。
ソースとゲートを短絡して定電流源としたＪＦＥ −ｒ
ｅ ａはソース・ドレイン電圧Ｖｏｓがピンチオフ電
圧より大きい時に定電流特性を示し、ドレイン電流は最
大飽和電流１ｏｓｓに保たれる。ソース・ドレイン電圧
ＶＤＳがピンチオフ電圧より小さい領域ではＪＦＥＴ６
ａは抵抗特性となり、ドレイン電流は電圧ｖＤＳにほぼ
比例する。
ｅ ａはソース・ドレイン電圧Ｖｏｓがピンチオフ電
圧より大きい時に定電流特性を示し、ドレイン電流は最
大飽和電流１ｏｓｓに保たれる。ソース・ドレイン電圧
ＶＤＳがピンチオフ電圧より小さい領域ではＪＦＥＴ６
ａは抵抗特性となり、ドレイン電流は電圧ｖＤＳにほぼ
比例する。
ＪＦＥｒ６ａとフ・オドダイオード１との直列回路にお
いて、受光素子１に光が照射されると、その光Ｍレベル
に応じた受光電流ｉｐがこの直列回路に流れる。受光電
流ＩｐがＪＦＥ丁６ａの上記最大飽和電流Ｉｏｓｓより
小さいと（ＪＦＥＴ定電流源６ａの定電流領域より小さ
いと）、Ａ点の電圧は電流Ｉｐにほぼ比例的に低下する
ものの比較的高いレベルに保たれる。受光電流Ｉｐが最
大飽和電流ＩＤ５Ｓとほぼ等しくなると（ＪＦＥＴ定電
流源６ａの定電流領域に達すると）、Ａ点の電圧は急激
に低下し、はぼ接地レベルまで下がる。
いて、受光素子１に光が照射されると、その光Ｍレベル
に応じた受光電流ｉｐがこの直列回路に流れる。受光電
流ＩｐがＪＦＥ丁６ａの上記最大飽和電流Ｉｏｓｓより
小さいと（ＪＦＥＴ定電流源６ａの定電流領域より小さ
いと）、Ａ点の電圧は電流Ｉｐにほぼ比例的に低下する
ものの比較的高いレベルに保たれる。受光電流Ｉｐが最
大飽和電流ＩＤ５Ｓとほぼ等しくなると（ＪＦＥＴ定電
流源６ａの定電流領域に達すると）、Ａ点の電圧は急激
に低下し、はぼ接地レベルまで下がる。
このように受光電流１ｐがＪＦＥｒ定電流源６ａの最大
飽和電流１ｏｓｓに達するか否かによって、Ａ点に急激
な電圧変化が生ずる。このＡ点の電圧変化は入力インピ
ーダンスの極めて高いＪＦビ１−６ｄのゲートに印加さ
れる。
飽和電流１ｏｓｓに達するか否かによって、Ａ点に急激
な電圧変化が生ずる。このＡ点の電圧変化は入力インピ
ーダンスの極めて高いＪＦビ１−６ｄのゲートに印加さ
れる。
受光電流１ｐが最大飽和電流Ｉｏｓｓに達すると、Ａ点
の電圧が急激に低下し、８点の電圧より低くなる。する
と、ＪＦＥＴ６ｄ 、ＮＰＮトランジスタ７ａ、７ｂが
オンし、出力用のＮＰＮトランジスタ７Ｃがオフする。
の電圧が急激に低下し、８点の電圧より低くなる。する
と、ＪＦＥＴ６ｄ 、ＮＰＮトランジスタ７ａ、７ｂが
オンし、出力用のＮＰＮトランジスタ７Ｃがオフする。
受光電流１ｐが最大飽和電流ＩＤ５Ｓより小さければ、
ＪＦＥ’ｒ６ｄ。
ＪＦＥ’ｒ６ｄ。
Ｎ Ｉ） Ｎ トランジスタ７ａ 、７ｂはオフしてお
り、出力用のＮＰＮトランジスタ７ｃがオンしている。
り、出力用のＮＰＮトランジスタ７ｃがオンしている。
上記の説明で明らかなように、この発明の回路において
は、フォトダイオード１の受光レベルがＪＦＥ下定下流
電流源６ａ大飽和電流１ｏｓｓを基準にして２値弁別さ
れる。弁別基準となる最大飽和電流１ｏｓｓの値は、Ｊ
ＦＥＴ６ａのチャンネル領域の大きさや比抵抗によって
正確に制御できる。また１ｏｓｓの温度依存性は、チャ
ンネルの空乏層幅と移動度の温度係数が共に負であるこ
とから、非常に小さくすることができる。
は、フォトダイオード１の受光レベルがＪＦＥ下定下流
電流源６ａ大飽和電流１ｏｓｓを基準にして２値弁別さ
れる。弁別基準となる最大飽和電流１ｏｓｓの値は、Ｊ
ＦＥＴ６ａのチャンネル領域の大きさや比抵抗によって
正確に制御できる。また１ｏｓｓの温度依存性は、チャ
ンネルの空乏層幅と移動度の温度係数が共に負であるこ
とから、非常に小さくすることができる。
またフォトダイオード１の感度も弁別精度に直接的に影
響するが、これはＮ−エピタキシャル層の厚さとドープ
量を制御することにより、比較的容易に高精度化できる
。
響するが、これはＮ−エピタキシャル層の厚さとドープ
量を制御することにより、比較的容易に高精度化できる
。
第２図は第１図の回路におけるフォトダイオードＪＦＥ
Ｔ６ａ 、６ｄ 、６ｅの部分が表われた素子断面であ
る。以下はこの図に従って上記受光用半導体集積回路の
構造と製造方法の概要を説明する。第２図において、９
はＰ形シリコン、１ｏはＮ＋埋め込み層、１１はＮ−エ
ピタキシャル層、１２はＰ＋素子分離拡散領域、１３は
Ｐ形ソース拡散領域、１４はＮ＋エミッタ拡散領域、１
５はボロンのイオン注入領域、１６はシリコン酸化膜、
１７はアルミニウム配線である。
Ｔ６ａ 、６ｄ 、６ｅの部分が表われた素子断面であ
る。以下はこの図に従って上記受光用半導体集積回路の
構造と製造方法の概要を説明する。第２図において、９
はＰ形シリコン、１ｏはＮ＋埋め込み層、１１はＮ−エ
ピタキシャル層、１２はＰ＋素子分離拡散領域、１３は
Ｐ形ソース拡散領域、１４はＮ＋エミッタ拡散領域、１
５はボロンのイオン注入領域、１６はシリコン酸化膜、
１７はアルミニウム配線である。
これの製造プロセスは基本的には通常のバイポーラプロ
セスで、最初にＰ形シリコン基板９にＮ“埋め込み層１
０を形成し、その上にＮ−エピタキシャル［１１を成長
させる。つぎにＰ“素子分離拡散領域１２を形成し、Ｎ
−エピタキシャル層１１を部分けし、その後Ｐ形ソース
拡散領域１３゜Ｎ＋エミッタ拡散領域１４を順次形成す
る。その後ＪＦＥＴのチャンネルに相当する部分のシリ
コン酸化膜１６をエツチングで除去し、その除去部分に
ボロンのイオン注入を行なう。イオン注入条件としては
、例えば加速エネルギー１００ＫＥＶ。
セスで、最初にＰ形シリコン基板９にＮ“埋め込み層１
０を形成し、その上にＮ−エピタキシャル［１１を成長
させる。つぎにＰ“素子分離拡散領域１２を形成し、Ｎ
−エピタキシャル層１１を部分けし、その後Ｐ形ソース
拡散領域１３゜Ｎ＋エミッタ拡散領域１４を順次形成す
る。その後ＪＦＥＴのチャンネルに相当する部分のシリ
コン酸化膜１６をエツチングで除去し、その除去部分に
ボロンのイオン注入を行なう。イオン注入条件としては
、例えば加速エネルギー１００ＫＥＶ。
注入量０．６〜２ｘ１０１２個／ｃＩ１１２トして実効
ドープＭｌ Ｏ” 〜１０” ／ｃ＋ｎ３（７）Ｐ形チ
ｖ＞ネル領域をシリコン・酸化膜界面よりもｉ ｏｏ。
ドープＭｌ Ｏ” 〜１０” ／ｃ＋ｎ３（７）Ｐ形チ
ｖ＞ネル領域をシリコン・酸化膜界面よりもｉ ｏｏ。
Å以上の深さに形成する。次にＷＥＴ＆２化よりチャン
ネル部分に１０００入程度のシリコン酸化膜を形成し、
コンタクトホールのエツチングを行ない、アルミニウム
配線１７を形成する。最後にＰＳＧ膜をデポジットし、
ＰＡＤの穴開けをする（図示せず）。
ネル部分に１０００入程度のシリコン酸化膜を形成し、
コンタクトホールのエツチングを行ない、アルミニウム
配線１７を形成する。最後にＰＳＧ膜をデポジットし、
ＰＡＤの穴開けをする（図示せず）。
各ＪＦＥＴはＰ形ソース拡散鎖ｂＡ１３をソース／ドレ
インとし、Ｎ−エピタキシャルＨ１１のバルク中に形成
されたＰ−イオン注入領域１５をチャンネルとする。チ
ャンネル表面には薄いシリコン酸化膜を介してゲート電
極のアルミニウム配線を形成し、表面の安定化を図って
いる。
インとし、Ｎ−エピタキシャルＨ１１のバルク中に形成
されたＰ−イオン注入領域１５をチャンネルとする。チ
ャンネル表面には薄いシリコン酸化膜を介してゲート電
極のアルミニウム配線を形成し、表面の安定化を図って
いる。
以上の構成においてＪＦＥＴ６ａ （他のＪＦＥＴも
同じンを形成する際に、例えばボロンの注入条件を１０
０ＫＥＶ、１．１ｘ１０”個／ ｃｍ２とし、チャンネ
ル幅Ｗと長さしの比Ｗ／Ｌを０゜１としＮ−エピタキシ
ャル層の比抵抗を１ΩｃＩＩｌとすると、ＪＦＥＴ定電
流源６ａの最大飽和電流■・ＯＳＳの値は０．３μ八へ
度となり、その温度係数は＋１１０００ｐｐ／”Ｃとな
り、一般的な発光ダイオードからの光の検出器としては
極めて良好な特性が得られる。
同じンを形成する際に、例えばボロンの注入条件を１０
０ＫＥＶ、１．１ｘ１０”個／ ｃｍ２とし、チャンネ
ル幅Ｗと長さしの比Ｗ／Ｌを０゜１としＮ−エピタキシ
ャル層の比抵抗を１ΩｃＩＩｌとすると、ＪＦＥＴ定電
流源６ａの最大飽和電流■・ＯＳＳの値は０．３μ八へ
度となり、その温度係数は＋１１０００ｐｐ／”Ｃとな
り、一般的な発光ダイオードからの光の検出器としては
極めて良好な特性が得られる。
第３図はこの発明の他の実施例による受光用半導体集積
回路の等価回路を示している。この実施例は２（ａ弁別
動作にヒステリヒス特性を付加したものである。等価回
路的には、第１図の回路にＪＦＥＩ定電流１６ｆとＮＰ
Ｎトランジスタ７ｄとダイオード８Ｃとを追加したもの
である。これら追加素子はＪＦＥＴ定電流源６ａと共に
フォトダイオード１に繋がる定電流源回路を構成してい
る。
回路の等価回路を示している。この実施例は２（ａ弁別
動作にヒステリヒス特性を付加したものである。等価回
路的には、第１図の回路にＪＦＥＩ定電流１６ｆとＮＰ
Ｎトランジスタ７ｄとダイオード８Ｃとを追加したもの
である。これら追加素子はＪＦＥＴ定電流源６ａと共に
フォトダイオード１に繋がる定電流源回路を構成してい
る。
フォトダイオード１を流れる受光電流１ｐが弁別レベル
より小さい場合、前述のようにＮＰＮトランジスタ７ａ
がオフしており、したがってＮＰＮトランジスタ７ｄも
オフしている。この場合受光電流１ｐはＪＦＥＴＦＥＴ
定電流源６ａの両方に流れる。ＪＦＥＴ定電流源６ａと
６ｆの最大飽和電流が等しくて１ｏｓｓとすると、受光
電流Ｉｐが２１ＤＳＳに達すると、ＪＦＥＴ定電流源６
ａ、６ｒの定電流領域に達したことになり、ここで始め
てＡ点の電圧が患部に低下する。その結果ＮＰＮトラン
ジスタ７ａ、７ｂがオンするが、そのとき同時にＮＰＮ
トランジスタ７ｄもオンする。
より小さい場合、前述のようにＮＰＮトランジスタ７ａ
がオフしており、したがってＮＰＮトランジスタ７ｄも
オフしている。この場合受光電流１ｐはＪＦＥＴＦＥＴ
定電流源６ａの両方に流れる。ＪＦＥＴ定電流源６ａと
６ｆの最大飽和電流が等しくて１ｏｓｓとすると、受光
電流Ｉｐが２１ＤＳＳに達すると、ＪＦＥＴ定電流源６
ａ、６ｒの定電流領域に達したことになり、ここで始め
てＡ点の電圧が患部に低下する。その結果ＮＰＮトラン
ジスタ７ａ、７ｂがオンするが、そのとき同時にＮＰＮ
トランジスタ７ｄもオンする。
ＮＰＮトランジスタ７ｄがオンすると、ＪＦＥ］定電流
源６「を流れる電流のほとんどはこのトランジスタ７ｄ
を通って流れ、受光電流１ｐのほとんどはＪＦＥＴ定電
流源６ａ側を流れる。そして受光電流ＩｐがＪ Ｆ Ｅ
１一定電流源６ａの最大飽和電流１ｏｓｓより小さく
なると、始めてＡ点の電圧が上昇し、ＮＰＮトランジス
タ７ａ、７ｂそして７ｄがオフする。このようにしてヒ
ステリヒス特性が得られる。
源６「を流れる電流のほとんどはこのトランジスタ７ｄ
を通って流れ、受光電流１ｐのほとんどはＪＦＥＴ定電
流源６ａ側を流れる。そして受光電流ＩｐがＪ Ｆ Ｅ
１一定電流源６ａの最大飽和電流１ｏｓｓより小さく
なると、始めてＡ点の電圧が上昇し、ＮＰＮトランジス
タ７ａ、７ｂそして７ｄがオフする。このようにしてヒ
ステリヒス特性が得られる。
つまり第３図の構成は、受光素子と直列接続された定電
流回路が、並列接続された複数のＪＦＥＴと、２値弁別
出力を受けてオン、オフするスイッチング素子とを含ん
でおり、このスイッチング素子オン、オフによって、上
記受光素子の受光レベルが弁別レベルよりも低いとぎ、
上記定電流回路の定電流領域レベルが高くなり、上記受
光素子の受光レベルが弁別レベルより高いとき、上記定
電流領域レベルが低くなりように構成されたものである
。
流回路が、並列接続された複数のＪＦＥＴと、２値弁別
出力を受けてオン、オフするスイッチング素子とを含ん
でおり、このスイッチング素子オン、オフによって、上
記受光素子の受光レベルが弁別レベルよりも低いとぎ、
上記定電流回路の定電流領域レベルが高くなり、上記受
光素子の受光レベルが弁別レベルより高いとき、上記定
電流領域レベルが低くなりように構成されたものである
。
［発明の効果］
以上詳細に説明したように、受光素子と接合型ＦＥＴか
らなる定電流回路とを電源に直列に接続し、これらの接
続点の電圧を波形整形回路を構成する第２の接合型ＦＥ
Ｔのゲートに印加する構成とし、上記定電流回路の定電
流領域レベルを受光レベルの２値弁別基準としたもので
あるから、従来のものより構成素子数を大幅に減らすこ
とができ、特に広い面積が必要な高抵抗が含まれないの
で、チップの占有面積を小さくできる。また受光素子の
出力電流を電流比較により直接的に弁別する回路方式な
ので、弁別精度が安定してバラツキが小さくなり、しか
も温度依存性も小さくなる。
らなる定電流回路とを電源に直列に接続し、これらの接
続点の電圧を波形整形回路を構成する第２の接合型ＦＥ
Ｔのゲートに印加する構成とし、上記定電流回路の定電
流領域レベルを受光レベルの２値弁別基準としたもので
あるから、従来のものより構成素子数を大幅に減らすこ
とができ、特に広い面積が必要な高抵抗が含まれないの
で、チップの占有面積を小さくできる。また受光素子の
出力電流を電流比較により直接的に弁別する回路方式な
ので、弁別精度が安定してバラツキが小さくなり、しか
も温度依存性も小さくなる。
第１図はこの発明の一実施例による受光用半導体集積回
路の等価回路図、第２図は第１図の回路の主要部の素子
構成を示す断面図、第３図はこの発明の他の実施例によ
る受光用半導体集積回路の等価回路図、第４図は従来の
受光用半導体集積回路の等価回路図である。 １・・・フォトダイオード（受光素子）６ａ・・・接合
型ＦＥＴ （定電流回路）６ｄ・・・第２の接合型ＦＥ
Ｔ 特許出願人 日産自動車株式会社 第１図 第３図 第４図
路の等価回路図、第２図は第１図の回路の主要部の素子
構成を示す断面図、第３図はこの発明の他の実施例によ
る受光用半導体集積回路の等価回路図、第４図は従来の
受光用半導体集積回路の等価回路図である。 １・・・フォトダイオード（受光素子）６ａ・・・接合
型ＦＥＴ （定電流回路）６ｄ・・・第２の接合型ＦＥ
Ｔ 特許出願人 日産自動車株式会社 第１図 第３図 第４図
Claims (2)
- （１）受光素子と、その受光出力をレベル弁別して２値
出力を得るための周辺回路とを１つの半導体基板に集積
形成したものであって、上記受光素子と直列に電源ライ
ンに接続された接合型ＦＥＴからなる定電流回路と、こ
の定電流回路と上記受光素子との接続点の電圧がゲート
に印加される第２の接合型ＦＥＴを含み、上記受光素子
の出力電流が上記定電流回路の定電流領域に達したか否
かによつて生じる上記ゲート電圧の急激な変化を波形整
形して２値化出力を得る波形整形回路とを備えたことを
特徴とする受光用半導体集積回路。 - （２）上記定電流回路は、並列接続された複数の接合型
ＦＥＴと、上記２値化出力を受けて、オン、オフするス
イッチング素子とを含み、このスイッチング素子のオン
、オフによって、上記受光素子の受光レベルが弁別レベ
ルより低いとき上記定電流領域レベルが高くなり、上記
受光素子の受光レベルが弁別レベルより高いとき上記定
電流領域レベルが低くなるように構成されていることを
特徴とする特許請求の範囲第１項に記載の受光用半導体
集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229933A JPS6290967A (ja) | 1985-10-17 | 1985-10-17 | 受光用半導体集積回路 |
| US06/918,124 US4745274A (en) | 1985-10-17 | 1986-10-14 | Semiconductor light detecting integrated circuit |
| DE19863635137 DE3635137A1 (de) | 1985-10-17 | 1986-10-15 | Halbleiter-lichtdetektorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229933A JPS6290967A (ja) | 1985-10-17 | 1985-10-17 | 受光用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290967A true JPS6290967A (ja) | 1987-04-25 |
| JPH0556665B2 JPH0556665B2 (ja) | 1993-08-20 |
Family
ID=16900001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229933A Granted JPS6290967A (ja) | 1985-10-17 | 1985-10-17 | 受光用半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4745274A (ja) |
| JP (1) | JPS6290967A (ja) |
| DE (1) | DE3635137A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6469924A (en) * | 1987-08-26 | 1989-03-15 | Ibm | Photo detector |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2577929B2 (ja) * | 1987-08-28 | 1997-02-05 | クラリオン株式会社 | 光信号検出回路 |
| JPH0173953U (ja) * | 1987-11-05 | 1989-05-18 | ||
| JPH02308575A (ja) * | 1989-05-24 | 1990-12-21 | Nissan Motor Co Ltd | 光検出セル |
| DE4224358C1 (de) * | 1992-07-23 | 1993-10-28 | Fraunhofer Ges Forschung | Strahlungssensoreinrichtung |
| DE4237608A1 (de) * | 1992-11-06 | 1994-05-11 | Telefunken Microelectron | Integrierte Halbleiteranordnung mit Standardelementen |
| DE4326754A1 (de) * | 1993-08-11 | 1995-02-16 | Daimler Benz Ag | Halbleiter-Photodetektor |
| US5572074A (en) * | 1995-06-06 | 1996-11-05 | Rockwell International Corporation | Compact photosensor circuit having automatic intensity range control |
| DE19612660A1 (de) * | 1996-03-29 | 1997-10-02 | Fraunhofer Ges Forschung | Optische Sensorvorrichtung mit Störsignalkompensation |
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| GB2319602B (en) * | 1996-11-21 | 2000-10-04 | Motorola Ltd | Light detection device |
| DE19706190A1 (de) * | 1997-02-18 | 1998-08-20 | Andreas Fiedler | Computerunterstütztes Meßgerät zur Bestimmung des Schwefeldioxidgehaltes in flüssigen Medien |
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| US8036539B2 (en) * | 2005-06-28 | 2011-10-11 | Finisar Corporation | Gigabit ethernet longwave optical transceiver module having amplified bias current |
| JP5231118B2 (ja) * | 2008-07-24 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 受光アンプ回路 |
| CN103162821B (zh) * | 2011-12-12 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 光检测器电路及其检测方法 |
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|---|---|---|---|---|
| JPS50154083A (ja) * | 1974-05-31 | 1975-12-11 | ||
| JPS57106157A (en) * | 1980-12-24 | 1982-07-01 | Toshiba Corp | Integrated circuit |
| JPS60114007A (ja) * | 1983-11-25 | 1985-06-20 | Onkyo Corp | 電流制限回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3770968A (en) * | 1972-02-24 | 1973-11-06 | Ibm | Field effect transistor detector amplifier cell and circuit for low level light signals |
| US3770967A (en) * | 1972-02-24 | 1973-11-06 | Ibm | Field effect transistor detector amplifier cell and circuit providing a digital output and/or independent of background |
| JPS5520176B2 (ja) * | 1972-10-31 | 1980-05-31 | ||
| FR2457604A1 (fr) * | 1979-05-25 | 1980-12-19 | Telemecanique Electrique | Detecteur photo-electrique de la presence d'un objet, du type a deux fils |
-
1985
- 1985-10-17 JP JP60229933A patent/JPS6290967A/ja active Granted
-
1986
- 1986-10-14 US US06/918,124 patent/US4745274A/en not_active Expired - Lifetime
- 1986-10-15 DE DE19863635137 patent/DE3635137A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154083A (ja) * | 1974-05-31 | 1975-12-11 | ||
| JPS57106157A (en) * | 1980-12-24 | 1982-07-01 | Toshiba Corp | Integrated circuit |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6469924A (en) * | 1987-08-26 | 1989-03-15 | Ibm | Photo detector |
| JPH0549173B2 (ja) * | 1987-08-26 | 1993-07-23 | Ibm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556665B2 (ja) | 1993-08-20 |
| US4745274A (en) | 1988-05-17 |
| DE3635137A1 (de) | 1987-04-23 |
| DE3635137C2 (ja) | 1990-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |