JPH034137B2 - - Google Patents

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JPH034137B2
JPH034137B2 JP57182219A JP18221982A JPH034137B2 JP H034137 B2 JPH034137 B2 JP H034137B2 JP 57182219 A JP57182219 A JP 57182219A JP 18221982 A JP18221982 A JP 18221982A JP H034137 B2 JPH034137 B2 JP H034137B2
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JP
Japan
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circuit
stage circuit
stage
potential
enhancement mode
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JP57182219A
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English (en)
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JPS58119232A (ja
Inventor
Fuyu Fuangu Furanku
Kuriarii Matsukugurodei Jeemuzu
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPS58119232A publication Critical patent/JPS58119232A/ja
Publication of JPH034137B2 publication Critical patent/JPH034137B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
    • H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches

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  • Solid State Image Pick-Up Elements (AREA)
  • Electronic Switches (AREA)
  • Light Receiving Elements (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明の技術分野はデイジタル形式への光信号
の変換である。この型の回路においては、光信号
を感知し、そして応答回路を駆動するための整合
能力を伴う充分なデイジタル的完全性を与える事
が必要である。
光信号においては非常に小さな電力しか伝達さ
れないので、一般に光検出回路は必要な電力利得
も与えなければならない。
Ｂ 従来技術 光信号をデイジタル信号に変換する、従来技術
の最もありふれた方法は、光信号でEccies−
Jordan型のフリツプフロツプを駆動する事であ
る。この技術は米国特許第3619665号；第3631411
号及び第3624419号明細書に示されている。
そのような方法では、デイジタル信号は正確で
あつても、応答速度に限界がある。また出力駆動
器の双安定性はデイジタル信号の正確さに取つて
有利である。
しかしながら標準的なフリツプフロツプは製造
を複雑化し、スイツチング時間遅延を導入する。
フリツプフロツプを用いない光検出回路を与える
試みよりも従来より存在する。
米国特許第3770968号では、低い光しきい値を
目的として光検出段がインバータ型段を駆動する
のに用いられている。
米国特許第4065668号では、増幅器に線型性を
与えるために光検出部材とFETとが直列に配列
されている。
しかしながら、１ユニツトとして双安定性、電
力利得及びインピーダンス整合の能力を与えるデ
イジタル出力の光検出回路に関する必要が依然と
して従来技術に存在している。
Ｃ 発明の概要および解決課題 選択可能な光信号強度及びしきい値に応答して
明確な２進出力電気信号を与えるためにソース・
フオロウ・インバータ型の回路に光応答性を組み
込んだデイジタル光検出技術が提供される。
Ｄ 実施例 第１図を参照すると、本発明の光デイジタル検
出器の図が与えられている。回路の光応答部は、
光伝導体、PINダイオード又は高い暗抵抗を有す
るフオトトランジスタ等の任意の光検出デバイス
であり得る光検出素子１Ａ，１Ｂである。第１の
光検出素子１Ａは入力光２Ａを受け取り、その１
電極は接地されている。素子１Ａの第２の電極は
デイプリイプリーシヨン・モード電界効果トラン
ジスタ３に接続される。EET３のゲート電極は
標準的なソース・フオロワ型回路方式でそのソー
ス電極に接続され、そのドレイン電極は電圧源
B+に接続される。
当分野の標準的な規約に従つて、デイプリーシ
ヨン・モードFET及びそれとは違つた導通しき
い値を持つエンハンスメント・モードFETは
各々Ｄ及びＥと表示されている。エンハンスメン
ト・モードFETはゲート・ソース電圧がゼロよ
りも小さいか又は等しい時に完全に非導通であつ
て、言いかえると「ノーマリー・オフ」である。
第１の光検出素子１Ａの出力及び負荷FETのソ
ース電極における回路点あるいはノードは参照番
号４で表されている。
ノード４からの信号はV1はエンハンスメン
ト・モードFET６のゲート電極５に接続される。
FET６のソース電極は接地され、ドレイン電極
は出力回路ノード８に接続される。ノード８はさ
らに第２の光検出素子１Ｂに接続されている。
第１図で光検出素子は１Ａ及び１Ｂと、光源は
２Ａ及び２Ｂと表示される。
第１図の回路で２つの光検出素子は相補的に動
作する。光検出素子１Ａを含む段は前述の動作を
する。しかし光検出素子１Ｂを含む第２の段で
は、光信号検出素子１Ｂを流れる光電流が導通を
増加し、ノード８の出力レベルを変化させる。
動作時に２Ａ又は２Ｂに光信号が存在しない
時、デバイス１Ａ及び１Ｂの両者が非導通にな
る。これらの条件の下で、ノード４はB+なので
エンハンスメントFET６は「オン」である。ノ
ード８のV2は実質的にゼロ即ち大地電位である。
２Ａ及び２Ｂの両者に光信号が存在する時、光検
出素子１Ａ及び１Ｂは共にターン・オンし光電流
を発生する。これは回路にプツシユ・プル効果を
生じ、出力信号V2は急速にB+に近づく。
スイツチング動作は単安定であつて、明確なし
きい値において速いデイジタル・パルス検出を示
す。
第１図の回路の動作特性グラフは第２図及び第
３図に示されている。第２図においてV1対ILの関
係は破線で、一方V2対V1の関係は点破線で接続
された実線で示されている。
第３図に、２つのしきい値ITH1及びITH2を示す
光入力IL及び電圧出力V2の特性が示されている。
光信号条件に伴なう２つの単安定状態が示されて
おり、スイツチングは各しきい値ITH1及びITH2に
おいて暗から明に及びその逆に両方向に行われ
る。しきい値間のスイツチングの窓はFETのし
きい値によつて微調整される。例えばエンハンス
メントおよびデイプリーシヨンの両FETに関す
るしきい値電圧を調整することによつてITH1及び
ITH2を互いに接近させる事ができる。
第４図及び第５図を参照すると、準双安定スイ
ツチングの遷移特製又は回路動作グラフ及び光入
力対電圧特性が示されている。
第４図を参照すると、第１図の回路の準双安定
スイツチングのグラフが示されている。但し、
V1対ILは破線で、V2対V1は点破線で接続された
実線で示されている。
第５図には準双安定スイツチングに関する光入
力対電圧出力の関係が示されている。各条件ITH1
及びITH2に関するしきい値電流値は重なり、ヒス
テレシス的なスイツチングの振舞いを説明してい
る。この能力は、狭いスイツチング窓を得るよう
に適当に調整された時、デバイスが２値デイジタ
イザとして働く事を可能にする。
本発明の回路は、利点を生じる幾つかの能力を
有する。インバータ回路型の伝達特性の非線型性
は閾値スイツチング及び回路への２値信号の限定
を与えるが、又検出段における電力利得も与え
る。これらの能力は高い信号対雑音比の利点を与
える。光検出素子は暗い時に常に高い電界が存在
するので、スイツチングのクリテイカルなター
ン・オン及びターン・オフ部分の間に光により発
生したキヤリヤの走行時間が小さくなる。これは
光パルス信号の速い検出という利点を与え、デイ
ジタル出力の正確さを与える。
光信号検出器は光電導体、フオトダイオード又
はフオトトランジスタのいずれでも良い。出力信
号レベルはB+電圧レベルによつて決定される。
本発明の原理は、好ましくは集積回路の形で実
施される。ここでFET及び光信号検出器はモノ
リシツク半導体部材の真性部分の中の外因性領域
である。
第１図のプツシユ・プル構造は第６図に示すよ
うなモノリシツク構造に作る事ができる。光信号
検出器１Ａ，１ＢはN+IP+ダイオードである。デ
イプリーシヨンFET３はＤと表示され、エンハ
ンスメントFETはＥと表示されている。ノーマ
リー・オンであるデイプリーシヨンFETは、標
準的な技術であるチヤネルのリン・イオン注入に
よつて形成される。
ノーマリーオフであるエンハンスメントFET
は標準的な技術であるチヤネルのホウ素イオン注
入によつて形成される。深い溝１０がアイソレー
シヨンのために設けられている。
この構造は例えばN-シリコン・ウエハから作
られる。エピキタシヤルP+層が成長され、その
後真性層Ｉが成長される。各デバイス・セグメン
トを囲む接近した水平配置の形の深い溝が第６図
に示される断面の素子と共に設けられる。
この溝はアイソレーシヨンを形成するために
SiO2又は他の適当な絶縁体で充填される。次に
各ソース／ドレイン及びPINダイオード、及び
N+接点領域のためのN+領域がイオン注入され
る。次にデイプリーシヨン・モードFETを形成
するリンのイオン注入及びエンハンスメント・モ
ードFETを形成するホウ素の注入が行われる。
P+領域への適当な接点１１は、ホウ素を用いて
所望の領域に標準的な「リーチ・スルー」拡散を
する事によつて形成される。
ソース／ドレイン領域がフオトダイオードの目
的に充分に浅ければ、N+ソース／ドレイン領域
及び浅いN+PIN接点領域は同じ工程で処理でき
る。
Ｅ 発明の効果 以上説明して来た光信号回路は、回路素子及び
相互配置が集積化可能で、選択的な双安定性、電
力利得及びインピーダンス整合能力を提供する。
【図面の簡単な説明】
第１図は本発明の１実施例の図、第２図及び第
３図は第１図の回路のスイツチング特性を示す
図、第４図及び第５図は、本発明の実施例の回路
のヒステレシス的なスイツチングの振舞いを示す
図、第６図は第１図の回路の集積回路断面図であ
る。 １Ａ，１Ｂ……光検出素子、３……デイプリー
シヨン・モードFET、６……エンハンスメン
ト・モードFET。

Claims (1)

  1. 【特許請求の範囲】 １ 光の強度の変化に応答してデイジタル電気信
    号を発生する回路において、 電源電位と基準電位との間に並列接続された第
    １段回路と第２段回路とを有し、 上記第１段回路は負荷素子と第１の光応答素子
    が直列に接続され、光強度の変化により上記負荷
    素子と上記第１の光応答素子との間の電位が変化
    するように構成され、 上記第２段回路はソース電極に上記基準電位が
    接続され、上記電源電位側のドレイン電極に第２
    の光応答素子が直列に接続されたエンハンスンメ
    ント・モード電界トランジスタ回路から構成さ
    れ、 上記第１段回路における上記負荷素子と上記第
    １の光応答素子との間の電位変化を上記第２段回
    路における上記エンハンスメント・モード電界ト
    ランジスタ回路段のゲート電極に供給する手段を
    持ち、 上記第２段回路における上記エンハンスメン
    ト・モード電界トランジスタのドレイン電極の電
    位を出力信号として出力する手段とを有すること
    を特徴とする信号発生回路。
JP57182219A 1981-12-31 1982-10-19 信号発生回路 Granted JPS58119232A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/336,490 US4447746A (en) 1981-12-31 1981-12-31 Digital photodetectors
US336490 1981-12-31

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Publication Number Publication Date
JPS58119232A JPS58119232A (ja) 1983-07-15
JPH034137B2 true JPH034137B2 (ja) 1991-01-22

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ID=23316333

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JP57182219A Granted JPS58119232A (ja) 1981-12-31 1982-10-19 信号発生回路

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US (1) US4447746A (ja)
EP (1) EP0083411B1 (ja)
JP (1) JPS58119232A (ja)
DE (1) DE3278845D1 (ja)

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