JPS60114007A - 電流制限回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は増幅器等における電流制限回路の改良に関す
る。

一般的な増幅器を第１図に示すＳ　Ｅ　ｌ）　Ｐ負帰還
増幅器について説明すると、第１図においてＳは（１源
、’１はトランジスタＱ１および蟻よりなる差動増幅段
とトランジスタｑ８、ｑ４および抵抗Ｒ１、Ｒ２よりな
るカレントミラー回路よりなる入力増幅段、２はトラン
ジスタｑ５および抵抗Ｒ５よりなる電圧増幅段、３はト
ランジ長りＱ６、Ｑ７よりなるＳ　Ｅ　ｌ”Ｐ電力増幅
段、４は抵抗Ｒ３、Ｒ４よりなる負帰還回路である。又
はＩ、および１ｏは定電流源、ＶＢはバイアス用電圧源
、ｋＬは負荷抵抗である。

前記トランジスタＱ５の負荷インピーダンスは負荷抵抗
ＲＬをｈＦＥ倍したものであるので高インピーダンスと
なり、又このようになるようにトランジスタＱ６および
Ｑ７に変えてダーリントン接続された複数個のトランジ
スタよりなる回路を接続することもある。

したがって最大振幅時においてトランジスタＱ６、ｑ７
のコレクタ電流はバイアス電流■１に比べてわずかの増
減があるのみである。

又トランジスタＱ！ｉはＡ級増幅作用を行なうのてその
最大平均損失は無信号時の値と同してあり。

その時の出力直流電圧は負帰還により零電位に保たれる
。

一方抵抗Ｒ１１Ｒ２およびＲ５の値は出力″Ｘ　ＩＩＥ
の電源電圧利用率を高めるため、当該抵抗Ｒ，、λ２初
よびＲ５における電圧降下を小さくするようにできるだ
け小さい値が設定される。

たとえば、図において抵抗Ｒ５の電圧降ドをＩＶ、Ｉ、
＝　５　ｍＡ　、　ＶＢ＝　１．、２Ｖとする）すると
次の様になる。

トランジスタｑの損失２４２　ｍ”Ｖｒ、最大印加電圧
９６．８７ 抵抗＋（、（２００Ω）の損失　５ｒｒＬＷ抵抗”１％
’ｇ（Ｉ　ＫΩ）の損失　１　ｒｒｂ’Ｗトランジスタ
Ｑ３、Ｑ４の損失　０．６　ｍ”ＪＶ　、最大中、加電
圧０．６ｖ 又第２図に示す回路は他の電圧増幅段を用いたｓ　■ｌ
、ｋＬ％ＶＢはそれぞれ第１図に示すものと同一である
。

この回路では電圧増幅段において第１および第２トラン
ジスタＱ５１とＱ５１１がカスコード接続となっており
、第２トランジスタ（！５Ｑのベース電位はツェナーダ
イオ−１２１辺ツェナー電圧により固定されており、又
ツェナーダイオード４ρツエナー電圧は前述のごとく電
源電圧利用率を高めるために２〜５ｖの比較的低い電圧
か設定される。

又抵抗Ｒ２＋は高周波安定用で数１０００の値が選ばれ
、抵抗”４ｇはツェナーダイオードへの電力容量内で充
分に電流を流すためのものである。

ここでツェナー電圧ＶＺＧ　２　Ｖとすると、第１トラ
ンジスタＱ５＋のコレクタエミッタ電圧は当該第１トラ
ンジスタＱ口が充分に能動状態にあるための必要電圧０
．６Ｖ以上を印加する必要から抵抗に５１の電圧降下は
必然的に０．８７Ｃ＝２７（ツェナー電圧＞　−ｏ、　
ｅ　ｖ　（第１トランジスタＱ５＋のコレクタエミッタ
間電圧）　−’０．６７　（第２トランジスタＱｓｇの
ベースエミ７タ間電圧）〕以下にしなければならＩＳい
。

ここで、抵抗艮、の１ｌｌ）Ｅ降下を０．２７とし、各
素子の損失、最大印加電圧を第１図の場合と同様に計算
（但し、ｖｃ（＝　５０７ＳＩｏ＝　２　ｍＡ、Ｔ、＝
５ｍＡ　％ＶＢ＝　１．２７　、ツェナー電圧２ｖとす
る）すると、次のごとくなる。

第２トランジスタＱｓｇの損失２４０　ｒｎＷ、最大印
加電圧９６７ 第１トランジスタＱｓ＋の損失　６　ｍＷ抵抗Ｒ＋＋＋
　（１００Ω）の損失　５　ｍＷ、最大印加電圧１．２
７ 抵抗’５１（４０Ω）の損失０．２　ｍＷトランジスタ
Ｑ８、ｑ４の損失　０．６　ｍ、”ｌｒ、最大印加電圧
０．６ｖ 実際に当該回路を設計する場合各素子は余裕ををもって
設定され、トランジスタＱＩＩｓ　Ｑｓ２は耐圧１００
ｖ以上、損失５００　ｍＷ程度のものが、トランジスタ
Ｑｓ＋　、　Ｑ３、Ｑ４については耐圧１０７以上、損
失２０．０　ｍ７Ｗ程度のものが、更に抵抗Ｒ）　。

’５１、Ｒ６、Ｒ７は１／４ｗのものかそれぞれ使用さ
れる。

一方、このように設定された回路において、負荷ｋＬの
短絡やトランジスタの発振等によりトランジスタＱ７が
破壊され、ベースコレクタ間が短絡した場合において、
トランジスタＱｓのコレクタ電圧は約−５０７（−ｖｃ
ｃ　）となり出力直流電位も約−５０Ｖになる。　゛ 負帰還によりトランジスタＱ１の電流が増加するととも
にトランジスタＱ９の電流か減少し、ついにはトランジ
スタＱ、には電源Ｔｏ（２ｍＡ）が、トランジスタｑ２
には電流が流れなくなる。

この場合トランジスタＱ５のエミッタ電流は当該トラン
ジスタのｈＦＥを１００とすると２０Ｏ□ＡとなりＲ５
の電圧降下は４０７、損失は８Ｗとなつ（ て、前述のこと＜１／４Ｗ程度のものを用いていれば焼
損する。

又トランジスタＱ５のコレクタエミッタ間電圧は５８．
８７となり、損失は１．Ｌ８Ｗとなって５００ｍＷ程度
のトランジスタを使用していれば電力オ−バーで瞬時に
破壊される。

トランジスタＱ５が破壊されるとベースコレクタ間か短
絡し、トランジスタＱ８のコレクタが−ＶＣｃとなり耐
圧オーバーとなって破壊され、当該破壊によって抵抗λ
】が焼損することになる。

又トランジスタＱ＋のベースコレクタが順バイアスとな
り抵抗１（８を通って過電流が流れ抵抗に８おより び信号源１を破壊する恐れがある。

又第２図において抵抗Ｒ５１の電圧降下は第１トランジ
スタＱ５１の飽和電圧をＴｃＥ（ｓａｔ　）、第２トラ
ンジスタＱｌのベースエミッタ間電圧をｖＢＥとすると
Ｖｚ−ＶＣＥ　（Ｓａｔ　）−７８Ｅで制限されＶＣＥ
（ｓａｔ）ハ約０．２７　、　’ＶＢＥは約０．６ｖで
あるので、抵抗Ｒ，の電圧降下は約１．２ｖに制限され
る。

この時抵抗ｔｔ５．ｌこ流れる電流は８０ｍＡであり、
第１および第２トランジスタＱ５１、・・Ｑ５！Ｉのコ
ルフタ電流は２８ｍＡ、第２トランジスタＱ５２のコレ
クタエミッタ間電圧は９７．４７であるので、当該第２
トランジスタ（ｂ＋２の損失は２．７Ｗとなり５００　
ｒｎ”Ｗ程度のトランジスタでは破壊される。

第２トランジスタＱ６２の破壊１こよリベース、エミッ
タ、コレクタ相互間か短絡状態となり、抵抗Ｒｇ＋には
９６．８７の電圧が印加されて９６８脩Ａの電流が流れ
、抵抗Ｒ２＋が焼損、同時にツェナーダイオードＺＤに
も過電流が流れ破壊される。

又第１トランジスタＱ５１のコレクタ電位も９８゜８Ｖ
となり、第１図の場合と同様に破壊する。

第１トランジスタＱ６１の破壊により第１図の場合と同
様にトランジスタＱ３の破壊、抵抗に１の破壊を招く。

更に第１図と同様にトランジスタＱ、は順バイアスとな
り信号源Ｖ、抵抗に８を通って過電流が流れ信号源Ｓお
よび抵抗Ｒ８を破壊する恐れがある。

以上のようにＱ７の破壊により前段の素子が次々に破壊
されることになる。

これを防５止するにはトランジスタＱＩＩ又ｉ；！　Ｑ
５＋　ヲ許容損失の大きいトランジスタ（第１図は１２
Ｅ以上、第２図では５．１ｗ以上）のものを使用すれば
よいか、これは通常の性能を滴定させることがらすれば
過剰設計となりコストアップの原因となる。

又、第３図に示すようにトランジスタＱ５の電流を制限
する目的の回路が考えられている。

しかるにこのような制限回路においてトランジスタＱａ
＋を導通せしめてトランジスタＱ５の電流を制限するに
は抵抗Ｒ３１の電圧降下かトランジスタを導通せしめる
ためのＶＢＥ　（ｏ、　ｅｖ　）以−ヒでなければなら
ないので抵抗に１１１の値を少さくすることができない
。

したかつて、当該制限回路では電源利用率を高めること
が阻害される。

又第２図に示す回路においては抵抗Ｒ４１が小さい値で
あるので上述の理由のごとく、第８図の制限回路を用い
ることができない。

そこで、この発明では接合型ＦＥＴの定電流作用をたく
みに利用して、抵抗Ｒ５，１（５Ｉが小さい値でも充分
に電流制限作用を呈することができる電流制限回路であ
り、以下第１図および第２図に示す増幅器にそれぞれ適
用し−た実施例について詳しく説明する。

第４図において１は入力増幅段、３はＳ　Ｅ　Ｉ）　Ｉ
’出力増幅段、４は帰還回路、Ｓは信号源、ＲＬは負荷
であり第１図と同様の構成を有する。

４２は電流電制作用を兼せ有する電圧増幅段てあり、ト
ランジスタｑ５のエミッタと電源ラインの間に抵抗Ｒ４
１と接合型ＦＥＴＱ４．の直列回路が接続されている。

すなわちトランジスタｑ５のエミッタにＦ　ｌ”、　Ｔ
　Ｑ４１　のソースおよびゲートが、Ｆ　Ｅ　Ｔ　Ｑ４
．のドレインに抵抗Ｒ４１が、抵抗Ｒ４１に電源ライン
がそれぞれ接続されている。

又抵抗Ｉｔ４．は後述のごとく必要に応じて挿入するも
ので、Ｆ　Ｅ　Ｔのドレインを直接電源ラインに接続し
てもよい。

又トランジスＩ　Ｑｓのベースと電源ラインとの間にツ
ェナーダイオードＺ−３逆方回接続されている周知のご
とく接合ｍｈＥＴの定電流特性は第５図に示すようにド
レインソース間電圧ｖ１）８がピン内 チオフ電圧（ｖ、、ｙｌ）　Ｎでは良好な抵抗特性を有
し、ピンチオフ電圧以上では飽和ドレイン電流■ＤＳＳ
か流れる定電流特性を有する。

なおピンチオフ電圧内の傾き　１　の逆数が抵抗１（Ｏ
ｎ 値であり、Ｒｏｎは数１００から１０００である。

又ピンチオフ電圧ｖｌは一般的には約０．２ｖのものが
多い。

よって、第４図においてトランジスタＱ５の正常動作に
おける最大電流（５ｍＡ）よりも少し大きめのＩＤ５Ｓ
値を有し、かつ必要とするＲａｎ　（２００Ω）を有す
る接合型ＦＥＴを選び、あるいは必要ならば抵抗’４１
を付加して必要な抵抗値にしトランジスタＱ５のエミッ
タ回路とする。

又ギＩ記ツェナーダイオードＺＤはその耐圧がＩＤ５Ｓ
、！’　Ｒ４１＋Ｖｌ＋ＶＢＥ　ヨ’）　モ大キ＜　”
　−”　Ｑ４　＋　（７）　フレークダウン電圧よりも
小さく選定する。

これはＦ　Ｅ　’ｌ’　Ｑ４．に当該ＦＥ’Ｊ−Ｑ４．
のブレークダウン電圧以上の電圧が印加した場合１／Ｅ
ＴＱ４゜を保護するためのものである。

上記回路構成においてトランジスタＱ７が破壊されベー
スコレクタ間が短絡した場合についで述べると、トラン
ジスタｑ７の破壊によりトランジスタＱ５のコレクタが
ほぼ−ＶＣＣになるがトランジスタＱ５のコレクタ電流
はＩＤ５Ｓよりは増加せず、又トランジスタＱ５のベー
ス電圧はツェナーダイオードＺＤにより一定であるので
Ｆ　Ｅ　ＴＱ４．　ｌこはブレークダウン以上の電圧は
印加しない。

そしてＩＩ−、常動作最大振幅時におけるトランジスタ
Ｑ５のコレクタ電流をＩ、±１ｍＡ　（４１ｒＬＡ−６
ｍＡ）とし、■Ｄｓｓを８ｍＡとすると、正常動作にお
いてＦＦ、ＴＱ４．は抵抗素子として動作する。

一方トランジスタＱ７か破壊された場合はトランジスタ
Ｑ５に定電流ＩＤ５Ｓを流す定電流動作を呈す。

ツェナー電圧ｖｚを２ｖとして前述のごとくトランジス
タＱ５の損失を計算すると約７８０　ｍＷとなりトラン
ジスｆＩＱ５は１ｗ程度のものでも破壊されない。

第５図は第２図に示す従来例にこの発明を適用したもの
で第１および第２トランジスタＱ５１と９５８の間に接
合型Ｆ　Ｅ　ＴＱ４．を直列接続した構成であって、Ｆ
　Ｅ　Ｔ　Ｑ４１のＩＤ５ＳおよびＲａｎをｆｎＪ述と
商標に選定することにより、同様の動作を呈し、ＩＷ程
反のトランジスタＱ５！の使用が可能となる。

したがってトランジスタｑ５１又はＱ５ｇが破壊されな
い以上他のトランジスタ、抵抗、ツェナーダイオード等
も破壊されないので、正常動作時において充分なる損失
、耐圧を有する素子であれば足りる。

以上に説明したごとく、この発明は５ＥＰＰ負１７る 帰還増幅器におい卒電圧増幅段であって一電圧増幅用ト
ランジスタのエミッタ回路に接続した少なくとも接合型
ＦＥＴＱ４．よりなる定電流回路と、トランジスタＱ５
のベースに接続した少なくともツェナーダイオードＺＤ
よりなる定電圧回路を具備することを特徴とする電流制
限回路であり、５ＥＰＰ出力段３のトランジスタｑ７の
破壊した場合におとができるので部品コストを抑制し、
又適正なる設計を行うことができる。

又この発明によれば抵抗成分による゛電圧・損失を小さ
くすることができるので電源電圧の効果的利用がはから
れ出力の大きい増幅器を提供することができるものであ
る。

【図面の簡単な説明】

第１図および第２図は従来のＳ　Ｅ　ｌ）　Ｐ負帰還増
幅器の回路図、第３図は従来の電流制限回路図、第４図
はこの発明実施例の電流制限回路を備えたＳ　Ｅ　Ｐ　
ｌ）負帰還増幅器の回路図、第５図は接合型ＦＥＴの特
性図、第６図はこの発明実施例の電流制限回路を備えた
他の５ＥＰＰ負帰還増幅器の要部回路図である。 Ｑ５は電圧増幅トランジスタ、Ｑ４＋は接合型ト’　Ｅ
　ＴｐＬ４１は抵抗、ＺＤはツェナーダイオードである
。 特許出願人　オンキョー株式会社 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、５ＥＰＩ”負帰還増幅器における電圧増幅段におい
   て、電圧増幅用トランジスタのエミッタ回路に接続した
   少なくとも接合型ＦＥＴよりなる定電流回路と、前記ト
   ランジスタのベースに接続した少なくともツェナーダイ
   オードよりなる定電圧回路を具備することを特徴とする
   電流制限回路。 ２、　電圧増幅段がカスケード接続されるべき第１及び
   第２のトランジスタよりなり、第１トランジスタと第２
   トランジスタの接続間に直列に接続した少なくとも接合
   型ＦＥＴよりなる定電流回路と、第２トランジスタのベ
   ースに接続した少なくともツェナーダイオードよりなる
   定電用回路を具備することを特徴とする特許請求の範囲
   第１項記載の電流制限回路。