JPS62174949A - 高密度集積回路の構成要素の相互接続用多層金属配線網の形成法及び本形成法によつて形成される集積回路 - Google Patents
高密度集積回路の構成要素の相互接続用多層金属配線網の形成法及び本形成法によつて形成される集積回路Info
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- JPS62174949A JPS62174949A JP61236066A JP23606686A JPS62174949A JP S62174949 A JPS62174949 A JP S62174949A JP 61236066 A JP61236066 A JP 61236066A JP 23606686 A JP23606686 A JP 23606686A JP S62174949 A JPS62174949 A JP S62174949A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高密度集積回路の構成要素を相互に接続する
ための多層金属配線網の形成法及びこの形成法によって
形成される、通常Ｖ Ｌ Ｓ Ｉ （Ｖｅｒｙしａｒｇ
ｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップと呼
ばれる集積回路に関する。
ための多層金属配線網の形成法及びこの形成法によって
形成される、通常Ｖ Ｌ Ｓ Ｉ （Ｖｅｒｙしａｒｇ
ｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップと呼
ばれる集積回路に関する。
チップの構成要素を相互接続するための多層網を形成す
る従来の方法は、基本的には、配線導体で構成された下
部金属層を覆っている誘電体層上に上部金属層を形成す
るというものである。現在のところ、両金属層は通常ア
ルミニウムであり、その摩さはミクロンオーダである。
る従来の方法は、基本的には、配線導体で構成された下
部金属層を覆っている誘電体層上に上部金属層を形成す
るというものである。現在のところ、両金属層は通常ア
ルミニウムであり、その摩さはミクロンオーダである。
最初は、下部金属層が、チップの構成要素上に広がって
いる絶縁層の表面を均一な厚さで、被覆している。通常
、下部金属層に反応性プラズマを照射してエツチングす
る。このエツチングは、実質的に異方的である。層の厚
さの方向にエツチングされるため、配線導体に断面がほ
ぼ長方形の部分が形成される。現在のところエツチング
により形成される配線導体は幅が３ミクロンで、配線導
体間の標準的なピッチは６ミクロンである。しかし、こ
のサイズは小さくすることが望ましい。
いる絶縁層の表面を均一な厚さで、被覆している。通常
、下部金属層に反応性プラズマを照射してエツチングす
る。このエツチングは、実質的に異方的である。層の厚
さの方向にエツチングされるため、配線導体に断面がほ
ぼ長方形の部分が形成される。現在のところエツチング
により形成される配線導体は幅が３ミクロンで、配線導
体間の標準的なピッチは６ミクロンである。しかし、こ
のサイズは小さくすることが望ましい。
エツチングされた下部金属層は、次に、透電体層で被覆
される。この誘電体層は、通常無機物である二酸化ケイ
素（Ｓ１０□）をＣＶＤ法によって堆積させて形成する
。この誘電体層の標準的な厚さは、約０．８ミクロンで
ある。上部、下部２つの金属層間の電気的絶縁を十分か
つ均一にするために、誘電体層は、下部金属層上全体に
わたって均一な厚さであることが望ましい。
される。この誘電体層は、通常無機物である二酸化ケイ
素（Ｓ１０□）をＣＶＤ法によって堆積させて形成する
。この誘電体層の標準的な厚さは、約０．８ミクロンで
ある。上部、下部２つの金属層間の電気的絶縁を十分か
つ均一にするために、誘電体層は、下部金属層上全体に
わたって均一な厚さであることが望ましい。
次に、配線導体と上部金属層間を相互に接続するために
誘電体層にスルーホールを形成する。上部金属層は、誘
電体層上とそのスルーホール内に堆積される。次に下部
金属層の場合と同様の方法で上部金属層をエツチングし
て配線導体を形成する。
誘電体層にスルーホールを形成する。上部金属層は、誘
電体層上とそのスルーホール内に堆積される。次に下部
金属層の場合と同様の方法で上部金属層をエツチングし
て配線導体を形成する。
この技術は、現在のところ、下部金属層に形成された配
線導体の側面が急峻であることが原因で所望の密度の相
互接続用金属配線網を得にくいという重大な問題点を有
する。実際、実験してみると、一様な厚さの誘電体層が
得られるのではなく、配線導体の延長方向と垂直な平面
で見ると、配線導体の側面とこの配線導体の底面の平面
とがなす角部にくぼんでいる誘電体層ができていること
がわかる。さらに詳しく言えば、各底角の二等分線にほ
ぼ対応する直線に接して各底角の頂点に近づくと、誘電
体層の厚さが徐々に減少する。この角の２等分線にほぼ
対応する線を、以下簡潔に２等分線と呼ぶ。この誘電体
層は、既にそれ自体、底角部分で上部と下部２つの金属
層間の絶縁を不完全にするという欠点をもつ。
線導体の側面が急峻であることが原因で所望の密度の相
互接続用金属配線網を得にくいという重大な問題点を有
する。実際、実験してみると、一様な厚さの誘電体層が
得られるのではなく、配線導体の延長方向と垂直な平面
で見ると、配線導体の側面とこの配線導体の底面の平面
とがなす角部にくぼんでいる誘電体層ができていること
がわかる。さらに詳しく言えば、各底角の二等分線にほ
ぼ対応する直線に接して各底角の頂点に近づくと、誘電
体層の厚さが徐々に減少する。この角の２等分線にほぼ
対応する線を、以下簡潔に２等分線と呼ぶ。この誘電体
層は、既にそれ自体、底角部分で上部と下部２つの金属
層間の絶縁を不完全にするという欠点をもつ。
この誘電体層上に上部金属層を堆積することには、実際
大きな問題点がある。明らかに、上部金属層が堆積され
ることにより、誘電体層被覆の欠陥がかなり増幅するか
らである。実際、実験してみると、底角の２等分線に接
する上部金属層が極めて薄くなることがわかる。従って
、上部金属層は、各底角部分を配線導体の延長方向と垂
直な平面内で見ると、底角の２等分線のなす平面をはさ
んで接するように唇を閉じた形をとる。その唇の接合部
が薄くなっていることから、望ましくない電気抵抗が発
生する。このような電気抵抗は、上部金属層の全底角部
分に発生する。
大きな問題点がある。明らかに、上部金属層が堆積され
ることにより、誘電体層被覆の欠陥がかなり増幅するか
らである。実際、実験してみると、底角の２等分線に接
する上部金属層が極めて薄くなることがわかる。従って
、上部金属層は、各底角部分を配線導体の延長方向と垂
直な平面内で見ると、底角の２等分線のなす平面をはさ
んで接するように唇を閉じた形をとる。その唇の接合部
が薄くなっていることから、望ましくない電気抵抗が発
生する。このような電気抵抗は、上部金属層の全底角部
分に発生する。
下部の配線導体の底面が平らでなく、直角に近い段部を
覆っているとき、この欠点はさらに重大になる。これは
、例えば、下部導体層が金属で、多結晶質シリコンもし
くは金属からなる上部導体層を被覆する場合である。こ
の場合、２つの配線導体は、重なり合い、段の度合がよ
り激しくなる。
覆っているとき、この欠点はさらに重大になる。これは
、例えば、下部導体層が金属で、多結晶質シリコンもし
くは金属からなる上部導体層を被覆する場合である。こ
の場合、２つの配線導体は、重なり合い、段の度合がよ
り激しくなる。
この段部があると、垂直な壁面に沿って導体層がより広
範囲で且つより顕著に薄くなり、そのために、底面の隣
接部との不完全な電気的接触が起こる。従って、いずれ
にしても、上部導体層の配線導体は、そのすべての底角
部でかなりの抵抗値を示すので、信頼性が問題となる。
範囲で且つより顕著に薄くなり、そのために、底面の隣
接部との不完全な電気的接触が起こる。従って、いずれ
にしても、上部導体層の配線導体は、そのすべての底角
部でかなりの抵抗値を示すので、信頼性が問題となる。
この重大な欠点を改善するために従来採用された解決法
は、上部導体層の各底角部の唇状の部分間に導体粒子を
導入することであった。しかしながら、この微粒子が有
効でないことが多◇）のは明白である。その上、この微
粒子の効果が十分子ヨ場合でも、下部導体層に起伏があ
ると、上部導体層のエツチングに際して別の問題点が生
ずる。工・７チングは、この場合も反応性プラズマを用
０て行うことが好ましい。工・ソチング時間は工・ツチ
ングすることになる層の厚さによって決まる。プラズマ
エツチングは異方的であり、通常はチ・ノブ面１こ対し
て垂直に行うので、エツチング時間は、導体層のチップ
面に垂直な方向の厚さによって決定される。急峻な側面
の位置では、チップ面１こ垂直な方向の導体層の厚さは
、工・ノチング時間を決定している導体層の他の部分の
２倍の値になること力（わかる。
は、上部導体層の各底角部の唇状の部分間に導体粒子を
導入することであった。しかしながら、この微粒子が有
効でないことが多◇）のは明白である。その上、この微
粒子の効果が十分子ヨ場合でも、下部導体層に起伏があ
ると、上部導体層のエツチングに際して別の問題点が生
ずる。工・７チングは、この場合も反応性プラズマを用
０て行うことが好ましい。工・ソチング時間は工・ツチ
ングすることになる層の厚さによって決まる。プラズマ
エツチングは異方的であり、通常はチ・ノブ面１こ対し
て垂直に行うので、エツチング時間は、導体層のチップ
面に垂直な方向の厚さによって決定される。急峻な側面
の位置では、チップ面１こ垂直な方向の導体層の厚さは
、工・ノチング時間を決定している導体層の他の部分の
２倍の値になること力（わかる。
従って、隣接する配線導体間が完全に電気的１こ絶縁さ
れるためには、誘電体層の急峻な側面の導体を完全に除
去するまでエツチングを行わなければならない。しかし
ながら、追加エツチング時間の長さによって、エツチン
グの性質がかなり変イヒする。
れるためには、誘電体層の急峻な側面の導体を完全に除
去するまでエツチングを行わなければならない。しかし
ながら、追加エツチング時間の長さによって、エツチン
グの性質がかなり変イヒする。
さらに、下部導体層の急峻な側面上の誘電体層が唇の形
をしているため、上部導体層のエツチングに際して極め
て重大且つほとんど解決不能な問題が生ずる。実際、誘
電体層の唇状部分の頂部はひさしとして、反応性プラズ
マに対して影となる部分に位置する金属部分を隠蔽する
。従って、エツチングは不完全で、導体部分が残るため
、ショートの危険性等、不都合で容認できないことの多
い結果となる。
をしているため、上部導体層のエツチングに際して極め
て重大且つほとんど解決不能な問題が生ずる。実際、誘
電体層の唇状部分の頂部はひさしとして、反応性プラズ
マに対して影となる部分に位置する金属部分を隠蔽する
。従って、エツチングは不完全で、導体部分が残るため
、ショートの危険性等、不都合で容認できないことの多
い結果となる。
本発明は、上部金属層が堆積される面をほぼ平らにして
、これらの問題をすべて解決する。
、これらの問題をすべて解決する。
高密度集積回路の構成要素の相互接続用多層金属配線網
を形成するため本発明の方法は、側面が急峻な配線導体
を含む下部金属層を形成し、該下部金属層上に誘電体層
をＣＶＤ法で堆積させ、上記配線導体上の誘電体層にス
ルーホールを形成し、該誘電体層を上記金属層で被覆す
ることからなる方法において、粘性のある誘電性分散体
を上記誘電体層上に広げて、上記配線導体間に誘電体層
によって形成されたくぼみを埋め、該分散体をアニール
し、該アニールによって形成された薄膜層にさらにスル
ーホールを設けることを特徴とする。
を形成するため本発明の方法は、側面が急峻な配線導体
を含む下部金属層を形成し、該下部金属層上に誘電体層
をＣＶＤ法で堆積させ、上記配線導体上の誘電体層にス
ルーホールを形成し、該誘電体層を上記金属層で被覆す
ることからなる方法において、粘性のある誘電性分散体
を上記誘電体層上に広げて、上記配線導体間に誘電体層
によって形成されたくぼみを埋め、該分散体をアニール
し、該アニールによって形成された薄膜層にさらにスル
ーホールを設けることを特徴とする。
本発明は、また、この方法の適用により作製する高密度
集積回路に関する。
集積回路に関する。
本発明の特徴及び利点は、添付図面を参照して行われる
以下の説明によって明らかになろう。しかし、この説明
は、本発明を何ら限定するものではない。
以下の説明によって明らかになろう。しかし、この説明
は、本発明を何ら限定するものではない。
第１図に示す高密度集積回路１０は、半導体基板１１に
よって構成される。基板１１は、概略的に示す構成要素
１２及び基板１１の構成要素１２を相互に接続するため
の金属配線網１３を含む。通常、金属配線網１３の底面
は基板１１を被覆する絶縁層１４の上面にある。しかし
ながらＭＯＳ （Ｍｅｔａｌ−ロｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）技術では、金属配線網１３が、多結
晶質シリコンを用いた相互接続用の配線導体を構成する
第１の被覆層からなることが多い。多結晶配線導体は本
発明が解決する問題点を有しないので、これらの配線導
体は第１図に示さないが、本発明による集積回路がそれ
らを含みうろことは明らかである。第１図に示す集積回
路１０の相互接続用金属配線網１３の説明を、第２Ａ図
乃至第２Ｄ図に示す製造法に従って以下に行う。
よって構成される。基板１１は、概略的に示す構成要素
１２及び基板１１の構成要素１２を相互に接続するため
の金属配線網１３を含む。通常、金属配線網１３の底面
は基板１１を被覆する絶縁層１４の上面にある。しかし
ながらＭＯＳ （Ｍｅｔａｌ−ロｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）技術では、金属配線網１３が、多結
晶質シリコンを用いた相互接続用の配線導体を構成する
第１の被覆層からなることが多い。多結晶配線導体は本
発明が解決する問題点を有しないので、これらの配線導
体は第１図に示さないが、本発明による集積回路がそれ
らを含みうろことは明らかである。第１図に示す集積回
路１０の相互接続用金属配線網１３の説明を、第２Ａ図
乃至第２Ｄ図に示す製造法に従って以下に行う。
第１図及び第２Ａ図を参照すると、相互接続用金属配線
網１３は、従来のように、まず、絶縁層１４の上面を被
覆する下部導体層１５を備える。この下部導体層１５は
、複数の配線導体１６によって構成されている。これら
配線導体１６は、間隔１７によって分離されている。配
線導体１６は、通常、図面が描かれている平面に垂直な
方向では互いに平行であり、断面はほぼ長方形となって
いる。この断面は、絶縁層１４を均一に被覆しでいた最
初の金属層にプラズマエツチングを施してできたもので
ある。エツチングの方法を変えると、側面をそれほど急
峻でな（することができるが、しかし、側面が垂直の場
合と同じ問題がある。
網１３は、従来のように、まず、絶縁層１４の上面を被
覆する下部導体層１５を備える。この下部導体層１５は
、複数の配線導体１６によって構成されている。これら
配線導体１６は、間隔１７によって分離されている。配
線導体１６は、通常、図面が描かれている平面に垂直な
方向では互いに平行であり、断面はほぼ長方形となって
いる。この断面は、絶縁層１４を均一に被覆しでいた最
初の金属層にプラズマエツチングを施してできたもので
ある。エツチングの方法を変えると、側面をそれほど急
峻でな（することができるが、しかし、側面が垂直の場
合と同じ問題がある。
「側面が急峻な配線導体」という表現は、その側面の傾
きが前述し、さらに以下に説明する問題点と同じ問題点
を有する配線導体を含めたものと理解されたい。
きが前述し、さらに以下に説明する問題点と同じ問題点
を有する配線導体を含めたものと理解されたい。
また、従来の方法では、誘電体層１８は、下部導体層１
５の表面全体にわたって堆積される。誘電体層は、通常
、二酸化ケイ素をＣＶＤ法で堆積させて形成する。実験
によると、下部導体層１５の底角部、すなわち配線導体
１６が絶縁層１４とで形成する角の部分で、誘電体層１
８がくぼむことがわかる。
５の表面全体にわたって堆積される。誘電体層は、通常
、二酸化ケイ素をＣＶＤ法で堆積させて形成する。実験
によると、下部導体層１５の底角部、すなわち配線導体
１６が絶縁層１４とで形成する角の部分で、誘電体層１
８がくぼむことがわかる。
図示したように、このくぼみは図が描かれている平面内
で閉じた唇の輪郭をもつ。両方の唇は、各角の二等分線
にほぼ対応する直線１９に接して閉じている。この現象
が起こるのは、導体の側面が急峻なためで、誘電体層１
８を堆積する方法とは無関係である。
で閉じた唇の輪郭をもつ。両方の唇は、各角の二等分線
にほぼ対応する直線１９に接して閉じている。この現象
が起こるのは、導体の側面が急峻なためで、誘電体層１
８を堆積する方法とは無関係である。
従来の方法では、続いて、誘電体層１８上に金属層を堆
積させる。この場合、底角部でのこの金属層の輪郭は、
第２Ａ図に点線２０で示すようになるであろう。くぼみ
は、誘電体層１８のくぼみに比較してより大きいものと
なる。本発明の方法は、この欠点をなくすものである。
積させる。この場合、底角部でのこの金属層の輪郭は、
第２Ａ図に点線２０で示すようになるであろう。くぼみ
は、誘電体層１８のくぼみに比較してより大きいものと
なる。本発明の方法は、この欠点をなくすものである。
一般的には、本発明は、まず、配線導体１６間の間隔１
７に存在するくぼみを少なくとも部分的に埋めて、上部
金属層の底面をほぼ平らにする。これを実施するために
、粘性のある誘電性分散体２１を集積回路１０上に注い
で、誘電体層１８の表面全体に均一に広げる。第２Ｂ図
では、分散体２１は、十分な量が注がれて、間隔１７に
誘電体層１已によって形成されるくぼみからあふれてい
る。分散体を広げるには、集積回路１０を含むウェハを
、分散体の粘性力と遠心力が均衡するような速度で回転
させることが好ましい。分散体は、例えば無機物である
シリカを主成分とするゲルで、コロイド状態であること
が好ましい。そのような分散体には、尚業者には周知の
通常Ｓ、○、Ｇ、（スピン−オン−グラス： ５ｐｉｎ
−Ｏｎ−Ｇｌａｓｓ）と呼ばれるゲル等がある。
７に存在するくぼみを少なくとも部分的に埋めて、上部
金属層の底面をほぼ平らにする。これを実施するために
、粘性のある誘電性分散体２１を集積回路１０上に注い
で、誘電体層１８の表面全体に均一に広げる。第２Ｂ図
では、分散体２１は、十分な量が注がれて、間隔１７に
誘電体層１已によって形成されるくぼみからあふれてい
る。分散体を広げるには、集積回路１０を含むウェハを
、分散体の粘性力と遠心力が均衡するような速度で回転
させることが好ましい。分散体は、例えば無機物である
シリカを主成分とするゲルで、コロイド状態であること
が好ましい。そのような分散体には、尚業者には周知の
通常Ｓ、○、Ｇ、（スピン−オン−グラス： ５ｐｉｎ
−Ｏｎ−Ｇｌａｓｓ）と呼ばれるゲル等がある。
この場合、粘性のある誘電性分散体は、集積回路の要素
の配置法めに用いる感光性樹脂と同様の方法で使用され
る。次に分散体２１のアニールを行うと、分散体の溶媒
は蒸発して、誘電体が第２Ｃ図に示すように一体化した
塊２２を形成する。塊２２は大部分は間隔１７に存在し
ているが、配線導体１６の上に位置する誘電体層１８を
も薄膜２３で被覆する。
の配置法めに用いる感光性樹脂と同様の方法で使用され
る。次に分散体２１のアニールを行うと、分散体の溶媒
は蒸発して、誘電体が第２Ｃ図に示すように一体化した
塊２２を形成する。塊２２は大部分は間隔１７に存在し
ているが、配線導体１６の上に位置する誘電体層１８を
も薄膜２３で被覆する。
間隔１７のくぼみの埋め方がどの程度であれ、分散体２
１に粘性があり、しかもその分散体を広げたことのため
、薄膜２３が常に存在することを注意しておく。
１に粘性があり、しかもその分散体を広げたことのため
、薄膜２３が常に存在することを注意しておく。
第２Ｄ図では、後に堆積されることになる上部金属層と
の接続に備えて、配線導体１６上にスルーホール２４を
形成す、る。スルーホール２４は、通常、プラズマエツ
チングにより形成する。従って、垂直方向のエツチング
により、配線導体１６の側面と同様に急峻な側面が形成
され、スルーホール２４の底角で上部金属層がくぼむと
いう同じ現象が起こる。このくぼみを防ぐために、上述
したのとは別の、従来からあるエツチング法を用いて、
スルーホールの上部を広げて底角を鈍角にする。広がり
の角度は、特に、エツチングされる物質の性質に応じて
異なる。従って１、誘電体の塊２２及び誘電体層１８の
構造の違いのため、薄膜２３及び誘電体層１８に形成さ
れるスルーホールは、同軸の２つの円錐のそれぞれ一部
分が合体した形状をもつ。但し、薄膜２３に形成される
スルーホールのほうがより大きく口が広がっている。配
線導体１６の形成には、反応性プラズマによるこのエツ
チングの別法は適用しない。なぜなら、このエツチング
法を用いると、配線導体１６の断面積がかなり小さくな
ってしまい、目的とする極めて高密度な相互接続用金属
配線網１３が形成されるのが妨げられるからである。
の接続に備えて、配線導体１６上にスルーホール２４を
形成す、る。スルーホール２４は、通常、プラズマエツ
チングにより形成する。従って、垂直方向のエツチング
により、配線導体１６の側面と同様に急峻な側面が形成
され、スルーホール２４の底角で上部金属層がくぼむと
いう同じ現象が起こる。このくぼみを防ぐために、上述
したのとは別の、従来からあるエツチング法を用いて、
スルーホールの上部を広げて底角を鈍角にする。広がり
の角度は、特に、エツチングされる物質の性質に応じて
異なる。従って１、誘電体の塊２２及び誘電体層１８の
構造の違いのため、薄膜２３及び誘電体層１８に形成さ
れるスルーホールは、同軸の２つの円錐のそれぞれ一部
分が合体した形状をもつ。但し、薄膜２３に形成される
スルーホールのほうがより大きく口が広がっている。配
線導体１６の形成には、反応性プラズマによるこのエツ
チングの別法は適用しない。なぜなら、このエツチング
法を用いると、配線導体１６の断面積がかなり小さくな
ってしまい、目的とする極めて高密度な相互接続用金属
配線網１３が形成されるのが妨げられるからである。
上部金属層２５を堆積させると、第１図に示す構造が完
成する。もちろん、上部金属層２５は、本発明の方法を
用いて後に３層の金属層を有する相互接続金属配線網１
３を形成する際には下部金属層となる。
成する。もちろん、上部金属層２５は、本発明の方法を
用いて後に３層の金属層を有する相互接続金属配線網１
３を形成する際には下部金属層となる。
第１図は、本発明の高密度集積回路の部分断面図であり
、 第２Ａ図乃至第２Ｄ図は、第１図に類似した断面図であ
って、第１図に示す集積回路を形成するための本発明の
方法の主要な段階を示す図である。 （主な参照番号） １０・・集積回路、 １１・・基板、１２・・構成要
素、 １３・・金属配線網、１４・・絶縁層、
１５・・下部導体層、１６・・配線導体、 １７・・
間隔、１８・・誘電体層、 １９・・直線、２１・・
分散体、 ２２・・塊、 ２３・・薄膜、 ２４・・スルーホール、２５・
・上部金属層 特許出願人 ビュル ニス、アー。
、 第２Ａ図乃至第２Ｄ図は、第１図に類似した断面図であ
って、第１図に示す集積回路を形成するための本発明の
方法の主要な段階を示す図である。 （主な参照番号） １０・・集積回路、 １１・・基板、１２・・構成要
素、 １３・・金属配線網、１４・・絶縁層、
１５・・下部導体層、１６・・配線導体、 １７・・
間隔、１８・・誘電体層、 １９・・直線、２１・・
分散体、 ２２・・塊、 ２３・・薄膜、 ２４・・スルーホール、２５・
・上部金属層 特許出願人 ビュル ニス、アー。
Claims (6)
- （１）側面が急峻な配線導体（１６）を含む下部金属層
（１５）を形成し、該下部金属層上に誘電体層（１８）
をＣＶＤ法で堆積させ、上記配線導体上の該誘電体層に
開口部（２４）を形成し、上部金属層（２５）で上記誘
電体層を被覆して、高密度集積回路（１０）の構成要素
（１２）の相互接続用多層金属配線網（１３）を形成す
る方法において、粘性のある誘電性分散体（２１）を上
記誘電体層上に広げ、上記配線導体間の間隔（１７）に
上記誘電体層によって形成されたくぼみをほぼ埋め、該
分散体をアニールし、該アニールによって形成された薄
膜層（２３）にさらに開口部（２４）を設けることを特
徴とする形成法。 - （２）上記分散体（２１）は、好ましくはコロイド状の
、無機物であるシリカを主成分とするゲルであることを
特徴とする特許請求の範囲第１項に記載の方法。 - （３）上記ＣＶＤ法により、無機物である二酸化ケイ素
を堆積させることを特徴とする特許請求の範囲第１項も
しくは第２項に記載の方法。 - （４）上記開口部（２４）は、プラズマエッチング法に
より形成することを特徴とする特許請求の範囲第１項乃
至第３項のいずれか１項に記載の方法。 - （５）上記プラズマエッチング法とは別のプラズマエッ
チング法を用いて、上記開口部（２４）を広げることを
特徴とする特許請求の範囲第４項に記載の方法。 - （６）特許請求の範囲第１項乃至第５項のいずれか１項
に記載の方法の適用によって形成されることとを特徴と
する高密度集積回路（１０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8514669A FR2588417B1 (fr) | 1985-10-03 | 1985-10-03 | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
| FR8514669 | 1985-10-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62174949A true JPS62174949A (ja) | 1987-07-31 |
Family
ID=9323497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236066A Pending JPS62174949A (ja) | 1985-10-03 | 1986-10-03 | 高密度集積回路の構成要素の相互接続用多層金属配線網の形成法及び本形成法によつて形成される集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4906592A (ja) |
| EP (1) | EP0223637B1 (ja) |
| JP (1) | JPS62174949A (ja) |
| DE (1) | DE3681124D1 (ja) |
| FR (1) | FR2588417B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277140A (ja) * | 1988-09-13 | 1990-03-16 | Nec Corp | 集積回路の製造方法 |
| US5394311A (en) * | 1993-03-18 | 1995-02-28 | Nissan Motor Co., Ltd. | Automotive trunk lid with stop lamp |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2588418B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
| GB2211348A (en) * | 1987-10-16 | 1989-06-28 | Philips Nv | A method of forming an interconnection between conductive levels |
| IT1227245B (it) * | 1988-09-29 | 1991-03-27 | Sgs Thomson Microelectronics | Strato dielettrico di prima interconnessione per dispositivi elettronici a semiconduttore |
| US5164339A (en) * | 1988-09-30 | 1992-11-17 | Siemens-Bendix Automotive Electronics L.P. | Fabrication of oxynitride frontside microstructures |
| JP2623812B2 (ja) * | 1989-01-25 | 1997-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0383610B1 (en) * | 1989-02-17 | 1997-10-08 | Matsushita Electronics Corporation | Manufacturing method of semiconductor device |
| US5070037A (en) * | 1989-08-31 | 1991-12-03 | Delco Electronics Corporation | Integrated circuit interconnect having dual dielectric intermediate layer |
| JPH04147651A (ja) * | 1990-04-02 | 1992-05-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5037777A (en) * | 1990-07-02 | 1991-08-06 | Motorola Inc. | Method for forming a multi-layer semiconductor device using selective planarization |
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| JP2665404B2 (ja) * | 1991-02-18 | 1997-10-22 | シャープ株式会社 | 半導体装置の製造方法 |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| JPH0817174B2 (ja) * | 1993-11-10 | 1996-02-21 | キヤノン販売株式会社 | 絶縁膜の改質方法 |
| US5658829A (en) * | 1995-02-21 | 1997-08-19 | Micron Technology, Inc. | Semiconductor processing method of forming an electrically conductive contact plug |
| US5710460A (en) * | 1995-04-21 | 1998-01-20 | International Business Machines Corporation | Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric |
| US5597764A (en) * | 1996-07-15 | 1997-01-28 | Vanguard International Semiconductor Corporation | Method of contact formation and planarization for semiconductor processes |
| US6010957A (en) * | 1997-06-25 | 2000-01-04 | Advanced Micro Devices | Semiconductor device having tapered conductive lines and fabrication thereof |
| KR100602131B1 (ko) * | 2004-12-30 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
| US7517810B2 (en) * | 2005-05-27 | 2009-04-14 | International Rectifier Corporation | Reduced metal design rules for power devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598440A (ja) * | 1982-07-07 | 1984-01-17 | Hitachi Ltd | 光情報伝送システム |
| JPS6030153A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 半導体装置 |
| JPS6165454A (ja) * | 1984-09-07 | 1986-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3506880A (en) * | 1963-06-28 | 1970-04-14 | Ibm | Semiconductor device |
| FR1542658A (fr) * | 1966-09-30 | Ibm | Technique de formation de verre photosensible pour faire des trous de contact dans des couches de verre de protection | |
| JPS5425178A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPS54101292A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Contact forming method |
| US4349609A (en) * | 1979-06-21 | 1982-09-14 | Fujitsu Limited | Electronic device having multilayer wiring structure |
| JPS5621332A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4222792A (en) * | 1979-09-10 | 1980-09-16 | International Business Machines Corporation | Planar deep oxide isolation process utilizing resin glass and E-beam exposure |
| JPS5759359A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4436582A (en) * | 1980-10-28 | 1984-03-13 | Saxena Arjun N | Multilevel metallization process for integrated circuits |
| JPS57170550A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Manufacture of semiconductor device |
| US4492717A (en) * | 1981-07-27 | 1985-01-08 | International Business Machines Corporation | Method for forming a planarized integrated circuit |
| JPS5819727A (ja) * | 1981-07-28 | 1983-02-04 | Canon Inc | 回転ヘツド装置 |
| US4576900A (en) * | 1981-10-09 | 1986-03-18 | Amdahl Corporation | Integrated circuit multilevel interconnect system and method |
| JPS5886746A (ja) * | 1981-11-19 | 1983-05-24 | Nec Corp | 半導体装置 |
| JPS5893347A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| CA1169022A (en) * | 1982-04-19 | 1984-06-12 | Kevin Duncan | Integrated circuit planarizing process |
| JPS5966147A (ja) * | 1982-10-08 | 1984-04-14 | Hitachi Ltd | 多層配線の製造方法 |
| US4451326A (en) * | 1983-09-07 | 1984-05-29 | Advanced Micro Devices, Inc. | Method for interconnecting metallic layers |
| JPS60138940A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| US4654113A (en) * | 1984-02-10 | 1987-03-31 | Fujitsu Limited | Process for fabricating a semiconductor device |
| US4481070A (en) * | 1984-04-04 | 1984-11-06 | Advanced Micro Devices, Inc. | Double planarization process for multilayer metallization of integrated circuit structures |
| US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
| US4519872A (en) * | 1984-06-11 | 1985-05-28 | International Business Machines Corporation | Use of depolymerizable polymers in the fabrication of lift-off structure for multilevel metal processes |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
| JPS61180458A (ja) * | 1985-02-05 | 1986-08-13 | Nec Corp | 半導体装置の製造方法 |
| US4681795A (en) * | 1985-06-24 | 1987-07-21 | The United States Of America As Represented By The Department Of Energy | Planarization of metal films for multilevel interconnects |
| US4674176A (en) * | 1985-06-24 | 1987-06-23 | The United States Of America As Represented By The United States Department Of Energy | Planarization of metal films for multilevel interconnects by pulsed laser heating |
| JPS6230335A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4662064A (en) * | 1985-08-05 | 1987-05-05 | Rca Corporation | Method of forming multi-level metallization |
| US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
-
1985
- 1985-10-03 FR FR8514669A patent/FR2588417B1/fr not_active Expired
-
1986
- 1986-10-01 EP EP86402139A patent/EP0223637B1/fr not_active Expired - Lifetime
- 1986-10-01 DE DE8686402139T patent/DE3681124D1/de not_active Expired - Lifetime
- 1986-10-03 JP JP61236066A patent/JPS62174949A/ja active Pending
-
1989
- 1989-03-14 US US07/323,049 patent/US4906592A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598440A (ja) * | 1982-07-07 | 1984-01-17 | Hitachi Ltd | 光情報伝送システム |
| JPS6030153A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 半導体装置 |
| JPS6165454A (ja) * | 1984-09-07 | 1986-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277140A (ja) * | 1988-09-13 | 1990-03-16 | Nec Corp | 集積回路の製造方法 |
| US5394311A (en) * | 1993-03-18 | 1995-02-28 | Nissan Motor Co., Ltd. | Automotive trunk lid with stop lamp |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2588417B1 (fr) | 1988-07-29 |
| EP0223637B1 (fr) | 1991-08-28 |
| FR2588417A1 (fr) | 1987-04-10 |
| US4906592A (en) | 1990-03-06 |
| DE3681124D1 (de) | 1991-10-02 |
| EP0223637A1 (fr) | 1987-05-27 |
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| US4536951A (en) | Method of producing a layered structure | |
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