JPS61500703A - 位相制御ル−プ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 位相制御ループ回路 本発明は、位相制御ループ回路（ＰＬＬ　＝）ニーズロンクループ）ならびに特 殊なディジタル制御可能な発振器に関する。公知の位相開−ループ回路は例えは 、雑誌フンクシャウ（Ｆｕｎｋｓｃｈａｕ　）　’　Ｆ３３年６月号の第６１〜 ６８頁および同′８３年７月号の第６９．７０頁に記載されている。

ディジタル制御可能な発振器とは、その周波数がデー　、イジタル入力量によっ て決められる発振器である。このような発振器は主に周波数制御回路から成り、 その種々の実施例が公知である（シンセサイザ）。

殊に時間エラー（時間誤差）を伴う信号の処理の場合に、位相制却ループ回路に 高い要求が課せられる。

時間エラー除去のためには、信号の時間エラーに可及的に正確に追従するクロッ ク周波数だけでなく、時間エラーに追従しないクロック周波数、つまりは時間エ ラー除去のための安定なタイムベースを形成しなければならない。

時間エラーは、特に記録装置に起因し、周期的信号を用いて測定することができ る。この周期的信号は本来の通信信号といっしょに記録される。ビデオ信号また はＰＣＭ　＠号において、周期的信号は南期信号ないしピントクロックの形で既 に含まれている。周期的でないアナログ信号、例えば音声信号では、付加的パイ ロット周波数を記録する必要がある。

公知の画像記録装置は、ビデオディスクとビデオレコーダである。この装置によ り再生される信号の時間エラーは、極めて強く際立った成分を有し、その成分の 周期長は、ヘッドドラムの回転ないしはディスクの回転に相応する。

垂直周波数５３　Ｈｚのビデオ信号の場合、時間エラーの周期長は普通のホーム ビデオレコーダで４０　ｍｓとなる。なぜならヘッド交替により発生される５　 Ｑ　Ｈｚの時間エラーに、ヘッドＶ＠整公差により発生する２５Ｈｚの時間エラ ーがＵ口わるからである。　ビデオディスクでは、調心により発生する時間エラ ーは、１回転ごとに走査される部分画像の数が２つか、４つかに応じて４０コＳ ないしは８０　ｍｓの周期長を有する。

時間エラー〇演１＋定ないし除去のために、常に２つのクロック信号が必要であ り、詳しくは、第１のクロックは可及的正確に時間エラーに追従し、第２のクロ ックは可及的に時間エラーの無い、つまり安定なりロックである必要がある。両 クロック信号は、同じ周波数平均値を有し、つまりは固定周波数関係を有してお りこれにより、例えば時間エラー除去用に用いられるバッファメモリがオーバー ロードされないよう（Ｃなっている。

第１のクロックとして、信号中に含まれているクロック信号を、直接に分離して 、または小さな時定数のＰＬＬ回路による雑音除去後に用いることができる。

第２のクロックは、非常に大きな時定数を有するＰＬＬ回路を用いて取出される 。つまりこのＰＬＬ０制薗ル一プ回路の時定数ないし低域フィルタは、位相比較 段で取出される制御電圧（２５Ｈｚないし１２．５　Ｈｚ　）の基本波をさらに 大幅に抑圧するものであるべきである。

この低い周波数の時１８１変動を満足に抑圧するＰＬＬ回路を実現することは、 ドイツ連邦共和国特許第２７４５３７５号明細書に記載の方法により非常に藺導 になる。この方法によれば、位相比較段における制御電圧発生のために、時間エ ラーを富む、即ちその時間間隔が時間変動の周期長に相当するクロック信号の僅 かな範囲しかオリ用しない。このような技術によって、位相比較段の出力側の電 圧特性から既に時間変動の影響が収除かれる。さらに制御電圧を平滑化する必要 があるときは、時定数を著しく小さくすればよい。

これに伴って制御ループの信号走行時間が短縮されるので、ＰＬＬ回路の安定性 が高まる。

信号処理の進歩したディジタル化は、新たな信号伝送方法を導入することによっ て可能となる。このような例として、時間圧縮された色信号成分？タイムプレッ クス信号（Ｔｌｍｅｐｌｅｘ　ＳｉｇｒＩｅｌ　）　ｔたはｋｉＡ、ｃ信号にお いて直列に伝送する方法がある。時間圧縮、伸長のために、１つの走査線分の標 本値を収容できる信号メモリが必要である。

ドイツ連邦共和国特許第３３４５１４２号明細書にこのメモリを同時に＃間エラ ー除去に利用することが提案されている。これにより例えは今日市販されている ビデオレコーダから送出される信号を時間エラーのない信号に変換することがで きる。ビデオレコーダの時間エラーはそののこぎり歯状の特性を呈するため著し い＠Ｌ讐をもたらす。ヘッド交替が行なわれる走査線が目立って短くまたは長く なる可能性がある。時間エラー除去の課題は、この偏差が１つの完全な画像中の すべての走査線に亘って分布するようにして、走査線が、ヘッド交替の行なわれ た走査線も含めてすべて同じ長さになるようにすることにある。

ドイツ連邦共和国特許第３３４５１４２号明細書に記載の時間圧縮を実施するた めに、信号の時間変動に可及的正確に追従する第１のクロックを用いて、時間エ ラーを含む信号を、走査線メモリに読込む。次に、読出しを、可及的一定の第２ のクロック周波数を用いて行う。この第２のタロツク周波数は、やはり時間エラ ーを含む信号からＰＬＬ回路を用いて発生させる。圧縮率に相に、する第１と第 ２のクロック８疲数の間の比は、走ｆ！メモリのオバーフロー回避のためＣ（平 均値に正確に保たなけれはならない。

ドイツ連邦共和国特許第２７４５３７５号明り書に記載のＰＬＬ回路によって既 に、第２のクロック周波数の発生が容易にされている。しかしこの回路は依然と して制御電圧発生過程の間にフィルタを要する。これに伴い制御回路に生じる遅 延が、回路の安定性に不利に作用する。位相比較段の測定の時間間隔が長いため に、位相偏差が非常に生じ易い傾向にある。キャプチャ特性が悪いために、正し い動作状態を維持するために特別な処置を施す必要がある。

本発明の課題は、低い周波数の時間エラーを含む信号からの可及的一定のクロッ ク周波数の敗出しを改善して、より確実なものにすることにある。

この課題は特許請求の範囲第１項記載の発明の構成により解決される。本発明の 有利な実施例が実施態様項に記載されている。不発明の回路は、ディジタル回路 なので、その他の用途にも有利に用いることができる。

次に本発明を図面を用いて詳細に説明する。

第１図は、公知のＰＬＬ回路のブロック回路図、第２図は、本発明のＰＬＬ回路 のブロック回￥６図、第３図は、ディジタル制菌発振器（ＤｉｇｉｚａｌＣｏｎ ｚｒｏｌｌｅｄ　０ｓｃｉｌｌａｚｏｒ　＝　ＤＣＯ）の実施例、第４図は、Ｄ ＣＯの別の実ぬ例、 第５図は、第２図から第４図までの回路の動作説明に供する波形図、 第６図は、本発明のＰＬＬ回路の別の実施例のブロック回路図、 第７図は、第６図の回路の動作説明に供する波形図である。

第１図は、公知のＰＬＬ回路を示し、この回路は、例えは、入力ｌｌ］ｉ１１の 時間エラーを含む入力周波数二・ｆｌかも安定な周波１ｆｌｒ２ないしｆ３を出 力側２および３に発生する。その際、時間変動の基本波は、入力周波数のｎ周期 の周期長を有する。入力周波数ｖ−ｆ　１は例えば、ビデオレコーダで取出され るビデオ信号の走査線周波数、すなわち水平短資周波数である。このとき１つの 画像の走頁線数二＝６２５であり、　ｆｌは画像周波数ないしフレーム周波数で ある。　ｆ２はこのとき例えば、パンツアメモリに読込まれたビデオ信号を時間 エラー除去のために与び読み出す際のクロック周欧数である。　ｆ３はこの読出 された信号の走査線周波数を聚わしている。

位相比較段５における位相比較は、ここではドイツ連邦共和国特許第２７４５３ ７５号明細書に記載の方法により、時間エラーの周期長で即ちｆ１＝２５Ｈｚで 周期的に行なわれる。従って入力周波数ｍ−ｆ１は位相比較段５の分周器４を介 して供給される。電圧？！１１　［発振器６は周波数ｆ２で振動する。　この周 波ｉｘ　ｒ２ｔ：、位相比較段５の第２入力端に第２の分局器７を介して供給さ れ、この分周期は周波数ｆ２．　＝ｎｆｌから周波数ｆ３　”　ＩＴｌ＋−ｆｌ を発生する。位相比較段５は例えばサンフ０ル・アンド・ホールド回路から成る 。周波数″３でのこぎり歯電圧が発生し、この電圧が周波数ｆ□でサンプリング される。位相比較段の出力電圧は低域フィルタ８を介してアナログ制御電圧ＵＲ として発振器６の入力側に供給される。以上説明した回路の実隙の実施例では、 次のような問題点が生じる。部ち：１、ｍが大きなＩｌｌ例えはｍ＝６２５のと ぎ、コとは異なった数値を有する安定な動作状態が設定される危険性がある。キ ャプチュヤすなわち引込み過程の際に常に正しい値ｍに達するようにするために 特殊な手段が必要である、 ２　位相比較段をサンプル・アンド・ホールド回路として構成した場合、僅かな 充電時定数で可及的大きな放電時定数を実現しなければならない。のこぎり仮状 の古り薗電圧特性（てなることは避けられない。

６　ｆ４度の影響または部品の老化によって、周波−１と１３との間に調整でき ない変化が生じる。

第２図に示す不発明の？ＬＬ回路ではこのような困難が生じない。上記１．およ び３．に挙げた欠点は、割印発振器９を周波数制御することにより回避した。上 記２に挙げた欠点は、周波数！′１および１３間の位相調整のだめの発振周波数 の操作？アナログ匍１６量１３　Ｆ、ではなくディジタル制御量ＯＲ（”：より 行なうので生じ得ない、発振器９（工、ここではディジタル制師発振器（ａｘｇ ｘｚａｌ　ｃｏｎｔｒｏｌｌｅｄ　ｏｓｃｘｌｌａｚｏｒ　＝　ＤＣＯ）として 示されており、２進入力信号ＯＲにより２つの周波数イロに設定でき、その２つ の周波数値は、目標周波数ｆ２＝ｎ−ｆ１より極く僅かな値だけ上方ないし下方 の値である。この僅かな四差は入力周波数で１に関連するものなので、発振周波 数を周波数制（至）により絶えず入力周波ｆｉｆ１に合わせる必要がある。従っ てＤＣＯは、周波数制御に必要な基準局ｔｆｉ数ｆ１の供給される付層入力側を 有する。位相比較段はＤスリップフロップ１０かも成り、その出力電圧ＱＲがＤ ＣＯに割肌電圧として供給される。

第５図の波形５Ａ、５Ｂ、５Ｃ，５Ｄ、５Ｅは、ディジタル制菌発振器ＤＣＯ９ に７１Ｄわる２進制御電圧ＱＲの形成方法を示す。波形５Ａはパルス電圧ｍ’ｆ ｆｌを示す。この電圧は例えば１つの画像信号の水平同期パルスとすることがで きろ。その場合、２行目の波形の周波１λｆ１は画像信号のフレーム周波数を表 わす。パルスで１は走査線周波数コ・ｆｌの分局により得ると有利である。その 際、二・ｆｌは小さな時定数のＰＬＬ回路から取出されるので、パルス＋ｎ−ｆ ｌは画像信号の時間変動をなおも含んでいるが、パルスノイズは取除かれている 。

第５図の５Ｃは、ＯＣＯの出力から分周により形成された疋五線周仮数５３を示 す。　Ｄフリンプフロンプ１０を用いて発生された制ｆ１１量ＱＲを５０に示す 。この制御量の値は次の画像の持続時間のためのものであり、ｆ１パルスの立上 り縁の間の周波Ｆ　ｆ３の電圧値に依存する。ＰＬＬ回路は、ｆｌとｆ３との間 の偏差が５３の周期の２分１の長さ、即ち１走葺線周期より僅かなとき申し分な く動作する。分周比を選ぶことにより、この値を簡単（（各々の必焚に適合させ ることができる。

ここで、不発明のＰＬＬ　（第２図）の、公知のＰＬＬ（第１図）に比べての更 に別の利点を挙げておく。即ち、周波数ｆｌは上述のように可及的僅かにしか時 間変動を含まない。また、個々のｆ１パルスは比較的大きな位相偏差を有する可 能性があるとはいえ、公知のＰＬＬにおいては制御電圧Ｕｐひいては発振周波数 が位相偏差に比例するが、本発明のＰＬＬでは、せいぞい１回間違った周波Ｖ、 段階に設定される可能性があるにすぎない。しかもＤＣＯの周波数段階を、障害 となる位相エラーがもはや全く生じなくなるほど小さく選ぶことができる。不発 明のＦＬＬは従って入力周波数で１のパルス障害の影響を受けない。

第６図はＤＣＯをディジタル回路として構成した実施例を示す。このＤＣＯは、 その制御電圧ＵＲをＤ／Ａ変換器１４の出力側から受け叡るＶＣＯ（電圧制御発 振器）６から成る。Ｄ／Ａ変換器の出力側の電圧値を次める２進数は、可逆計数 器１５に記憶されている。この可逆計数器が入力部ｒｆｉ数で１のパルスを計数 する。その腺で１と出力側１３ので２の間の周数数比較を行った結果により計数 方向が決められる。周波数比較は計数器１６を用いて行なわれる。この計数器は 入力側１１ので１パルスごとに、その出力信号のＭＳＢ　（ｆｉ上桁のビット） のレベルが周波ｉ２ｆ、のｎｌないしｎ２周期後（で”Ｈ″から”Ｌ”に移行す るように計数を開始する（第５図５Ｅ）。このレベル変化を周波数で２のｎ１周 期後にするか、ｎ２周期後にするかは、入力ｇＪ１１１２の制御電圧ＱＲが決め る。カウンタ１６の〜ＸＳＢは可逆計数器１５の計数方向を決定する。

この周波数比較の正確な関係を第５図の下方に示す電圧特性に基づき説明する。

ＤＣＯ９の回路定数決定のための基準点として、先ず、２つの隣接するＵＲ段に つぎ次式が当てはまる。

Δｆ２／　ｆ１ｚｎ２−　ｎ４ 一例としてｎ１＝　ｎ　ｒ　！１２　＝　ｒｌ　＋　１が選ばれている。

計数器がｎｌに設定されており且つ計数器１６のＭＳＢがｆ１パルスの時点で既 に“Ｌ”になっているとき、計数器は２つのｆ１パルスの間にｎまで計数する。

計数器１６のＭＳＢがｆ１パルスの時点でまだ”Ｈ″であるとき、計数器は２つ のｆ１パルスの間にｎ−１まで計数する。周波数制御は、これらの２つの場合が 平均して同じ頻度で起きるように作用する。従って周波数ｆ２は、ＤＣＯ’ｆｆ 　ｎｌ　＝　ｎに設定した場合、値約（ｎ−０，５）・ｆｌに調整される。ＤＣ Ｏをｎ２＝ｎ＋ｉに設定した場合、相応にｆ２は値（ｎ　＋　０．５　）・ｆｌ に調整される。これによりこのＤＣＯは第２図に示千ＰＬＬ回路に適したものと なる。

ＤＣＯの正確な回路定数は各々の必要条件、部ち例えば、発生すべき最高周波数 、許容周波数ないし位相偏差等と、使用可能な構成部品、例えばＤ　／　Ａ変換 器の段数、計数器の段数、ＶＣＯの周波１安定度とに応じて決まる。

１つの具体回路として、例えば、発振周波数１２９６・ｒｈ　＝　２０．２５　 ］シＪ（Ｚとし、周波数ｆ２は８１・ｆＨとした。周波数ｆ２は発振周波数から 、付Ｕｎ的に分胸により取出した。さらにｆ１＝　ｆＢ＝　２５　Ｈｚとした。

８ｂ１ｔＤ／Ａ変換器を用いた場合、第２図のＰＬＬ　ｆ用いて発生される振動 の時間変動は、周期変動用減数が１２．５　Ｈｚの場合十／−２μｓであった。

このディジタルＰＬＬ回路では、キャプチャレンジとロックレンジの間に事実上 全く変化が見出されなかった。これは回路のキャプチャ特性が惟めて良好なこと を証明するものである。この具体的回路実施例で（ま、キャプチャレンジとロッ クレンジとに対する相対値は約７・１０−３となった。この値と、回路の時間特 性は、Ｄ　／　／’−変換器と分周器段のためのコストを高くし且つ場合によっ ては９．“Ｃ○のＱを高くすることによって史ｃ′こ改善することができる。

つ・ε０９では、必然的に＠ごｌパルスと共に■ＣＯ周波数が変化するが、これ は多くの場合、設定された周波数段階を維持するのに有利である。

第４図は、入力側１１，１７．１８と出力側２とを備えた、このような構成を可 能にするＤＣＯ回路１９を示す。ケ９−ト回路２０は可逆計数器１５の計数入力 側へのｆ１ハルスの供給を、例えばＰＬＬ回路における２つの連続する位相比較 の際に位相偏差の値が所定の値を下回ったことが検出されたときに阻止する。

周波数比較のための計数器２１．２２．２３の設定は、可逆計数器が計数パルス を受け敗らない限り無意味であるが、可逆計数器の計数方向を、既にパルス抑圧 後の最初の計数パルスの時点で再び設定しておくことは重要である。計数方向は この場合ＰＬＬにおいて検出された位相偏差の方向によって設定することができ る。

周反し比較のための設定可能な計数器２１．２２゜２３は、それを用いてＤＣ○ 周反数が平均して目標値ｎ−：１に調整される第６の計数値が設定できるように 構成されている。この平均計数値は、可逆計数器に計数パルスが供給されない限 り、即ちＱ３が”Ｌ”である限り調整される。計数器２１の１ｖｉＳＢは、再び 現われた最初の計数パルスの時点で可逆計数器の計数方向を位相修正の方向に設 定する。周渡し、比較用計り器は、Ｋ２１までの１つの固定計数器と、下分局器 と、制御信号ｒｌ　＋　Ｑｌ　＋　０３に依存してｆｌの各周期ごとに６つの異 なる数ので２計数パルスを抑圧できるような１つの段２３とから成る。３つの異 なる数は例えば０１１．２である。ｆ２＝ｎ−ｆｌが３つの異なるＤＣＯ設定段 階に調整される際の基本となるｔ２ｎは、制１ｆｉ１！信号Ｃ１およびｏ３ＶＣ 依存して与えられる。中間設定段階におげろ周波数制御のためにケ９−ト回路２ ０の遮断が解除されることはいうまでもない。

第６図は本発明のＰＬＬ回路を示し、そのＤＣｏ１９は例えば第４図に示す回路 に相当し、また位相比較段３１はＤＣＯの制師用のディジタル出力信号Ｑ１およ び０３を送出する。

第７図は第６図の回路の動作を説明するための電圧特性を示す。第７図の列ｌと 列ｍとにおいて、位相比較段を用いて検出された位相偏差の方向が明らかである 。Ｑ３は位相測定後にＨ″である。ＱｌはＤＣｏ　１９の周波数をやや高すぎる 、ないしはやＪＰ低すぎる値に設定するので、位相偏差に迷う方向に作用する。

列Ｈには、その犬ぎさが遅延線２７により決められる成る範囲内でのｆ３とｆｌ との間の位相偏差が示されている。

Ｄフリンプフロンプ２６および２８の出力電圧Ｑ１およびＱ２は異なる値になる 。ｐｘｏＲｒ−）２５の出力９１１が”Ｈ″になる。先行する位相比較の相応の 値はクリップフロンプ２９に記憶されている。両匝が”）：″のとぎ、Ｎｐ−ｘ Ｄｐｔ’　−ト２４の出力側の０３がＬ″になる。

この場合、ＤＣＯ１９において第４図を用いて説明した過程が実施される。

このようにして、Ｄ／Ａ＆換器の変換段階が十分な場合、本発明のＰＬＬ回路の いずれにせよ僅かな位相の周期的変動がよりいっそう回避される。

遅延線３０は位相比較段３１に対する走行時間の補償に用いられる。

Ｆｉｇ、’１ Ｆｉｇ、６ ７Ｇ Ｉ　Ｉ　ｍ Ｆｉｇ、７ 閏澄謹査鮒失

Claims (8)

【特許請求の範囲】
1. １．１つの設定量により制御可能な発振器を備え、該発振器は、入力周波数（ｍ ・ｆ１）に対して所定の周波数関係（ｍ，ｎ）と位相関係とを有する出力周波数 （ｆ３）を発生し、また前記設定量を発生する位相比較段を備えている位相制御 ループ回路において、発振器（９，１９）が、所定の周波数（ｎ・ｆ１）を僅か に下回る平均値を有する第１の周波数と、平均値が所定の周波数を僅かに上回る 第２の周波数とに設定可能であり設定量がデイジタル信号であることを特徴とす る位相制御ループ回路（第１図、第６図）。
2. ２．発振器（１９）の周波数を２段階以上に設定調整可能であり、設定段階の選 択は、位相比較段（３１）の出力信号（Ｑ１，Ｑ３）により、入力周波数（ｆ１ ）と出力周波数（ｆ３）との間の位相偏差の値と方向とに依存して行なわれる（ 第６図）特許請求の範囲第１項記載の位相制御ループ回路。
3. ３．発振器が異なる計数値に設定可能な計数器（１６；２１〜２３）と、可逆計 数器（１５）と、Ｄ／Ａ変換器（１４）と電圧制御発振器（６）とから構成され デイジタル制御発振器から成る（第３図、第４図）特許請求の範囲第１項または 第２項記載の位相制御ループ回路。
4. ４．調整可能な計数器（１６；２１〜２３）が発振周波数（ｆ２）のパルスを計 数し、計数過程が入力周波数（ｆ１）を有するパルスによつて開始される（第３ 図、第４図）特許請求の範囲第３項記載の位相制御ループ回路。
5. ５．調整可能な計数器（１６；２１〜２３）が１つの固定計数器（２１）により 構成されており、該計数器の入力側で個々の計数パルスを抑圧するかまたは加え ることができる特許請求の範囲第４項記載の位相制御ループ回路。
6. ６．可逆計数器（１５）が入力周波数（ｆ１）のパルスを計数し、計数方向は、 調整可能な計数器（１６，２１，２２，２３）の計数結果の最上桁のビツト（Ｍ ＳＢ）により決められる（第３図、第４図）特許請求の範囲第４項または第５項 記載の位相制御ループ回路。
7. ７．個々の計数パルスが可逆計数器（１５，２０）の計数入力側で抑圧され、こ の過程がデイジタル制御信号（Ｑ１，Ｑ２，Ｑ３）によりトリガされる（第４図 、第６図）特許請求の範囲第６項記載の位相制御ループ回路。
8. ８．可逆計数器（１５）の出力側がＤ／Ａ変換器（１４）の入力側に接続されて おり、Ｄ／Ａ変換器の出力電圧が電圧制御発振器（６）の制御に用いられる（第 ３図、第４図）特許請求の範囲第３項から第７項までのいずれかに記載の位相制 御ループ回路。