KR920010215B1 - 위상 제어회로 - Google Patents

Abstract

내용 없음.

Description

위상 제어회로

제1도는 공지된 PLL 회로의 블록 다이어그램.

제2도는 본 발명에 따른 위상 제어회로(PLL) 회로의 블록 다이어그램.

제3도는 디지탈 제어발진기(DCO)에 대한 실시예.

제4도는 디지탈 제어발진기(DCO)의 또다른 실시예.

제5도는 제2도에서 제4도에 따른 회로의 동작모우드를 설명하기 위한 시그날 트레이스(signal trace).

제6도는 본 발명에 다른 위상 제어회로(PLL) 회로의 또다른 실시예.

제7도는 제6도에 따른 회로를 설명하기 위한 시그날 트레이스.

본 발명은 위상 제어회로(PLL=Phase locked loop) 및 특수한 디지탈 제어발진기에 관한 것이다. 공지된 형태의 위상 제어회로는 예를들면 간행물 “푼크샤우(Funkschau)”의 83년 6월호 pp 61-68과 83년 7월호 pp 69,70에 기술되어 있다.

디지탈 제어발진기는 그 주파수가 디지탈 입력변수에 의해 결정되는 발진기이다. 그것들은 주로 주파수 제어회로로 구성되며 여러문헌에 공지되어 있다(신디사이저).

특히 타이밍 에러를 받기 쉬운 신호의 처리에 위상 제어회로가 매우 필요하다. 타이밍 에러를 제거하기 위해 가능한한 가깝게 신호의 타이밍 에러에 따르지 않아 타이밍 에러의 제거를 위한 정시간축(tinle base)을 형성하는 클럭주파수를 산출하는 것이 필요하다.

타이밍 에러는 특히 기록장치내에서 발생한다. 타이밍 에러는 실제정보신호 옆에 기록되어 있는 주기신호의 도움을 측정될 수 있다. PCM에 의한 비디오신호는 동기신호 또는 클럭신호의 형태를 한 주기신호를 포함한다. 오디오신호와 같은 비주기 아날로그 신호에 대해서는, 부가적인 감시(pilot) 주파수의 기록을 요한다.

공지된 형태의 비디오 기록장치에는 비디오 디스크와 비디오 테이프 녹화기가 있다. 이런 장치에 의해 재생된 신호의 타이밍 에러는 판독 헤드나 디스크의 회전주기와 같은 주기를 갖는 매우 강한 성분을 소유하고 있다.

50Hz의 수직 주사수를 갖는 비디오신호에 대해, 보통의 가정용 비디오 테이프 녹화기에 대한 타이밍 에러의 주기는 40ms가 되는데 그 이유는 헤드 스위칭에 의해 발생한 50Hz의 타이밍 에러에 부가하여 헤드 조정공차(tolerance)에 의해 발생한 25Hz의 타이밍 에러가 있기 때문이다. 비디오 디스크에 있어서 편심율에 의해 타이밍 에러는 일회전당 2필드(field)를 주사하느냐 4필드를 주사하느냐에 따라 40 또는 80ms의 주기를 갖는다.

타이밍 에러의 측정 및 제거를 위해서는 항상 두개의 타이밍 신호를 필요로 하는데, 그 두개의 타이밍 신호는 가능한한 가까이 타이밍 에러를 따르는 첫번째 타이밍 신호와 가능한한 에러에 구속받지 않는 즉, 일정한 두번째 타이밍 신호이다. 두 신호의 평균은 동일한 주파수를 갖거나 또는 고정된 주파수 비율을 유지하므로, 타이밍 에러 제거를 위해 사용되는 완충기억장치 오우버 플로우되지 않는다.

첫번째 타이밍 신호로서는 낮은 시간상후를 갖는 위상 제어회로(PLL) 회로를 사용하여 에러 제거후나 또는 분리직후 신호내에 포함된 타이밍 신호를 사용할 수 있다.

두번째 타이밍 신호는 매우 큰 시간상수를 갖는 위상 제어회로(PLL) 회로를 사용하여 얻어진다. 그러므로 위상 제어회로(PLL)의 제어회로내의 시간상수 또는 저역필터는 위상 비교기단의 도움으로 얻어진 제어전압의 기준주파수(25 또는 12.5Hz)를 크게 억압할 것이다.

그 같은 낮은 주파수 타이밍의 변동을 충분히 억압하는 위상 제어회로(PLL) 회로의 실현은 P 27 45 375에 나타나 있는 방법에 있는 훨씬 간단해진다. 이에 따르면, 타이밍 에러를 받기 쉬운 타이밍 신호의 짧은 구간만이 위상 비교기단에서 제어전압을 발생하는데 사용되며, 기복의 주기와 일치하는 것의 시간구분에 사용된다. 이런 생각의 결과, 위상 비교기단의 출력에서의 전압 트레이스(trace)는 타이밍 기복의 영향에서 벗어난다. 실질적으로 감소된 시간상수는 계속적으로 요구되는 제어전압의 평활(smoothing)을 위해 충분하다. 이것에 관련된 제어루프(loop)내의 지연시간 감소는 위상 제어회로(PLL) 회로의 안정성에 유리하다.

신호처리의 디지탈화의 개선은 새로운 신호전송방식을 도입할 수 있게 해준다. 이러한 예로써는 타임프렉스(timeplex)나 MAC 신호와 같이 시간 압축된(time compressed) 색채신호 성분의 직렬전송을 들 수 있다. 하나의 선으로 구성된 샘플을 유지할 수 있는 신호 스토어는 시간압축 및 팽창을 위해 요구된다.

이 스토어들을 타이밍 에러제거를 위해 동시에 사용할 수 있음이 P 33 45 142에 제시되어 있다. 그러므로 현재의 가능한 VTR로부터 얻어진 신호는 타임프렉스 신호가 없는 타이밍 에러로 변형될 수 있다. 비데오 레코오더의 타이밍 에러는 톱티파형으로 특히 더 어렵다. 헤드 스위칭이 발생하는 라인은 매우 짧게 또는 매우 길게할 수 있다. 에러 제거 작업은 완전한 화상은 모든 라인에 이 기복을 분배해서 헤드 스위칭이 있는 모든 선이 동일한 길이를 갖게 하는데 있다.

P 33 45 142에 따른 시간압축의 결과는 가능한한 가까이 신호의 타이밍 기복을 따르는 첫번째 클럭을 사용하여 타이밍 에러에 의해 라인 스토어에 영향을 미치는 신호를 읽게 된다. 그때, 읽어내는 것은 정(constant)에 가까운 두번째 클럭주파수를 사용하여 이루어지며, 또한 첫번째와 두번째 클럭주파수 사이의 비율은 정확하게 평균을 유지하여 라인 스토어상의 초과현상을 피할 수 있다.

P 27 45 375에 주어진 위상 제어회로(PLL) 회로는 두번째 클럭주파수의 산출을 쉽게 해주지만, 이 회로는 제어전압 발생경로에서 필터일 수단을 필요로 한다. 이에 관련된 제어회로의 지연은 회로의 안정성에 나쁜 영향을 미친다. 위상비교단 내의 측정사이의 긴 간격으로 위상발진을 할 경향이 특히 크다. 좋지 않은 록-인 가동상태(poor lock-in behaviour)는 올바른 동작상태를 제공하기 위해 특별한 조치를 요한다.

본 발명은 타이밍 에러에 의해 막중한 영향을 받는 신호로부터 가능한한 일정하게 클럭주파수의 지급을 더욱 신뢰할만하게 개선하고 조정하는데 뜻이 있다.

그러한 문제는 청구범위 제1항에 기술된 본 발명에 따라 해결된다. 본 발명의 유익한 개선은 그 다음 청구범위에 기술되어 있다. 본 발명에 따른 회로는 디지탈회로가 포함되어 있으므로 다음 응용에 대해서도 이로울 것이다.

첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명하면 다음과 같다.

제1도에는 타이밍 에러에 의해 영향을 받는 입력(1)에서의 입력주파수 m.f₁으로부터 출력(2,3)에 정주파수를 산출하는 공지된 형태의 PLL 회로가 도시되어 있다. 여기서 타이밍 요동의 기본진동수는 입력주파수 주기의 m배가 되는 주기를 갖는다. 입력주파수 m.f₁은 예컨대 비데오 레코오더로부터 재생된 영상신호의 라인주파수이다. 그러므로 m=625는 화상의 라인수이며 f₂은 화상주파수이다. 이를테면 f₂는 타이밍 에러의 제거를 위해 버퍼내로 독입된 영상신호가 다시 독출될때의 클럭주파수이다. f₃는 독출되는 이 신호의 라인주파수를 나타낸다.

위상 비교기단(5)에서의 위상비교는 P 27 45 375에 기술된 방법에 따라 타이밍 에러의 주기로 주기적으로, 즉 25Hz의 주파수로 발생한다. 그러므로 입력주파수 m.f₁은 주파수 분할기(4)를 통해 위상 비교기단(5)에 전래된다. 전압제어발진기(6)는 주파수 f₂로 발진한다. 이 주파수는 주파수 f₂=n.f₁으로부터 주파수 f₃=m.f₁을 산출하는 제2의 주파수 분할기(7)를 통해 위상 비교기단(5)의 제2의 입력에 가해진다. 위상 비교기단(5)은 예를들어 샘플 앤드 홀드회로로 구성할 수 있다. 톱니파 전압은 주파수 f₃로부터 발생되며, 이것은 f₁에 의해 표본화된다. 위상 비교기단의 출력전압은 아날로그 제어전압으로서 저역필터(8)를 통해 발진기(6)의 입력에 공급된다. 여기에 기술된 회로의 실제적인 실현에 다음과 같은 어려움이 있다.

1. m=625와 같이 m이 큰 값을 가지면, 안정상태가 m과는 다른 값을 갖는 상태가 될 위험이 있다. m의 정확한 값이 고정된 처리내에서 항상 얻어지도록 특별한 조치가 요구된다.

2. 샘플 앤드 홀드 회로로서 위상 비교기단을 실현화하는데는 가능한 최대방전시 상수가 짧은 충전시 상수를 가지고 실현되어야만 한다. 제어전압상의 약간의 톱티파형은 피할 수 없다.

3. 성분의 온도효과나 노화는 정확하지 않은 f₁과 f₃사이의 위상변화에 기인할 수 있다.

제2도에 도시되어 있는 본 발명에 다른 위상 제어회로(PLL) 회로는 이런 어려움이 나타나지 않는다.

난점 1과 3에 따르는 단점은 제어발진기 주파수를 제어함으로써 피할 수 있다. 난점 2에 따르는 어려움은 f₁과 f₃의 위상 정합을 위한 발진기 주파수 조정에 아날로그 교정변수 U_R을 사용하지 않고 디지탈 변수 Q_R을 사용하므로서 발생되지 않는다.

여기서 디지탈 제어발진기(DCO)로 나타나 있는 발진기(9)는 이진 입력신호 Q_R을 사용하여 두 주파수값을 조정할 수 있으며 이것은 공칭(nominal) 주파수 f₂=n.f₁, 상·하 극히 작은 거리에 놓이게 된다. 이러한 약간의 차가 입력주파수 f₁에 기인하므로, 주파수 제어를 사용하여 연속적으로 입력주파수 f₁에 발진기 주파수를 정합시키는 것이 필요하다. 이런 목적을 위해 디지탈 제어발진기(DCO)는 주파수 제어를 하기 위해 필요한 기준 주파수 f₁을 부가적인 입력으로 소유한다. 위상 비교기단은 그 출력전압 Q_R을 제어전압으로 DCO에 공급하는 D-플립플롭으로 이루어져 있다.

5A,5B,5C,5D도는 디지탈 제어발진기(DCO)(9)에서의 이진 제어건압 Q_R을 발생을 설명한다. 5A도는 펄스전압 m.f₁을 도시하고 있다. 이것은 예를들면 비데오 신호의 라인 펄스로부터 형성될 수 있다. 그리고 두번째 라인에 있는 주파수 f₁은 비데오 신호 화상주파수를 나타낸다. 펄스 f₁은 라인 주파수 m.f₁으로부터 주파수 분할에 의해 구동된다. 여기서 m.f₁은 낮은 시간상수를 갖는 PLL 회로로부터 취해진 것이므로 펄스 m.f₁은 비데오 신호의 타이밍 기복을 포함하고 있으나 펄스 간섭은 없다.

5C도는 주파수 분할에 의한 디지탈 제어발진기(DCO) 발진으로부터 구동된 라인주파수 f₃을 나타낸다.

D-플립플롭(10)의 도움으로 발생된 교정변수 Q_R은 5D도에 도시되어 있다. 다음 화상기간동안 이 교정변수의 값은 f₁펄스의 라이징플랭크(rising flank) 동안의 발진 f₃의 전압값에 의존한다. 만일 f₁과 f₃와의 타이밍차가 f₃-주기의 반만큼의 길이 즉, 1/2 라인주기 이하라면 위상 제어회로(PLL) 회로는 완전하게 동작한다. 주파수 분할 비율의 선택으로 이 값은 쉽게 현재의 요구와 정합될 수 있다.

공지된 형태의 PLL에 비해 본 발명에 따른 위상 제어회로(PLL)(제2도)의 또 다른 장점은 다음을 들수 있다. 주파수 f₁은 상기에 설명된 것과 같이 가능한한 적은 타이밍 기복을 포함할 것이다. 이런것에도 불구하고, 단일 f₁-펄스는 큰 위상기복이 존재할 것이다 공지된 형태의 위상 제어회로(PLL)에 있어서 제어전압 U_R과 발진기 주파수는 위상편차에 비례한다. 본 발명에 따른 PLL에 있어서 그릇된 주파수 수준은 즉시 설정될 수 있다. 그러나 디지탈 제어발진기(DCO)의 주파수 단계는 어떤 방해된 위상에러도 그것에 의해 발생되지 않을 정도로 작게 선택할 것이다. 본 발명에 다른 위상 제어회로(PLL)은 입력주파수 f₁으로 부터의 방해에 덜 민감하다.

제3도는 디지탈 회로로서 디지탈 제어발진기(DCO)의 실시예를 나타낸다. 디지탈 제어발진기(DCO)는 D/A 변환기(14)의 출력으로부터 그 제어전압 U_R을 얻는 VCO(6)로 구성된다. 디지탈-아날로그(D/A) 변환기 출력에서의 전압값을 결정하는 이진수는 가역계수기(15)에 저장되어 있다. 가역계수기는 입력주파수 f₁의 펄스를 센다. 여기서 계수방향은 출력(13)에서의 f₁과 f₂사이의 주파수 비교의 결과에 의해 각 경우로 정해진다. 주파수 비교는 계수기(16)를 사용하여 이루어진다. 이 계수기는 입력(11)에서의 각 f₁펄스에서 시작하여 주파수 f₂의 n₁또는 n₂주기후 그 출력신호의 MSB가 “H”로부터 “L”로(제5E도) 수준 전이가 되게 한다. 이 수준 전이가 주파수 f₂의 n₁주기후에 발생하던 n₂주기후에 발생하던 관계없이 입력(12)에서의 제어전압 U_R에 의해 결정된다. 계수기(16)의 가역계수기(15)의 계수방향을 결정한다.

이 주파수 비교의 더욱 정확한 관계는 제5도 아래에 도시된 전압 트레이스를 참고로 설명될 수 있다. 디지탈 제어발진기(DCO)(9)의 차원을 정하기 위한 근거로서 먼저 두개의 인접한 U_R-단계가 Δf₂/f₁~n₂-n₁이라는 것을 알 수 있다. 예로써, n₁=n, N₁=n+1이라는 선택이 이루어진다. 만일 계수기가 n₁에 대해 정해져 있고 1, 펄스에서 계수기(16)의 MSB가 “L”로 정해져 있다면, 계수기는 두개의 f₁펄스 사이가 n이 될때까지 셀것이다. 만일 계수기(16)의 최상위 비트(MSB)가 f₁펄스동안 “H”로 되어 있다면, 계수기는 두개의 f₁펄스 사이가 n-1이 될때까지 셀것이다. 주파수 제어는 이 두 경우의 평균이 동등한 주파수를 가지고 발생하는 방식으로 동작한다. 주파수 f₂는 DCO가 n₁=n으로 정해져 있을때 개략적으로 값(n-0.5). f₁으로 정해진다. 디지탈 제어발진기(DCO)가 n₂=n+1로 정해져 있을때 f₂는 값(n+0.5).f₁으로 제어된다.

그러므로 이 디지탈 제어발진기(DCO)는 제2도에 도시되어 있는 PLL 회로에 적합하다.

DCO에 대한 정확한 차원은 이를테면 발생되는 가장 높은 주파수, 용인할 수 있는 주파수 및 위상기복, 그리고 가용한 성분 예를들면, 디지탈 아날로그(D/A) 변환기단의 수와 계수기단의 수 그리고 VCO의 주파수 안정도등의 경우에 따라 결정된다.

회로의 실시예에 있어서의 발진기 주파수는 1296.f_H=20.25MHZ이다. 주파수 f₂는 81.f_H이다. 이것은 부가적인 주파수 디바이더를 사용하여 발진기 주파수로부터 얻어진다. 이 경우 f₁=f_B=25Hz이다. 8비트 디지탈-아날로그(D/A) 변환기를 사용하므로써 제2도에 따른 PLL 회로를 사용하여 발생된 발진의 타이밍 기복은 12.5Hz의 꿴치(quench) 주파수에 대해 ±2μs이다. 이 디지탈 위상 제어회로(PLL) 회로로서 록-인범위와 유지범위를 감지하는데는 실제로 아무런 차이도 없다. 이것은 회로의 매우 양호한 록-인 가동상태를 나타낸다. 회로의 실시예에 있어서 록-인 및 유지범위의 상대값은 약 7.10^-3이다. 이 값과 회로의 타이밍 가동상태는 디지탈 아날로그(D/A) 변환기와 디바이더 단에 높은 투자를 함으로써, 또 VCO에 질은 높임으로써 개선할 수 있다.

디지탈 제어발진기(DCO)(9)에 있어서, 비록 대부분의 경우가 설정주파수 수준을 유지하는 것이 유리하더라도 VCO 주파수는 각 f₁펄스에서 반드시 변한다.

제4도는 입력(11,17,18)과 이를 가능하게 해주는 출력(2)를 갖고 있는 디지탈 제어발진기(DCO)회로(19)가 도시되어 있다. 게이트(20)는 위상기복의 양이 미리 정해진 값보다 적은 위상 제어회로(PLL) 회로에서 두개의 연속된 위상비교를 할때 가역계수기(15)의 계수기 입력에 f₁펄스가 공급되는 것을 막을 수 있다.

주파수 비교를 위한 계수기(21,22,23)은 조정은 가역계수기가 어떤 계수펄스도 수신하지 않는 한은 실로 중요하지 않다. 그러나 가역계수기의 계수방향이 펄스억제후 첫번째 계수펄스에 의해 즉시 결정된다는 것은 중요하다. 이 경우에 계수방향은 위상 제어회로(PLL)에서 결정된 위상 편차에 의해 정해질 것이다.

주파수 비교를 위한 조절계수기(21,22,23)가 구성되어 공칭값 n.f₁에 대한 평균내에서 제어된 디지탈 제어발진기(DCO) 주파수와 함께 세번째 계수값을 정하는 것이 가능하다. 이 평균 공칭값은 어떤 계수펄스도 가역계수에 공급되지 않는한 즉, Q₃가 “L”에 있는한은 설정되어 있다. 계수기(21)의 최상위 비트(MSB)는 첫번째 순환계수펄스에서 가역계수기의 계수방향이 위상보정이라는 의미로 설정되는 것을 확실히 한다. 주파수 비교를 위한 계수기는 업-투-k(up-to-k)계수기(21), 2로 나누는 주파수 디바이더(22), 그리고 제어신호 f₁,Q₁,Q₃에 종속하여 f₁-주기당 f₂-펄스의 세가지 다른 합계를 억제할 수 있는 단(23)으로 구성되어 있다. 예를들면 이 합계들은 0,1,2일 것이다. 디지탈 제어발진기(DCO)의 세가지 다른 조정단계에서 제어된 f₂=n.f₁에 대한 수 n₁은 제어신호 Q₁,과 Q₃에 따라 정해진다. 중앙단계에서의 주파수 제어를 위해 게이트(20)에 의한 블럭킹은 제거되어야 할 것이다.

제6도에는 본 발명에 다른 PLL 회로가 도시되어 있는데 디지탈 제어발진기(DCO)(19)는 이를테면 제4도에 주어진 회로의 디지탈 제어발진기(DCO)와 일치하며 위상 비교기단(31)은 디지탈 제어회로(DCO)를 제어하기 위해 디지탈 출력신호 Q₁, 및 Q₃를 제공한다.

제7도에는 제6도의 동작모우드를 설명해주는 전압 트레이스가 도시되어 있다. 제7도의 I과 III난에 있어서 위상 비교기단에 의해 결정된 위상기복 방향은 뚜렷하다. Q₃는 위상 측정후 “H”가 된다. Q₁은 다소 높고 또는 낮은 값에 따라 DCO(19)의 주파수를 설정하므로 위상 기복은 거꾸로 된다. II난에 있어서 f₃와 f₁사이의 위상기복은 지연요소(27)에 의해 결정된 범위내에 놓이게 된다. D-플립플롭(26,28)은 출력전압 Q₁과 Q₂는 다른 값을 취한다. XOR 게이트(25)의 출력은 “H”가 된다. 앞선 위상비교기값은 플립플롭(29)에 저장된다. 만일 두값이 모두 “H”이면 NAND 게이트 출력에서의 Q₃는 “L”가 된다. 이런 경우에 제4도에서 기술된 측정된 DCO(19)내에서 일어난다.

이런 형태에 있어서, 이미 디지탈 아날로그(D/A) 변환기를 분해(resolving)하기에 충분할 만큼 작은 본 발명에 따른 PLL 회로의 위상발진을 더욱 감소시키는 것이 가능하다.

지연요소(30)는 위상 비교기단(31)에 대한 지연보상기(delay equaliser)로 동작한다.

Claims (8)

1. 입력주파수를 갖는 입력 신호로부터, 상기 입력주파수에 대해 선택된 공칭 주파수 및 위상관계를 갖는 출력신호를 발생하기 위해 하나의 교정 신호에 의해 제어가 가능한 주파수 제어발진기 수단과, 상기 교정 신호를 발생하기 위해서 작동하며 상기 교정 신호의 발생하기 위해서 작동하며 상기 교정 신호의 함수로서 상기 발진기 수단을 제어하기 위한 상기 발진기 수단에 접속되는 위상 비교기단을 구비하는 위상 제어회로에 있어서, 상기 교정신호는 디지탈 신호이고, 상기 발진기 수단은, 상기 출력 신호의 주파수가 공칭 주파수 관계에 대응하는 주파수 값보다 평균해서 약간 낮은 제1주파수 값과 상기 선택된 공칭 주파수 관계에 대응하는 주파수 값보다 평균해서 약간 높은 제2주파수 값 사이에서 선택적으로 변동하도록 작동하는 회로 수단을 구비하는 것을 특징으로 하는 위상 제어회로.
2. 제1항에 있어서, 상기 발진기 수단은 두개의 주파수 이상으로 셋트될 수 있으며 상기 주파수 선택은 입력주파수와 출력주파수 사이의 위상편차 및 방향에 따라서 상기 위상 비교기단의 출력신호에 의해 결정되는 것을 특징으로 하는 위상 제어회로.
3. 제1항에 있어서, 상기 발진기 수단은 여러 계수에 셋트될 수 있는 카운터로 구성된 제어회로와, 상기 카운터에 접속된 업-다운 카운터와, 상기 업-다운 카운터에 접속된 디지탈-아날로그 변환기와, 상기 디지탈-아날로그 변환기에 접속된 전압제어 발진기를 구비하는 것을 특징으로 하는 위상 제어회로.
4. 제3항에 있어서, 상기 카운터는 조정이 가능한 카운터로서, 발진기 주파수의 펄스를 계수할 수 있으며, 상기 입력주파수는 상기 조정이 가능한 카운터의 클럭입력에 접속되며 따라서 상기 입력주파수가 상기 조정 가능한 카운터의 출력을 제어하도록 하는 것을 특징으로 하는 위상 제어회로.
5. 제3항에 있어서, 상기 카운터는 교정된 카운터로 구성되는데 그 입력에서 개별 계수펄스는 압축 및 가산된 것중 적어도 하나가 될 수 있는 것을 특징으로 하는 위상 제어회로.
6. 제4항에 있어서, 상기 업-다운 카운터는 입력주파수의 펄스를 계수하고 상기 업-다운 카운터의 계수방향은 상기 조정가능한 카운터의 카운터 총수의 최고자리 비트에 의해 결정되는 것을 특징으로 하는 위상 제어회로.
7. 제6항에 있어서, 상기 위상 비교기단의 두개의 연속되는 위상비교가 프리-셋트 값보다 작을때 개별 계수펄스는 상기 업-다운 카운터의 입력에서 압축될 수 있으며, 이러한 과정은 디지탈 제어신호에 의해 시작되는 것을 특징으로 하는 위상 제어회로.
8. 제3항에 있어서, 업-다운 카운터의 출력은 디지탈-아날로그 변환기의 입력에 접속되며 디지탈-아날로그 변환기의 출력전압은 전압제어 발진기를 제어하기 위해 사용되는 것을 특징으로 하는 위상 제어회로.

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