JPS6119135B2 - - Google Patents
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- Publication number
- JPS6119135B2 JPS6119135B2 JP53132446A JP13244678A JPS6119135B2 JP S6119135 B2 JPS6119135 B2 JP S6119135B2 JP 53132446 A JP53132446 A JP 53132446A JP 13244678 A JP13244678 A JP 13244678A JP S6119135 B2 JPS6119135 B2 JP S6119135B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- transistor
- base
- pnp
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000003503 early effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明はPNP及びNPNトランジスタを用い
たカレントミラー回路にかかわり、レベルシフト
回路を使用して出力オフセツトが小さくなるよう
にしたカレントミラー出力回路に関するものであ
る。
たカレントミラー回路にかかわり、レベルシフト
回路を使用して出力オフセツトが小さくなるよう
にしたカレントミラー出力回路に関するものであ
る。
従来のカレントミラー出力回路を第１図に示す
PNPトランジスタ（以下、トランジスタと略称す
る）１０１，１０２，１０３及び抵抗１０５，１
０６で一つのカレントミラー回路を形成してい
る。同様にPNPトランジスタ（以下、トランジス
タと略称する）１０７，１０８，１０９、及び抵
抗１１１，１１２でもう一つのカレントミラー回
路を形成している。抵抗１０５，１０６，１１
１、及び１１２が同一でトランジスタ１０３及び
１０９の電流増幅率ｈFEも同一とし又トランジス
タ１０１，１０２，１０７及び１０８の電流増幅
率も同一でベース電流をＩBとすると夫々のカレ
ントミラー回路に入力電流I1及びI2を加えた時ト
ランジスタ１０２及び１０８のコレクタ電流ＩC
１及びＩC２は夫々 ＩC１＝I1−２ＩＢ／ｈＦＥ (1) ＩC２＝I2−２ＩＢ／ｈＦＥ (2) となる。
PNPトランジスタ（以下、トランジスタと略称す
る）１０１，１０２，１０３及び抵抗１０５，１
０６で一つのカレントミラー回路を形成してい
る。同様にPNPトランジスタ（以下、トランジス
タと略称する）１０７，１０８，１０９、及び抵
抗１１１，１１２でもう一つのカレントミラー回
路を形成している。抵抗１０５，１０６，１１
１、及び１１２が同一でトランジスタ１０３及び
１０９の電流増幅率ｈFEも同一とし又トランジス
タ１０１，１０２，１０７及び１０８の電流増幅
率も同一でベース電流をＩBとすると夫々のカレ
ントミラー回路に入力電流I1及びI2を加えた時ト
ランジスタ１０２及び１０８のコレクタ電流ＩC
１及びＩC２は夫々 ＩC１＝I1−２ＩＢ／ｈＦＥ (1) ＩC２＝I2−２ＩＢ／ｈＦＥ (2) となる。
一方NPNトランジスタ（以下、トランジスタ
と略称する）１１３，１１４及び１１５でも一つ
のカレントミラー回路を形成しており抵抗１１７
及び１１８が同一とすると前述カレントミラー回
路と同じくトランジスタ１１４のコレクタ電流Ｉ
C′１はトランジスタ１１３のコレクタ電流ＩC′２
と同一の電流が流れるように規制されている。
と略称する）１１３，１１４及び１１５でも一つ
のカレントミラー回路を形成しており抵抗１１７
及び１１８が同一とすると前述カレントミラー回
路と同じくトランジスタ１１４のコレクタ電流Ｉ
C′１はトランジスタ１１３のコレクタ電流ＩC′２
と同一の電流が流れるように規制されている。
トランジスタ１１５の電流増幅率をｈFE′、ト
ランジスタ１１３及び１１４のベース電流をＩ
B′とするとＩC′１＝ＩC′２−２ＩＢ′／ｈＦＥ′と
なり特に半導 体集積回路では通常PNPトランジスタの電流増幅
率は小さいがNPNトランジスタの電流増幅率は
大きいのでＩC′１〓ＩC′２となる。
ランジスタ１１３及び１１４のベース電流をＩ
B′とするとＩC′１＝ＩC′２−２ＩＢ′／ｈＦＥ′と
なり特に半導 体集積回路では通常PNPトランジスタの電流増幅
率は小さいがNPNトランジスタの電流増幅率は
大きいのでＩC′１〓ＩC′２となる。
入力電流I1及びI2を加えた時トランジスタ１０
８即ちトランジスタ１１３のコレクタには式(2)の
コレクタ電流ＩC２がNPNトランジスタで構成さ
れるカレントミラー回路によりトランジスタ１１
４のコレクタにもトランジスタ１１３と同一のコ
レクタ電流ＩC２が流れるように規制される。
８即ちトランジスタ１１３のコレクタには式(2)の
コレクタ電流ＩC２がNPNトランジスタで構成さ
れるカレントミラー回路によりトランジスタ１１
４のコレクタにもトランジスタ１１３と同一のコ
レクタ電流ＩC２が流れるように規制される。
一方トランジスタ１０２のコレクタには式(1)の
コレクタ電流ＩC１が流れておりＩC２−ＩC１の
差電流が負荷抵抗１１９及び１２０を通して流入
あるいは流出することになる。
コレクタ電流ＩC１が流れておりＩC２−ＩC１の
差電流が負荷抵抗１１９及び１２０を通して流入
あるいは流出することになる。
入力電流I1及びI2が同一の時にはＩC１＝ＩC２
となりトランジスタ１１４から負荷抵抗ＲL１及
びＲL２には電流が流入あるいは流出する事はな
く出力端子１２１の電圧Voは電流電圧ＶCCとＲL
１，ＲL２だけで決まり ＶO＝ＲＬ２／ＲＬ１＋ＲＬ２×ＶCC(3) となり出力オフセツトは零となる。
となりトランジスタ１１４から負荷抵抗ＲL１及
びＲL２には電流が流入あるいは流出する事はな
く出力端子１２１の電圧Voは電流電圧ＶCCとＲL
１，ＲL２だけで決まり ＶO＝ＲＬ２／ＲＬ１＋ＲＬ２×ＶCC(3) となり出力オフセツトは零となる。
以上は理想的な場合であるが半導体集積回路に
おいてはトランジスタ、抵抗を同一キツプ内の近
接した位置に配置してｈFE，ＶBE等のオフセツト
が小さくなるようにして出力オフセツト電圧が小
さくなるようにされているのが従来のカレントミ
ラー出力回路ではトランジスタ１０８のコレクタ
電圧はコレクタ電流が小さい時約2VBE〓1.4v
（ＶBEはトランジスタのベースエミツタ間電圧）
となつており一方トランジスタ１０２のコレクタ
電圧は負荷抵抗ＲL１及びＲL２が同じぐらいとす
ると約ＶＣＣ／２Ｖ（電流電圧ＶCC＝12Vとすると約 6V）となりPNPトランジスタ１０２のコレクタ
エミツタ間電圧（ＶCC＝12Vとすると約6V）と
PNPトランジスタ１０８のコレクタエミツタ間電
圧（ＶCC＝12Vとすると約10V）に差が出てく
る。特に半導体集積回路ではPNPトランジスタは
横形構造が通常良く使われるがこの横形PNPトラ
ンジスタの電流増幅率ｈFEは値が小さく又アーリ
効果（コレクタ電圧により実効ベース長が変わ
る）の影響を受け易くコレクタエミツタ間電圧に
より電流増幅率が変わる（横形PNPトランジスタ
の特性曲線図である第３図参照）。
おいてはトランジスタ、抵抗を同一キツプ内の近
接した位置に配置してｈFE，ＶBE等のオフセツト
が小さくなるようにして出力オフセツト電圧が小
さくなるようにされているのが従来のカレントミ
ラー出力回路ではトランジスタ１０８のコレクタ
電圧はコレクタ電流が小さい時約2VBE〓1.4v
（ＶBEはトランジスタのベースエミツタ間電圧）
となつており一方トランジスタ１０２のコレクタ
電圧は負荷抵抗ＲL１及びＲL２が同じぐらいとす
ると約ＶＣＣ／２Ｖ（電流電圧ＶCC＝12Vとすると約 6V）となりPNPトランジスタ１０２のコレクタ
エミツタ間電圧（ＶCC＝12Vとすると約6V）と
PNPトランジスタ１０８のコレクタエミツタ間電
圧（ＶCC＝12Vとすると約10V）に差が出てく
る。特に半導体集積回路ではPNPトランジスタは
横形構造が通常良く使われるがこの横形PNPトラ
ンジスタの電流増幅率ｈFEは値が小さく又アーリ
効果（コレクタ電圧により実効ベース長が変わ
る）の影響を受け易くコレクタエミツタ間電圧に
より電流増幅率が変わる（横形PNPトランジスタ
の特性曲線図である第３図参照）。
その結果PNPトランジスタ１０２のコレクタ電
流ＩC１はPNPトランジスタ１０８のコレクタ電
流ＩC２より大きくなり出力オフセツトが生じ
る。電源電圧ＶCC＝12Vとし負荷抵抗ＲL１及び
ＲL ２を100KΩとするとコレクタ電流に約20μＡ
の差が出てくるので出力オフセツトとして約1V
生じる事になる。
流ＩC１はPNPトランジスタ１０８のコレクタ電
流ＩC２より大きくなり出力オフセツトが生じ
る。電源電圧ＶCC＝12Vとし負荷抵抗ＲL１及び
ＲL ２を100KΩとするとコレクタ電流に約20μＡ
の差が出てくるので出力オフセツトとして約1V
生じる事になる。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的、簡単な回路構成によつて、PNP
トランジスタのコレクタ・エミツタ間電圧により
電流増幅率ｈFEが変動する現象であるアーリ効果
を軽減することができ、これに伴つて出力オフセ
ツトを小さくすることができ、集積回路化にも適
するカレントミラー出力回路を提供することにあ
る。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的、簡単な回路構成によつて、PNP
トランジスタのコレクタ・エミツタ間電圧により
電流増幅率ｈFEが変動する現象であるアーリ効果
を軽減することができ、これに伴つて出力オフセ
ツトを小さくすることができ、集積回路化にも適
するカレントミラー出力回路を提供することにあ
る。
このような目的を達成するため、本発明は、第
２のカレントミラー回路の第２のPNPトランジス
タのコレクタと第３のカレントミラー回路の第１
のNPNトランジスタのコレクタの間に１個ない
し数個のダイオード、ツエナーダイオードまたは
抵抗で構成される電流損失のないレベルシフト回
路を挿入してなるようにしたものである。
２のカレントミラー回路の第２のPNPトランジス
タのコレクタと第３のカレントミラー回路の第１
のNPNトランジスタのコレクタの間に１個ない
し数個のダイオード、ツエナーダイオードまたは
抵抗で構成される電流損失のないレベルシフト回
路を挿入してなるようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第２図は本発明によるカレントミラー出力回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
この第２図において第１図と同一符号のものは
相当部分を示し、１２３はトランジスタ１０８の
コレクタとトランジスタ１１３のコレクタとの間
に挿入された電流損失のないレベルシフト回路
で、このレベルシフト回路１２３はダイオードを
数個直列に接続して構成されている。
相当部分を示し、１２３はトランジスタ１０８の
コレクタとトランジスタ１１３のコレクタとの間
に挿入された電流損失のないレベルシフト回路
で、このレベルシフト回路１２３はダイオードを
数個直列に接続して構成されている。
そして、このレベルシフト回路１２３を構成す
るダイオードの数は、トランジスタ１０８のコレ
クタ電圧がトランジスタ１０２のコレクタ電圧と
同じぐらいになるように決めれば良い。例えばＶ
CC＝12Vで負荷抵抗ＲL１及びＲL２を100KΩとす
るとトランジスタ１０２のコレクタ電圧は6Vで
あるからダイオード６ケ直列に接続する事により
トランジスタ１０８のコレクタ電位は約5.6Vと
なりPNPトランジスタ１０２及び１０８のコレク
タエミツタ間電圧はほぼ同程度となりPNPトラン
ジスタのアーリ効果の影響を軽減する事ができそ
の結果出力オフセツトを従来より小さくできる。
るダイオードの数は、トランジスタ１０８のコレ
クタ電圧がトランジスタ１０２のコレクタ電圧と
同じぐらいになるように決めれば良い。例えばＶ
CC＝12Vで負荷抵抗ＲL１及びＲL２を100KΩとす
るとトランジスタ１０２のコレクタ電圧は6Vで
あるからダイオード６ケ直列に接続する事により
トランジスタ１０８のコレクタ電位は約5.6Vと
なりPNPトランジスタ１０２及び１０８のコレク
タエミツタ間電圧はほぼ同程度となりPNPトラン
ジスタのアーリ効果の影響を軽減する事ができそ
の結果出力オフセツトを従来より小さくできる。
レベルシフト回路は適当な値の抵抗又はツエナ
ダイオードによつても実現できる。
ダイオードによつても実現できる。
以上の説明から明らかなように、本発明によれ
ば、複雑な手段を用いることなく、第２のカレン
トミラー回路の第２のPNPトランジスタのコレク
タと第３のカレントミラー回路の第１のNPNト
ランジスタのコレクタとの間に１個ないし数個の
ダイオード、ツエナーダイオードまたは抵抗で構
成される電流損失のないレベルシフト回路を挿入
してなる簡単な回路構成によつて、PNPトランジ
スタのアーリ効果を軽減することができ、これに
伴つて出力オフセツトを小さくすることができ、
また集積回路化にも適しているので、実用上の効
果は極めて大である。
ば、複雑な手段を用いることなく、第２のカレン
トミラー回路の第２のPNPトランジスタのコレク
タと第３のカレントミラー回路の第１のNPNト
ランジスタのコレクタとの間に１個ないし数個の
ダイオード、ツエナーダイオードまたは抵抗で構
成される電流損失のないレベルシフト回路を挿入
してなる簡単な回路構成によつて、PNPトランジ
スタのアーリ効果を軽減することができ、これに
伴つて出力オフセツトを小さくすることができ、
また集積回路化にも適しているので、実用上の効
果は極めて大である。
第１図は従来のカレントミラー出力回路図、第
２図は本発明の一実施例を示す回路図、第３図は
第１図および第２図に示す回路を説明するための
横形PNPトランジスタの特性曲線図である。 １０１〜１０３はカレントミラー回路を形成す
るPNPトランジスタ、１０７〜１０９は他のカレ
ントミラー回路を形成するPNPトランジスタ、１
１３〜１１５は他のカレントミラー回路を形成す
るnpnトランジスタ、１０５，１０６，１１１，
１１２，１１７，１１８はカレントミラー回路の
エミツタ抵抗、１１６はコレクタ抵抗、１１９，
１２０は負荷抵抗、１０４，１１０は入力信号電
流源、１２２は電源端子、１２１は出力端子、１
２３はレベルシフト回路である。 なお、図中の符号は同一又は相当部分を示す。
２図は本発明の一実施例を示す回路図、第３図は
第１図および第２図に示す回路を説明するための
横形PNPトランジスタの特性曲線図である。 １０１〜１０３はカレントミラー回路を形成す
るPNPトランジスタ、１０７〜１０９は他のカレ
ントミラー回路を形成するPNPトランジスタ、１
１３〜１１５は他のカレントミラー回路を形成す
るnpnトランジスタ、１０５，１０６，１１１，
１１２，１１７，１１８はカレントミラー回路の
エミツタ抵抗、１１６はコレクタ抵抗、１１９，
１２０は負荷抵抗、１０４，１１０は入力信号電
流源、１２２は電源端子、１２１は出力端子、１
２３はレベルシフト回路である。 なお、図中の符号は同一又は相当部分を示す。
Claims (1)
- １ エミツタが電源に接続されるとともにコレク
タが第１の入力信号源に接続される第１の入力信
号源に接続される第１のPNPトランジスタと、エ
ミツタが上記電源に接続されるとともにコレクタ
が出力端子に接続され、ベースが上記第１のPNP
トランジスタのベースに接続される第２のPNPト
ランジスタと、エミツタが上記第１及び第２の
PNPトランジスタのベースに接続されるとともに
コレクタが接地に接続され、ベースが上記第１の
PNPトランジスタのコレクタに接続される第３の
PNPトランジスタとを有した第１のカレントミラ
ー回路、エミツタが上記電源に接続されるととも
にコレクタが第２の入力信号源に接続される第４
のPNPトランジスタと、エミツタが上記電源に接
続され、ベースが上記第４のPNPトランジスタの
ベースに接続される第５のPNPトランジスタと、
エミツタが上記第４及び第５のPNPトランジスタ
のベースに接続されるとともにコレクタが接地に
接続され、ベースが上記第４のPNPトランジスタ
のコレクタに接続される第６のPNPトランジスタ
とを有した第２のカレントミラー回路、エミツタ
が接地に接続される第１のPNPトランジスタと、
エミツタが接地に接続されるとともにコレクタが
上記出力端子に接続され、ベースが上記第１の
NPNトランジスタのベースに接続される第２の
NPNトランジスタと、エミツタが上記第１及び
第２のNPNトランジスタのベースに接続される
とともにコレクタが上記電源に接続され、ベース
が上記第１のNPNトランジスタのコレクタに接
続される第３のカレントミラー回路、上記第５の
PNPトランジスタのコレクタと上記第１のNPN
トランジスタのコレクタとの間に接続され、１個
以上のダイオード、ツエーナーダイオードまたは
抵抗等の電圧降下素子で構成されるレベルシフト
回路を備えたカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13244678A JPS5558608A (en) | 1978-10-26 | 1978-10-26 | Current miller output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13244678A JPS5558608A (en) | 1978-10-26 | 1978-10-26 | Current miller output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5558608A JPS5558608A (en) | 1980-05-01 |
| JPS6119135B2 true JPS6119135B2 (ja) | 1986-05-15 |
Family
ID=15081545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13244678A Granted JPS5558608A (en) | 1978-10-26 | 1978-10-26 | Current miller output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5558608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128532U (ja) * | 1991-05-17 | 1992-11-24 | 株式会社アツギユニシア | ユニバーサルジヨイント |
-
1978
- 1978-10-26 JP JP13244678A patent/JPS5558608A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128532U (ja) * | 1991-05-17 | 1992-11-24 | 株式会社アツギユニシア | ユニバーサルジヨイント |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5558608A (en) | 1980-05-01 |
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