JPS61177555A - インタ−リ−ブ方式 - Google Patents
インタ−リ−ブ方式Info
- Publication number
- JPS61177555A JPS61177555A JP1643085A JP1643085A JPS61177555A JP S61177555 A JPS61177555 A JP S61177555A JP 1643085 A JP1643085 A JP 1643085A JP 1643085 A JP1643085 A JP 1643085A JP S61177555 A JPS61177555 A JP S61177555A
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- JP
- Japan
- Prior art keywords
- address
- ram
- data
- block
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、インターリーブ方式に関し、更に詳細には
ＲＡＭを用いて１行アドレスに書き込み、列アドレスに
読み出すｎ行×ｎ列のインターリーブ方式に関する。
ＲＡＭを用いて１行アドレスに書き込み、列アドレスに
読み出すｎ行×ｎ列のインターリーブ方式に関する。
（従来の技術）
現在、ディジタル移動通信では移動体の走行に伴うフェ
ージングによってバースト誤りが次々と発生し、誤り訂
正符号を直接適用してもあまり効果は得られない。そこ
で、陸上移動無線のフェージング伝送路における時間ダ
イパーシティの一つであるインターリーブを併用するこ
とにより誤り訂正効果の改善を図るという方法がとられ
ている。
ージングによってバースト誤りが次々と発生し、誤り訂
正符号を直接適用してもあまり効果は得られない。そこ
で、陸上移動無線のフェージング伝送路における時間ダ
イパーシティの一つであるインターリーブを併用するこ
とにより誤り訂正効果の改善を図るという方法がとられ
ている。
このインターリーブという処理方式は、送信側で、デー
タの順序を入れ替えて、受信側でこれと逆の操作をして
元の順序に戻すというものである。こうすることにより
、伝送路でのバースト誤りが分散され、ランダムな誤り
に変換することができるので訂正の効果を高めることが
できる。このインターリーブ方式の一つとして、ＲＡＭ
を用いて行アドレスに書き込み、列アドレスに読み出し
、かつＸ−Ｙ変換を行なうものがある。これを図面に基
づいて説明する。
タの順序を入れ替えて、受信側でこれと逆の操作をして
元の順序に戻すというものである。こうすることにより
、伝送路でのバースト誤りが分散され、ランダムな誤り
に変換することができるので訂正の効果を高めることが
できる。このインターリーブ方式の一つとして、ＲＡＭ
を用いて行アドレスに書き込み、列アドレスに読み出し
、かつＸ−Ｙ変換を行なうものがある。これを図面に基
づいて説明する。
第４図は、２個のＲＡＭを用いた従来のインターリーブ
方式を示すブロック図である。同図において、１はデー
タ入力端子、２はクロック入力端子、３．４はＲＡＭ、
５は書き込みアドレスカウンター、６は読み出しアドレ
スカウンター、７゜８はアドレスセレクター、９はデー
タセレクター、１０はデータ出力端子である。この従来
の方法の動作について説明すると、２個のＲＡＭに対し
てクロック入力端子２からのクロック信号によって同期
されて動作する書き込みアドレスカウンター５及び読み
出しアドレスカウンター６がアドレスセレクター７．８
を各々介して２個のＲＡＭ３．４の書き込みアドレスも
しくは読み出しアドレスを決定する。そして、ｎ行×ｎ
列のブロック毎に、２個の内一方のＲＡＭを読み出して
いる時他方のＲＡＭに新しい入力データを書き込んでい
く動作が交互に行なわれる。また、データ出力端子ＩＯ
から出力されるデータはデータセレクター９によって２
個のＲＡＭ３．４の出力データを選択して得られる。
方式を示すブロック図である。同図において、１はデー
タ入力端子、２はクロック入力端子、３．４はＲＡＭ、
５は書き込みアドレスカウンター、６は読み出しアドレ
スカウンター、７゜８はアドレスセレクター、９はデー
タセレクター、１０はデータ出力端子である。この従来
の方法の動作について説明すると、２個のＲＡＭに対し
てクロック入力端子２からのクロック信号によって同期
されて動作する書き込みアドレスカウンター５及び読み
出しアドレスカウンター６がアドレスセレクター７．８
を各々介して２個のＲＡＭ３．４の書き込みアドレスも
しくは読み出しアドレスを決定する。そして、ｎ行×ｎ
列のブロック毎に、２個の内一方のＲＡＭを読み出して
いる時他方のＲＡＭに新しい入力データを書き込んでい
く動作が交互に行なわれる。また、データ出力端子ＩＯ
から出力されるデータはデータセレクター９によって２
個のＲＡＭ３．４の出力データを選択して得られる。
（発明が解決しようとする問題点）
しかしながら、上記従来の方式では、一つ一つのブロッ
クでみると、一方のＲＡＭは読み出し専用で他方のＲＡ
Ｍは書き込み専用となるので、１ブロツクに相当するメ
モリ容量のＲＡＭが２個必要となりかつ２個のＲＡＭ及
び出力データを制御する制御部も複雑になるという欠点
があった。
クでみると、一方のＲＡＭは読み出し専用で他方のＲＡ
Ｍは書き込み専用となるので、１ブロツクに相当するメ
モリ容量のＲＡＭが２個必要となりかつ２個のＲＡＭ及
び出力データを制御する制御部も複雑になるという欠点
があった。
この発明は、これらの問題点を解決するためのもので、
１ブロツクに相当するメモリ容量のＲＡＭ１個で実現で
きかつ簡単な制御で行なうことができるインターリーブ
方式を提供することを目的とする。
１ブロツクに相当するメモリ容量のＲＡＭ１個で実現で
きかつ簡単な制御で行なうことができるインターリーブ
方式を提供することを目的とする。
（問題点を解決するための手段）
この発明は前記問題点を解決するためにデータを格納す
るｎ行×ｎ列（ｎは整数）のＲＡＭと、このＲＡＭにお
ける読み出しまたは書き込みのＲＡＭアドレスを歩進す
るクロック信号に基づいて作成するアドレスカウンター
と、このアドレスカウンターの出力に従ってＲＡＭアド
レスのアドレス指定をブロック長毎に行方向または列方
向に選択するアドレスセレクターとを具備する。
るｎ行×ｎ列（ｎは整数）のＲＡＭと、このＲＡＭにお
ける読み出しまたは書き込みのＲＡＭアドレスを歩進す
るクロック信号に基づいて作成するアドレスカウンター
と、このアドレスカウンターの出力に従ってＲＡＭアド
レスのアドレス指定をブロック長毎に行方向または列方
向に選択するアドレスセレクターとを具備する。
（作用）
この発明によれば、以上のような構成にしたので、アド
レスセレクターを介してＲＡＭアドレスのアドレス指定
をブロック毎交互に行方向または列方向に切り替えると
共に、指定されたＲＡＭアドレスの前半でＲＡＭからデ
ータを読み出し、後半で新たなデータを書き込むように
して、ＲＡＭからの出力データの配列を変える。
レスセレクターを介してＲＡＭアドレスのアドレス指定
をブロック毎交互に行方向または列方向に切り替えると
共に、指定されたＲＡＭアドレスの前半でＲＡＭからデ
ータを読み出し、後半で新たなデータを書き込むように
して、ＲＡＭからの出力データの配列を変える。
したがって、この発明は前記問題点を解決でき、１ブロ
ツクに相当するメモリ容量のＲＡＭ１個で実現できかつ
簡単な制御で行なうことができるインターリーブ方式を
提供できる。
ツクに相当するメモリ容量のＲＡＭ１個で実現できかつ
簡単な制御で行なうことができるインターリーブ方式を
提供できる。
（実施例）
第１図は、この発明の一実施例を示すブロック図である
。同図において、第４図と同一符号は同一要素を示し、
異なる構成要素は次に示すものである。１１はアドレス
セレクターで、ブロック毎にＲＡＭアドレスのアドレス
指定を行方向もしくは列方向とするか選択するものであ
る。１２はアドレスカウンターで、クロック入力端子２
からのクロック信号に同期してｎ行×ｎ列の読み出しも
しくは書き込みのＲＡＭアドレスを作成する。
。同図において、第４図と同一符号は同一要素を示し、
異なる構成要素は次に示すものである。１１はアドレス
セレクターで、ブロック毎にＲＡＭアドレスのアドレス
指定を行方向もしくは列方向とするか選択するものであ
る。１２はアドレスカウンターで、クロック入力端子２
からのクロック信号に同期してｎ行×ｎ列の読み出しも
しくは書き込みのＲＡＭアドレスを作成する。
１３はタイミング回路で、ＲＡＭ３の出力データを時間
的に制御するものである。ただし、同図はｎ＝２’（ｋ
は整数）のｎ行Ｘｎ列の場合であり、図中のＮはｎＸｎ
＝２Ｎである。第２図は第１図の各部のタイミングチャ
ートである。
的に制御するものである。ただし、同図はｎ＝２’（ｋ
は整数）のｎ行Ｘｎ列の場合であり、図中のＮはｎＸｎ
＝２Ｎである。第２図は第１図の各部のタイミングチャ
ートである。
次に、第１図及び第２図に基づいて本実施例の動作を説
明する。ここで、本実施例の１ブロツク長はクロック入
力端子２からのクロック信号のカウント数２Ｎ個で決定
される。
明する。ここで、本実施例の１ブロツク長はクロック入
力端子２からのクロック信号のカウント数２Ｎ個で決定
される。
先ず、１ブロツク毎にＲＡＭアドレスがクロック入力端
子２からのクロック信号に基づいてアドレスカウンター
１２で作成される。そして、アドレスセレクター１１で
はアドレスカウンター１２からのＳＥＬ信号によってＲ
ＡＭアドレスの行方向指定もしくは列方向指定と選択し
て、アドレスカウンター１２からのＲＡＭアドレスをＲ
ＡＭ３にアドレス指定する。ＲＡＭ３では、ＷＥからの
クロック信号に対応させてクロックの前半でアドレスセ
レクター１１からのＲＡＭアドレスのデータを読み出し
、クロックの後半で前記同じＲＡＭアドレスにその時デ
ータ入力端子１に入力された新たなデータを書き込む。
子２からのクロック信号に基づいてアドレスカウンター
１２で作成される。そして、アドレスセレクター１１で
はアドレスカウンター１２からのＳＥＬ信号によってＲ
ＡＭアドレスの行方向指定もしくは列方向指定と選択し
て、アドレスカウンター１２からのＲＡＭアドレスをＲ
ＡＭ３にアドレス指定する。ＲＡＭ３では、ＷＥからの
クロック信号に対応させてクロックの前半でアドレスセ
レクター１１からのＲＡＭアドレスのデータを読み出し
、クロックの後半で前記同じＲＡＭアドレスにその時デ
ータ入力端子１に入力された新たなデータを書き込む。
そして、読み出されたデータ（第２図のＤｏｕｔ（ＲＡ
Ｍ）信号）はタイミング回路Ｉ３に入力される。タイミ
ング回路１３では、このデータを元のデータ長に引き延
ばしてデータ出力端子１０から出力する（第２図のＤＡ
ＴＡ ０ＬＩＴ信号）。
Ｍ）信号）はタイミング回路Ｉ３に入力される。タイミ
ング回路１３では、このデータを元のデータ長に引き延
ばしてデータ出力端子１０から出力する（第２図のＤＡ
ＴＡ ０ＬＩＴ信号）。
以下１例を用いて本実施例の動作を具体的に説明する。
第３図は、本実施例でに＝２即ち４行×４列のときのイ
ンターリーブを行なう様子を示す図である。先ず、ブロ
ック１では、アドレスセレクター１１によって読み出し
又は書き込みのＲＡＭアドレスが行方向に指定される。
ンターリーブを行なう様子を示す図である。先ず、ブロ
ック１では、アドレスセレクター１１によって読み出し
又は書き込みのＲＡＭアドレスが行方向に指定される。
ブロック１で読み出されるデータは１ブロツク前に書き
込まれたものであり、特に意味するところはないので不
定とし図中ではＸで示す。入力データ番号り、、Ｄｌ、
Ｄ２．・・・のデータが、順次ＲＡＭアドレス０−１５
の順に書込まれ、ブロック１の動作が終了しブロック２
に移行する。ブロック２では、アドレスセレクター１１
によって読み出し又は書き込みのＲＡＭアドレスが列方
向に指定される。つまり、ＲＡＭアドレスが、０，４，
８，１２，１，５．・・・、３，７．１１．１５となる
。ＲＡＭアドレスがＯのとき、ブロック１で書き込まれ
たデータＤ０が読み出され、かつその後同じＲＡＭアド
レスＯに現在の入力データＤ１６が書き込まれる。次に
、ＲＡＭアドレスが４に移り、データＤ４が読み出され
、かつその後同じＲＡＭアドレス４に現在の入力データ
Ｄ１１が書き込まれる。以下同様にして行なわれ、結局
ブロック２にて読み出されたデータはり、、Ｄ、、Ｄ、
。
込まれたものであり、特に意味するところはないので不
定とし図中ではＸで示す。入力データ番号り、、Ｄｌ、
Ｄ２．・・・のデータが、順次ＲＡＭアドレス０−１５
の順に書込まれ、ブロック１の動作が終了しブロック２
に移行する。ブロック２では、アドレスセレクター１１
によって読み出し又は書き込みのＲＡＭアドレスが列方
向に指定される。つまり、ＲＡＭアドレスが、０，４，
８，１２，１，５．・・・、３，７．１１．１５となる
。ＲＡＭアドレスがＯのとき、ブロック１で書き込まれ
たデータＤ０が読み出され、かつその後同じＲＡＭアド
レスＯに現在の入力データＤ１６が書き込まれる。次に
、ＲＡＭアドレスが４に移り、データＤ４が読み出され
、かつその後同じＲＡＭアドレス４に現在の入力データ
Ｄ１１が書き込まれる。以下同様にして行なわれ、結局
ブロック２にて読み出されたデータはり、、Ｄ、、Ｄ、
。
Ｄｌ２．Ｄ工、Ｄ５．・・・、Ｄ、、Ｄ７．Ｄ□２．Ｄ
１５となる。
１５となる。
次に、ブロック３では、アドレスセレクター１１によっ
て読み出し又は書き込みのＲＡＭアドレスが行方向に指
定される。ＲＡＭアドレスが０のとき、ブロック２で書
き込まれたデータＤ□６が読み出され、かつその後同じ
ＲＡＭアドレス０に現在の入力データＤ３２が書き込ま
れる。次に、ＲＡＭアドレスが１に移り、データＤｚａ
が読み出され、かつその後同じＲＡＭアドレス１に現在
の入力データＤ１．が書き込まれる。以下同様にして行
なわれ。
て読み出し又は書き込みのＲＡＭアドレスが行方向に指
定される。ＲＡＭアドレスが０のとき、ブロック２で書
き込まれたデータＤ□６が読み出され、かつその後同じ
ＲＡＭアドレス０に現在の入力データＤ３２が書き込ま
れる。次に、ＲＡＭアドレスが１に移り、データＤｚａ
が読み出され、かつその後同じＲＡＭアドレス１に現在
の入力データＤ１．が書き込まれる。以下同様にして行
なわれ。
結局ブロック３にて読み出されたデータはＤｌＧ。
Ｄ ２．、Ｄ、４．−Ｄ、□、Ｄ２．．−Ｄ２３．Ｄ、
、、Ｄ、ｉとなる。
、、Ｄ、ｉとなる。
従って０以上のように動作することによりブロック内で
入力データが規則的に並べ変えられることになる。再生
系で本来のデータ配列にもどすディンターリーブも上記
同様な方式で実現できることは言うまでもない。
入力データが規則的に並べ変えられることになる。再生
系で本来のデータ配列にもどすディンターリーブも上記
同様な方式で実現できることは言うまでもない。
（発明の効果）
以上説明したように、この発明によれば、１ブロツクに
相当するメモリ容量のＲＡＭ１個で実現できかつ簡単な
制御で行なうことができるので、装置全体からみて簡略
化及び低価格化が可能となると共に実用回路として極め
て有効となるインターリーブ方式を提供できる。
相当するメモリ容量のＲＡＭ１個で実現できかつ簡単な
制御で行なうことができるので、装置全体からみて簡略
化及び低価格化が可能となると共に実用回路として極め
て有効となるインターリーブ方式を提供できる。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の各部のタイミングチャート、第３図は本実施
例におけるに＝２のときのインターリーブを行なう様子
を示す図、第４図は従来のインターリーブ方式を示すブ
ロック図である。 １−ｍ−データ入力端子、 ２−ｍ−クロック入力端子、３，４−−− ＲＡＭ、５
−−一書き込みアドレスカウンター、６−−−読み出し
アドレスカウンター。 ７．８．１１−−−アドレスセレクター。 ９−−−データセレクター、 １０−ｍ−データ出力端子、 １２−ｍ−アドレスカウンター。 １３−ｍ−タイミング回路。
は第１図の各部のタイミングチャート、第３図は本実施
例におけるに＝２のときのインターリーブを行なう様子
を示す図、第４図は従来のインターリーブ方式を示すブ
ロック図である。 １−ｍ−データ入力端子、 ２−ｍ−クロック入力端子、３，４−−− ＲＡＭ、５
−−一書き込みアドレスカウンター、６−−−読み出し
アドレスカウンター。 ７．８．１１−−−アドレスセレクター。 ９−−−データセレクター、 １０−ｍ−データ出力端子、 １２−ｍ−アドレスカウンター。 １３−ｍ−タイミング回路。
Claims (1)
- データを格納するｎ行×ｎ列（ｎは整数）のＲＡＭと、
該ＲＡＭにおける読み出しまたは書き込みのＲＡＭアド
レスをクロック信号に基づいて作成するアドレスカウン
ターと、該アドレスカウンターの出力に従ってＲＡＭア
ドレスのアドレス指定をブロック長毎に行方向または列
方向に選択するアドレスセレクターとを具備し、該アド
レスセレクターを介してＲＡＭアドレスの前記アドレス
指定をブロック毎交互に行方向または列方向に切り替え
ると共に、指定されたＲＡＭアドレスの前半で前記ＲＡ
Ｍからデータを読み出し、後半で新たなデータを書き込
むことによりデータの配列を代えることを特徴とするイ
ンターリーブ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1643085A JPS61177555A (ja) | 1985-02-01 | 1985-02-01 | インタ−リ−ブ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1643085A JPS61177555A (ja) | 1985-02-01 | 1985-02-01 | インタ−リ−ブ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61177555A true JPS61177555A (ja) | 1986-08-09 |
Family
ID=11916019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1643085A Pending JPS61177555A (ja) | 1985-02-01 | 1985-02-01 | インタ−リ−ブ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308145B1 (ko) * | 1998-11-03 | 2001-10-19 | 서평원 | 인터리버 |
-
1985
- 1985-02-01 JP JP1643085A patent/JPS61177555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308145B1 (ko) * | 1998-11-03 | 2001-10-19 | 서평원 | 인터리버 |
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