JPS61171151A - 多層配線の製造方法 - Google Patents

多層配線の製造方法

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Publication number
JPS61171151A
JPS61171151A JP1092485A JP1092485A JPS61171151A JP S61171151 A JPS61171151 A JP S61171151A JP 1092485 A JP1092485 A JP 1092485A JP 1092485 A JP1092485 A JP 1092485A JP S61171151 A JPS61171151 A JP S61171151A
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JP
Japan
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hole
etching
insulation film
film
insulating film
Prior art date
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Pending
Application number
JP1092485A
Other languages
English (en)
Inventor
Masahiro Kikuchi
菊池 雅宏
Sadao Okano
貞夫 岡野
Yasuhiro Mochizuki
康弘 望月
Mitsuru Hirao
充 平尾
Yasushi Nakayama
中山 泰志
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Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Publication date
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Publication of JPS61171151A publication Critical patent/JPS61171151A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多層配線の製造方法の改良に関するものであ
る。
〔発明の背景〕
半導体集積回路装置においては、多層配線の層間絶縁膜
として熱硬化性樹脂膜、たとえばポリイミド膜と無機膜
、たとえばプラズマデポジション法による酸化シリコン
膜との2層絶縁膜を用いることがある。従来、ポリイミ
ド膜とプラズマ酸化シリコン膜の2層絶縁膜にスルーホ
ールを形成するには平行平板型プラズマエツチング装置
で2層絶縁膜を異方性エツチングすることにより所定の
パターンに加工するが、加工後の膜の断面は急峻な立上
り側壁面を有している。このため例えば2層絶縁膜に設
けた電極取付用開口部に例えばスパッタ法等によりアル
ミニウムを配線する場合にこの開口部の側壁面には配線
層が薄く形成されるようになり、配線の断線の原因とな
り、半導体装置の信頼性が低下する。この急峻な側壁面
を改良する方法としては、2層絶縁膜を等方性のウェッ
トエツチングで加工量る方法があるが、この方法だとサ
イドエッチが生ずるためスルーホールの完成寸法が大き
くなりやすく高集積比が困難となる。
なお、この種の多層配線及びその製造方法として関連す
るものには例えば特開昭59−67653号等が挙げら
れる。
〔発明の目的〕
本発明の目的は、素子の集積度を低下させることなく、
配線の断線を防止することができ、素子信頼性の向上を
はかり得る多層配線の製造方法を提供することにある。
〔発明の概要〕
本発明の特徴は上記目的を達成するために、半導体基板
配線上に形成された2層絶縁膜を該膜上に所定のマスク
パターンを形成した後、第2絶縁膜を等方性エツチング
法を用いてエツチングし、第1絶縁膜を異方性エツチン
グ法により該マスクパターン用レジストが無くなるまで
エツチングしその後、第2絶縁膜をマスクとして、異方
性エツチング法によりエツチング終止点までエツチング
する方法である。
〔発明の実施例〕
以下、本発明の一実施例を第1I!!により説明する。
まず、第1図(a)において、シリコン単結晶の半導体
基板1に拡散層などの半導体素子(図示していない)を
形成し、それと同時またはその前後に半導体基板1上に
例えば二酸化シリコンで6000人程度0絶縁膜2を形
成する。その後に二酸化シリコン単結晶の全面に金属膜
例えばアルミニウム膜をスパッタ法等により形成し、ホ
トエツチング技術を用いて配線幅2μm程度の第1層配
線3を形成する。その後に全面に例えばポリイミド膜等
の熱硬化性樹脂膜4を形成する。その後に全面に例えば
プラズマデポジション法による酸化シリコン膜等の無機
絶縁膜5を形成する。その後にパターン形成用の耐エツ
チングのためのレジスト6を形成し、それをホトリソゲ
ラブイ技術を用いて選択的に除去してスルーホール形成
のための穴7を形成する。
前記第1図(a)の工程後に、第1図(b)に示すレジ
スト6をマスクとし1等方性のウェットエツチングによ
ってテーパーのついた六8を形成する。この六8の形成
は、例えばフッ酸とフッ化アンモニウムの混合液等のフ
ッ酸系のエツチング液を用いて、プラズマ酸化シリコン
等の無機絶縁    ・ J膜を0〜30%程度オーバ
ーエツチングすることにより45°程度の傾斜角を持つ
六8が形成される。
次に前記レジスト6を水分除去および耐ドライエツチ性
を増すためにベークする。その後、前記レジスト6をマ
スクとして熱硬化性樹脂絶縁膜4の異方性ドライエツチ
ングを行う、前記熱硬化性樹脂絶縁@4のドライエツチ
ングには酸素ガスを用いるため同時に酸素ガスによりレ
ジストパターン6もエツチングされ無くなる。このレジ
スト消失時を示したのが第1図(Q)である、このエツ
チングは異方性が強いため垂直的にエツチングが進行し
穴は9のような形状になる。
第1図(d)では、さらに無機絶縁膜5をマスク、とし
て酸素ガスによるドライエツチングを行う。
このドライエツチングにはりアクティブイオンエツチン
グ法を用いるため、熱硬化性樹脂膜#II*4は垂直に
エツチングされ段差をもつスルーホール10が形成され
る。その後、第1図(e)に示す如く、第2配線層とし
て例えばアルミニウム膜11をスパッタ法等により形成
し多層配線が完成する。
この実施例では、第2絶縁膜の等方性エツチングをウェ
ットエツチングで説明したが、等方的成分を持つガスプ
ラズマを利用したドライエツチングを用いても同様の効
果を得ることができる。また5本実施例では、2層配線
構造を有する半導体装置について述べたが、3層以上の
配線構造を有する半導体装置についても同様にして形成
できる。
そして、半導体装置以外の多層配線にも適用することが
できる。
〔発明の効果〕
本発明によれば、ウェットエツチングにより第2絶縁膜
をテーパー状に形成し、その後、マスクツ(−ターンお
よび第2絶縁膜をマスクとして異方性ドライエツチング
により第1絶#膜を階段上の段差を有するスルーホール
が形成される。これによってスルーホール開口部の柱状
部の高さが緩和されて上部配線層の被着性を向上するこ
とができる。
また、このように段差緩和する別方法としては、等方性
エツチング法があるが等方性エツチングだけではエツチ
ング領域が必要以上に大きくなり、そのために素子の集
積度を向上することができなかった。しかし、本発明に
よればサイドエッチもほとんどなくなるのでスルーホー
ルを縮小化することができ、素子の集積度を向上させる
ことができる。
【図面の簡単な説明】
第1図(a)〜(d)は本発明の多層配線の製造方法の
実施順の説明図、第2図は第1図の如くして製造された
完了後の断面図である。 1・・・半導体基板、2・・・絶縁膜、3・・・第1層
配線、4・・・熱硬化性樹脂絶縁膜、5・・・無機絶縁
膜。

Claims (1)

    【特許請求の範囲】
  1. 1、基板上に第1配線を形成する工程と、第1配線上に
    第1絶縁膜を形成する工程と、第1絶縁膜上に第2絶縁
    膜を形成する工程と、第2絶縁膜をテーパー状にする工
    程と、第1絶縁膜に階段状の段差を持たせ、その底部に
    柱状の孔を形成する工程と、核導通孔を介して第1配線
    と接続するように第2配線を形成する工程とにより製造
    することを特徴とした多層配線の製造方法。
JP1092485A 1985-01-25 1985-01-25 多層配線の製造方法 Pending JPS61171151A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63284524A (ja) * 1987-05-15 1988-11-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレ−の製造方法
US5055426A (en) * 1990-09-10 1991-10-08 Micron Technology, Inc. Method for forming a multilevel interconnect structure on a semiconductor wafer
US6815825B2 (en) * 1998-02-05 2004-11-09 Micron Technology, Inc. Semiconductor devices having gradual slope contacts
US7446054B2 (en) * 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11131919B2 (en) * 2018-06-22 2021-09-28 International Business Machines Corporation Extreme ultraviolet (EUV) mask stack processing

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US6815825B2 (en) * 1998-02-05 2004-11-09 Micron Technology, Inc. Semiconductor devices having gradual slope contacts
US7446054B2 (en) * 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
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