JPS62162345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62162345A JPS62162345A JP349086A JP349086A JPS62162345A JP S62162345 A JPS62162345 A JP S62162345A JP 349086 A JP349086 A JP 349086A JP 349086 A JP349086 A JP 349086A JP S62162345 A JPS62162345 A JP S62162345A
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- Japan
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- layer
- etching
- etched
- semiconductor device
- oxide layer
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法にかかり、特に多層の
金属配線を有する半導体装置の金属配線層間における層
間絶縁層のスルーホール形成に適用される。
金属配線を有する半導体装置の金属配線層間における層
間絶縁層のスルーホール形成に適用される。
多層の金属配線を有する半導体装置の配線層間の絶縁層
にスルーホールを形成する従来の方法を第２図によって
説明する。図において、１０１はシリコン基板１００上
にパターングされた第１のアルミニウム配線層で、この
上を含めて基板上に窒化シリコン層１０２をプラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅρｏｓｉｔｉ
ｏｎ ）法によって例えば１．（１μｍ厚に形成したの
ち、レジスト層（図示省略）を塗着しパターニングして
反応性イオンエツチング（ＲＩＥ）手段によりエツチン
グを施す（第２図ａ）。次に、酸化ジルコニウム等のカ
プラ・剤を塗着しベークして乾燥させ一例の層厚４０人
のカプラ層１０３を形成する。次に、ポリイミドの有機
絶縁物を塗着しベークして乾燥させ、−例の層厚０．４
μｍにポリイミド層１０４を形成する。次に、低温ＣＶ
Ｄ法により一例の層厚０．２μｍに酸化シリコン層１０
５ を形成する。ついで、ネガタイプのレジスト液を塗
着しレジストパターン層１０６を形成しく第２図ｂ）、
これをマスクにして上記酸化シリコン層１０５に対して
弗化アンモニウム液等により、ポリイミドｆｉ１０４に
対してヒドラジン等により夫々エツチングを施しく第２
図Ｃ）、ついで酸化ジルコニウム等のカプラ層に対して
はレジストパターン１０６を剥離してからアルゴンスパ
ッタ等により、夫々エツチングを施し （第２図ｄ）、
ついで第２のアルミニウム配線層（図示省略）を形成す
る。
にスルーホールを形成する従来の方法を第２図によって
説明する。図において、１０１はシリコン基板１００上
にパターングされた第１のアルミニウム配線層で、この
上を含めて基板上に窒化シリコン層１０２をプラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅρｏｓｉｔｉ
ｏｎ ）法によって例えば１．（１μｍ厚に形成したの
ち、レジスト層（図示省略）を塗着しパターニングして
反応性イオンエツチング（ＲＩＥ）手段によりエツチン
グを施す（第２図ａ）。次に、酸化ジルコニウム等のカ
プラ・剤を塗着しベークして乾燥させ一例の層厚４０人
のカプラ層１０３を形成する。次に、ポリイミドの有機
絶縁物を塗着しベークして乾燥させ、−例の層厚０．４
μｍにポリイミド層１０４を形成する。次に、低温ＣＶ
Ｄ法により一例の層厚０．２μｍに酸化シリコン層１０
５ を形成する。ついで、ネガタイプのレジスト液を塗
着しレジストパターン層１０６を形成しく第２図ｂ）、
これをマスクにして上記酸化シリコン層１０５に対して
弗化アンモニウム液等により、ポリイミドｆｉ１０４に
対してヒドラジン等により夫々エツチングを施しく第２
図Ｃ）、ついで酸化ジルコニウム等のカプラ層に対して
はレジストパターン１０６を剥離してからアルゴンスパ
ッタ等により、夫々エツチングを施し （第２図ｄ）、
ついで第２のアルミニウム配線層（図示省略）を形成す
る。
上記積層層のエツチングにおいて、酸化シリコン層１０
５のエツチング端面ば下層のポリイミド層１０４のエツ
チング端面よりも突出してひさし状になる。これはポリ
イミド層のエツチングがその上層の酸化シリコン層をマ
スクとして施されるので、ポリイミド層の層厚（縦）方
向のエツチングに等しいエツチングが側方にも進行（等
方性エツチング）し酸化シリコン層の端部の下方を空虚
にする。すなわち、ひさし状に突出させるのである。
５のエツチング端面ば下層のポリイミド層１０４のエツ
チング端面よりも突出してひさし状になる。これはポリ
イミド層のエツチングがその上層の酸化シリコン層をマ
スクとして施されるので、ポリイミド層の層厚（縦）方
向のエツチングに等しいエツチングが側方にも進行（等
方性エツチング）し酸化シリコン層の端部の下方を空虚
にする。すなわち、ひさし状に突出させるのである。
上記従来の方法には次にあげる問題点がある。
まず、スルーホールを形成するためにリソグラフィ工程
が２回施されるため、マスク合わせの誤差が精度を低下
させることである。また製造工程も長くなり能率が低下
する。
が２回施されるため、マスク合わせの誤差が精度を低下
させることである。また製造工程も長くなり能率が低下
する。
次に、２回目のリングラフィにネガレジストを用いる必
要から微細化の大きな支障になることである。ここで、
ポジレジストが使用できない理由は、ポリイミド樹脂に
対するエツチング液のヒドラジンがノボラック樹脂系の
ポジレジストをおかすためである。
要から微細化の大きな支障になることである。ここで、
ポジレジストが使用できない理由は、ポリイミド樹脂に
対するエツチング液のヒドラジンがノボラック樹脂系の
ポジレジストをおかすためである。
次に、背景技術の末尾に述べたように、酸化シリコン層
１０５のスルーホール内における端面がひさし状に突出
した形状になるため、ここに被着される第２のアルミニ
ウム配線層に段切れを生ずるという重大な問題がある。
１０５のスルーホール内における端面がひさし状に突出
した形状になるため、ここに被着される第２のアルミニ
ウム配線層に段切れを生ずるという重大な問題がある。
この発明にかかる半導体装置の製造方法は、多層の金属
配線がこれらの間に絶縁層を介して設けられる半導体装
置の上記絶縁層に対するスルーホールの形成方法を改良
し、配線層の配設に適する形状を得る製造方法を提供す
る。
配線がこれらの間に絶縁層を介して設けられる半導体装
置の上記絶縁層に対するスルーホールの形成方法を改良
し、配線層の配設に適する形状を得る製造方法を提供す
る。
この発明は、多層の金属配線を有する半導体装置の製造
において、金属配線層間の絶縁層が積層された複数層か
らなるものを反応性イオンエツチングにより一度にエツ
チングを施してスルーホールを形成する半導体装置の製
造方法であり、スルーホールにおいて下層の金属配線層
に接続する上層の金属配線層の段切れ防止とエツチング
の能率向上が達せられる 〔発明の実施例〕 以下、この発明の一実施例につき第１図を参照して説明
する。
において、金属配線層間の絶縁層が積層された複数層か
らなるものを反応性イオンエツチングにより一度にエツ
チングを施してスルーホールを形成する半導体装置の製
造方法であり、スルーホールにおいて下層の金属配線層
に接続する上層の金属配線層の段切れ防止とエツチング
の能率向上が達せられる 〔発明の実施例〕 以下、この発明の一実施例につき第１図を参照して説明
する。
なお、説明において、従来と変わらない部分については
図面に従来と同じ符合を付けて示し説明を省略する。
図面に従来と同じ符合を付けて示し説明を省略する。
まず、シリコン基板１００上にパターン状に配設された
アルミニウム配線Ｂｔｏｔ上に１層厚１．０μＩの窒化
シリコン層１０２．層厚４０人の酸化ジルコニウム層（
カプラｆｉ）１０３．層厚０．４μｍのポリイミド層１
０４２層厚０．２μｍの酸化シリコン層１０５．ポジ型
レジスト層１０６をこの順に被着する。ついでＲＩＥ法
によって同時にエツチングを施す。これによりまず、上
層のレジスト層がエツチングされレジストパターン層１
０６になる（第１図ａ）。続いて酸化シリコン層１０５
はエツチングガスをＣＨＦ３（三フッ化メタン） ：
７５ ＳＣＣＭ、 Ｏ□： ｔｏ ＳＣＣＭの混合気
、真空度： ５０ｍＴｏｒｒ、 ＲＦ （高周波）パワ
ー： １２５０１Ｊで約５００人／ｍｉｎのエツチング
レートでエツチングされる。
アルミニウム配線Ｂｔｏｔ上に１層厚１．０μＩの窒化
シリコン層１０２．層厚４０人の酸化ジルコニウム層（
カプラｆｉ）１０３．層厚０．４μｍのポリイミド層１
０４２層厚０．２μｍの酸化シリコン層１０５．ポジ型
レジスト層１０６をこの順に被着する。ついでＲＩＥ法
によって同時にエツチングを施す。これによりまず、上
層のレジスト層がエツチングされレジストパターン層１
０６になる（第１図ａ）。続いて酸化シリコン層１０５
はエツチングガスをＣＨＦ３（三フッ化メタン） ：
７５ ＳＣＣＭ、 Ｏ□： ｔｏ ＳＣＣＭの混合気
、真空度： ５０ｍＴｏｒｒ、 ＲＦ （高周波）パワ
ー： １２５０１Ｊで約５００人／ｍｉｎのエツチング
レートでエツチングされる。
なお、このエツチングは異方性エツチングである。
ついで、ポリイミド層１０４に対し、エツチングガスを
０２： ９０ ＳＣＣＭ、真空度： ６０ｍＴｏｒｒ、
ＲＦパワー＝３５０−で施し約６００人／ｍｉｎのエ
ラチングレー１−でエツチングする。こ°のエツチング
は等方性エツチングであるので、上記酸化シリコン層１
０５の下部に入り込んでポリイミド層をエツチングする
。また、レジスト層１０６とポリイミド層１０４のエツ
チングレートの比が近似的に１であるため、レジスト剥
離もエツチングされ、酸化シリコン層１０５の突起部１
０５ａがスルーホール内にひさし状に突出する。
０２： ９０ ＳＣＣＭ、真空度： ６０ｍＴｏｒｒ、
ＲＦパワー＝３５０−で施し約６００人／ｍｉｎのエ
ラチングレー１−でエツチングする。こ°のエツチング
は等方性エツチングであるので、上記酸化シリコン層１
０５の下部に入り込んでポリイミド層をエツチングする
。また、レジスト層１０６とポリイミド層１０４のエツ
チングレートの比が近似的に１であるため、レジスト剥
離もエツチングされ、酸化シリコン層１０５の突起部１
０５ａがスルーホール内にひさし状に突出する。
（第１図ｂ）。続いてカブラ層の酸化ジルコニウム層１
０３をＣＨＦ３ガス： ７５ ＳＣＣＭ、真空度： ５
０ｍＴｏｒｒ。
０３をＣＨＦ３ガス： ７５ ＳＣＣＭ、真空度： ５
０ｍＴｏｒｒ。
ＲＦパワー： １５００Ｗで１分間、さらにパワーを上
げスパッタ効果を強くして次の窒化シリコン層１０２の
むら抜けを防止するようにする（第１ 図ｃ ）。続い
て窒化シリコン層１０２に対しＣＨＦ３ガスニア５ Ｓ
ＣＣＭ。
げスパッタ効果を強くして次の窒化シリコン層１０２の
むら抜けを防止するようにする（第１ 図ｃ ）。続い
て窒化シリコン層１０２に対しＣＨＦ３ガスニア５ Ｓ
ＣＣＭ。
０２ガス： ２５ ＳＣＣＭ、真空度： ５０ｍＴｏｒ
ｒ、 ＲＦパワー＝１２５０Ｗでエツチングを施す。こ
のエツチングにおいて、窒化シリコンのエツチングレ一
トは約８５０人／ｍｉｎで、Ｍ化シリコンのエツチング
レートは約５００人／ｍｉｎで異方性エツチングのため
、エツチングの初期には酸化シリコン層の突起部がマス
クになりその直下の窒化シリコンＶＩＸ１０２はエツチ
ングされず、エツチング開始が遅れるために最終エツチ
ング形状は二段形状となり段差は二分割される（第１図
ｄ）。さらに叙上のＲＩＩＥによるレジスト層１０６の
ダメージを除去するために、続いて０２ガス：９０ Ｓ
ＣＣＭ、真空度： ６０ｍＴｏｒｒ、 ＲＦパワー：
３５０Ｗ（この時ＤＣバイ７ス： ２３０Ｖ）の低パワ
ーで０．５分１ｊＵエツチングし、レジスト層１０６の
表面を約３００人剥離する。これはレジスト剥離液によ
る剥離を容易にするためである。なお、上記条件以外で
も、例えばＤＣバイアス２５０ｖ以下であればレジスト
剥離が可能である。
ｒ、 ＲＦパワー＝１２５０Ｗでエツチングを施す。こ
のエツチングにおいて、窒化シリコンのエツチングレ一
トは約８５０人／ｍｉｎで、Ｍ化シリコンのエツチング
レートは約５００人／ｍｉｎで異方性エツチングのため
、エツチングの初期には酸化シリコン層の突起部がマス
クになりその直下の窒化シリコンＶＩＸ１０２はエツチ
ングされず、エツチング開始が遅れるために最終エツチ
ング形状は二段形状となり段差は二分割される（第１図
ｄ）。さらに叙上のＲＩＩＥによるレジスト層１０６の
ダメージを除去するために、続いて０２ガス：９０ Ｓ
ＣＣＭ、真空度： ６０ｍＴｏｒｒ、 ＲＦパワー：
３５０Ｗ（この時ＤＣバイ７ス： ２３０Ｖ）の低パワ
ーで０．５分１ｊＵエツチングし、レジスト層１０６の
表面を約３００人剥離する。これはレジスト剥離液によ
る剥離を容易にするためである。なお、上記条件以外で
も、例えばＤＣバイアス２５０ｖ以下であればレジスト
剥離が可能である。
この発明には次にあげる利点がある。
（ｉ）一度に酸化シリコン層、ポリイミド層、酸化ジル
コニウム層、窒化シリコン層をエツチングするので、第
３図にも示されるように従来方法に比しリソグラフィ工
程を減少させることができ。
コニウム層、窒化シリコン層をエツチングするので、第
３図にも示されるように従来方法に比しリソグラフィ工
程を減少させることができ。
半導体製造原価を低減できる。
（ｉｉ）ポジ型レジストを使用できるので微細化に有効
である。
である。
（ｉｉｉ）エツチング形状が二段形状に形成でき、かつ
、酸化シリコン層のスルーホール内端縁のひさしがない
ため、これに被着される第２層アルミニウム配線の段切
れが防止できる。
、酸化シリコン層のスルーホール内端縁のひさしがない
ため、これに被着される第２層アルミニウム配線の段切
れが防止できる。
（ｉｖ）リソグラフィ工程が第３図にも示されるように
１回でよく、露光の合わせ余裕を少なくでき。
１回でよく、露光の合わせ余裕を少なくでき。
余裕分だけ微細化できる。
第１図ａ −ｄはこの発明の一実施例の製造方法を説明
するためのいずれも半導体素子の断面図、第２図ａ ”
ｄは従来の製造方法を説明するためのいずれも半導体
素子の断面図、第３図はこの発明の一実施例の製造方法
の工程図と従来の製造方法の工程図を比較して示す図で
ある。 １００−−−−−シリコン基板 １０１−−−−−アルミニウム配線層 １０２−−一一一窒化シリコン層 １０３−−−−一酸化ジルコニウム層（カブラ層）１０
４−−−−−ポリイミド層
するためのいずれも半導体素子の断面図、第２図ａ ”
ｄは従来の製造方法を説明するためのいずれも半導体
素子の断面図、第３図はこの発明の一実施例の製造方法
の工程図と従来の製造方法の工程図を比較して示す図で
ある。 １００−−−−−シリコン基板 １０１−−−−−アルミニウム配線層 １０２−−一一一窒化シリコン層 １０３−−−−一酸化ジルコニウム層（カブラ層）１０
４−−−−−ポリイミド層
Claims (2)
- （１）多層の金属配線を有する半導体装置の製造におい
て、金属配線層間の絶縁層を半導体基板側からシリコン
化合物絶縁層、カプラ層、有機物絶縁層、シリコン化合
物絶縁層をこの順に積層して被着し、これらの積層層に
レジストをパターニングしたのち、反応性イオンエッチ
ングにより一度にエッチングを施し形成する半導体装置
の製造方法。 - （２）積層層が半導体基板と反対側から酸化シリコン層
、ポリイミド層、酸化ジルコニウム層、窒化シリコン層
であり、上記酸化シリコン層をＣＨＦ＿３＋Ｏ＿２プラ
ズマで、ポリイミド層をＯ＿２プラズマで、酸化ジルコ
ニウム層をＣＨＦ＿３プラズマで、窒化シリコン層をＣ
ＨＦ＿３＋Ｏ＿２プラズマの順で連続してエッチングを
施すことを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP349086A JPS62162345A (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP349086A JPS62162345A (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62162345A true JPS62162345A (ja) | 1987-07-18 |
Family
ID=11558777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP349086A Pending JPS62162345A (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62162345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134848A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-13 JP JP349086A patent/JPS62162345A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134848A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体装置の製造方法 |
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