JPH06120200A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06120200A JPH06120200A JP26474892A JP26474892A JPH06120200A JP H06120200 A JPH06120200 A JP H06120200A JP 26474892 A JP26474892 A JP 26474892A JP 26474892 A JP26474892 A JP 26474892A JP H06120200 A JPH06120200 A JP H06120200A
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- Japan
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- etched
- resist
- opening pattern
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Abstract
(57)【要約】
【目的】 ウェットエッチングする場合、レジストと被
エッチング層との密着不良、および被エッチング層のパ
ターンくずれ等を低減し、信頼性の高い半導体装置の製
造方法を提供することである。 【構成】 半導体基板１１の主表面側に形成された被エ
ッチング層１５上にレジストの第一開口パターン１６ａ
を形成した後（Ａ）、第一開口パターン１６ａをマスク
として被エッチング層１５の途中までウェットエッチン
グし、被エッチング層１５にサイドエッチ領域１８を有
する開口部１７を形成する（Ｂ）。ベーキングを行な
い、サイドエッチ領域１８上部のレジスト１６ａをサイ
ドエッチ領域１８の表面に密着させ、レジストの第二開
口パターン１６ｂを形成する（Ｃ）。この第二開口パタ
ーン１６ｂをマスクとして、被エッチング層１５のエッ
チングを完了する（Ｄ）。レジスト１６ｂを除去し、第
二の導電層１９を形成する（Ｅ）。
エッチング層との密着不良、および被エッチング層のパ
ターンくずれ等を低減し、信頼性の高い半導体装置の製
造方法を提供することである。 【構成】 半導体基板１１の主表面側に形成された被エ
ッチング層１５上にレジストの第一開口パターン１６ａ
を形成した後（Ａ）、第一開口パターン１６ａをマスク
として被エッチング層１５の途中までウェットエッチン
グし、被エッチング層１５にサイドエッチ領域１８を有
する開口部１７を形成する（Ｂ）。ベーキングを行な
い、サイドエッチ領域１８上部のレジスト１６ａをサイ
ドエッチ領域１８の表面に密着させ、レジストの第二開
口パターン１６ｂを形成する（Ｃ）。この第二開口パタ
ーン１６ｂをマスクとして、被エッチング層１５のエッ
チングを完了する（Ｄ）。レジスト１６ｂを除去し、第
二の導電層１９を形成する（Ｅ）。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【０００２】
【従来の技術】半導体装置の製造方法において、層間絶
縁層等をウェットエッチングでエッチングする場合、従
来はエッチングレートが速い膜でも一度にウェットエッ
チングしていた。
縁層等をウェットエッチングでエッチングする場合、従
来はエッチングレートが速い膜でも一度にウェットエッ
チングしていた。
【０００３】図２は従来技術の一例を模式的に示した断
面図で、２１はシリコン基板、２２はＣＶＤ法等で形成
された層間絶縁層、２３は開口パターンを有するフォト
レジストである。図３は図２の例の平面図である。３１
はフォトレジストの開口パターン、３２は層間絶縁層の
エッチング後の開口パターンである。
面図で、２１はシリコン基板、２２はＣＶＤ法等で形成
された層間絶縁層、２３は開口パターンを有するフォト
レジストである。図３は図２の例の平面図である。３１
はフォトレジストの開口パターン、３２は層間絶縁層の
エッチング後の開口パターンである。
【０００４】
【発明が解決しようとする課題】従来の技術では、層間
絶縁層２２を一度にウェットエッチングするため、層間
絶縁層２２と開口パターンを有するフォトレジスト２３
とにおいて密着不良２４が生じるという第一の問題点
と、密着不良２４と等方性エッチングにより層間絶縁層
のエッチング後の開口パターン３２に、図３に示すよう
なパターンくずれが生じるという第二の問題点があっ
た。
絶縁層２２を一度にウェットエッチングするため、層間
絶縁層２２と開口パターンを有するフォトレジスト２３
とにおいて密着不良２４が生じるという第一の問題点
と、密着不良２４と等方性エッチングにより層間絶縁層
のエッチング後の開口パターン３２に、図３に示すよう
なパターンくずれが生じるという第二の問題点があっ
た。
【０００５】本発明の目的は、ウェットエッチングする
場合、レジストと被エッチング層との密着不良、および
被エッチング層のパターンくずれ等を低減し、信頼性の
高い半導体装置の製造方法を提供することである。
場合、レジストと被エッチング層との密着不良、および
被エッチング層のパターンくずれ等を低減し、信頼性の
高い半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板の主表面側に形成された被
エッチング層上にレジストの第一開口パターンを形成す
る工程と、第一開口パターンをマスクとして被エッチン
グ層の途中までウエットエッチングし、被エッチング層
にサイドエッチ領域を有する開口部を形成する工程と、
ベーキングを行ない、サイドエッチ領域上部のレジスト
をサイドエッチ領域の表面に密着させ、レジストの第二
開口パターンを形成する工程と、第二開口パターンをマ
スクとして、被エッチング層のエッチングを完了する工
程とを有するものである。
置の製造方法は、半導体基板の主表面側に形成された被
エッチング層上にレジストの第一開口パターンを形成す
る工程と、第一開口パターンをマスクとして被エッチン
グ層の途中までウエットエッチングし、被エッチング層
にサイドエッチ領域を有する開口部を形成する工程と、
ベーキングを行ない、サイドエッチ領域上部のレジスト
をサイドエッチ領域の表面に密着させ、レジストの第二
開口パターンを形成する工程と、第二開口パターンをマ
スクとして、被エッチング層のエッチングを完了する工
程とを有するものである。
【０００７】
【実施例】図１（Ａ）〜（Ｅ）は、実施例の製造工程を
模式的に示した断面図であり、半導体装置に係わるもの
である。ここでは、キャパシタを形成する製造工程を例
にする。
模式的に示した断面図であり、半導体装置に係わるもの
である。ここでは、キャパシタを形成する製造工程を例
にする。
【０００８】半導体基板１１にはシリコン基板が用いら
れる。１２は第一の層間絶縁層で、シリコンの熱酸化法
等を用いて形成される。１３は第一の導電層で、スパッ
タ法を用いて形成されるＭｏ等である。１４はキャパシ
タに用いられる絶縁層で、ＣＶＤ法で形成されるシリコ
ン窒化膜等である。１５は第二の層間絶縁層で、ＣＶＤ
法で形成されるシリコン酸化膜等であり、本発明に於け
る被エッチング層である。１６ａおよび１６ｂはレジス
トであり、フォトレジストまたはＸ線レジストを意味す
る。１９は第二の導電層で、スパッタ法を用いて形成さ
れるＡｌを主材料とする金属層等である。
れる。１２は第一の層間絶縁層で、シリコンの熱酸化法
等を用いて形成される。１３は第一の導電層で、スパッ
タ法を用いて形成されるＭｏ等である。１４はキャパシ
タに用いられる絶縁層で、ＣＶＤ法で形成されるシリコ
ン窒化膜等である。１５は第二の層間絶縁層で、ＣＶＤ
法で形成されるシリコン酸化膜等であり、本発明に於け
る被エッチング層である。１６ａおよび１６ｂはレジス
トであり、フォトレジストまたはＸ線レジストを意味す
る。１９は第二の導電層で、スパッタ法を用いて形成さ
れるＡｌを主材料とする金属層等である。
【０００９】次に、図１（Ａ）〜（Ｅ）に従って、製造
方法を説明する。
方法を説明する。
【００１０】（Ａ）シリコン基板１１の主表面側に、第
一の層間絶縁層１２、第一の導電層１３、キャパシタに
用いられる絶縁層１４および第二の層間絶縁層１５を形
成する。第二の層間絶縁層１５上に第一開口パターンを
有するレジスト１６ａを形成する。ここで、第二の層間
絶縁層の膜厚は５００ｎｍ〜１μｍ、第一開口パターン
を有するレジスト１６ａの膜厚は１〜２μｍ、第一開口
パターンのサイズは数十μｍである。
一の層間絶縁層１２、第一の導電層１３、キャパシタに
用いられる絶縁層１４および第二の層間絶縁層１５を形
成する。第二の層間絶縁層１５上に第一開口パターンを
有するレジスト１６ａを形成する。ここで、第二の層間
絶縁層の膜厚は５００ｎｍ〜１μｍ、第一開口パターン
を有するレジスト１６ａの膜厚は１〜２μｍ、第一開口
パターンのサイズは数十μｍである。
【００１１】（Ｂ）第一開口パターンを有するレジスト
１６ａをマスクとして、第二の層間絶縁層１５の途中ま
で（膜厚の半分程度が好ましい）、即ち第二の層間絶縁
層１５ａを、弗酸系の溶液でウェットエッチングし、第
二の層間絶縁層１５ａにサイドエッチ領域１８を有する
開口部１７を形成する。この程度の膜厚までのエッチン
グでは、第二の層間絶縁層１５ａと第一開口パターンを
有するレジスト１６ａとの密着不良は生じない。
１６ａをマスクとして、第二の層間絶縁層１５の途中ま
で（膜厚の半分程度が好ましい）、即ち第二の層間絶縁
層１５ａを、弗酸系の溶液でウェットエッチングし、第
二の層間絶縁層１５ａにサイドエッチ領域１８を有する
開口部１７を形成する。この程度の膜厚までのエッチン
グでは、第二の層間絶縁層１５ａと第一開口パターンを
有するレジスト１６ａとの密着不良は生じない。
【００１２】（Ｃ）上記工程を経た半導体基板１１を１
７０℃で２４０秒間プレートベークし、レジストをサイ
ドエッチ領域１８に密着させ、レジスト１６ｂとする。
７０℃で２４０秒間プレートベークし、レジストをサイ
ドエッチ領域１８に密着させ、レジスト１６ｂとする。
【００１３】（Ｄ）第二開口パターンを有するレジスト
１６ｂをマスクとして、第二の層間絶縁層１５の残り、
即ち第二の層間絶縁層１５ｂを、弗酸系の溶液でウェッ
トエッチングする。
１６ｂをマスクとして、第二の層間絶縁層１５の残り、
即ち第二の層間絶縁層１５ｂを、弗酸系の溶液でウェッ
トエッチングする。
【００１４】（Ｅ）第二開口パターンを有するレジスト
１６ｂを除去した後、第二の層間絶縁層および第二の層
間絶縁層の開口部に接して第二の導電層１９を形成すれ
ば、第一の導電層１３、キャパシタに用いられる絶縁層
１４、および第二の導電層１９から構成されるキャパシ
タが形成される。
１６ｂを除去した後、第二の層間絶縁層および第二の層
間絶縁層の開口部に接して第二の導電層１９を形成すれ
ば、第一の導電層１３、キャパシタに用いられる絶縁層
１４、および第二の導電層１９から構成されるキャパシ
タが形成される。
【００１５】
【発明の効果】本発明では、レジストの第一開口パター
ンをマスクとして被エッチング層の途中までウェットエ
ッチングし被エッチング層にサイドエッチ領域を有する
開口部を形成後、ベーキングを行ない、サイドエッチ領
域上部のレジストをサイドエッチ領域の表面に密着さ
せ、レジストの第二開口パターンを形成し、第二開口パ
ターンをマスクとして被エッチング層のエッチングを完
了するので、レジストと被エッチング層との密着不良、
および被エッチング層のパターンくずれ等を低減し、信
頼性の高い半導体装置の製造方法を提供することができ
る。
ンをマスクとして被エッチング層の途中までウェットエ
ッチングし被エッチング層にサイドエッチ領域を有する
開口部を形成後、ベーキングを行ない、サイドエッチ領
域上部のレジストをサイドエッチ領域の表面に密着さ
せ、レジストの第二開口パターンを形成し、第二開口パ
ターンをマスクとして被エッチング層のエッチングを完
了するので、レジストと被エッチング層との密着不良、
および被エッチング層のパターンくずれ等を低減し、信
頼性の高い半導体装置の製造方法を提供することができ
る。
【図１】本発明の実施例の製造工程を模式的に示した断
面図である。
面図である。
【図２】従来例を模式的に示した断面図である。
【図３】従来例の平面図である。
１１……半導体基板 １５……第二の層間絶縁層（被エッチング層） １６ａ…第一開口パターンを有するレジスト １６ｂ…第二開口パターンを有するレジスト １７……開口部 １８……サイドエッチ領域
Claims (1)
- 【請求項１】 半導体基板の主表面側に被エッチング層
を形成する工程と、 上記被エッチング層上にレジストの第一開口パターンを
形成する工程と、 上記第一開口パターンをマスクとして、上記被エッチン
グ層の途中までウエットエッチングし、上記被エッチン
グ層にサイドエッチ領域を有する開口部を形成する工程
と、 ベーキングを行ない、上記サイドエッチ領域上部の上記
レジストを上記サイドエッチ領域の表面に密着させ、上
記レジストの第二開口パターンを形成する工程と、 上記第二開口パターンをマスクとして、上記被エッチン
グ層のエッチングを完了する工程とを有する半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26474892A JPH06120200A (ja) | 1992-10-02 | 1992-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26474892A JPH06120200A (ja) | 1992-10-02 | 1992-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120200A true JPH06120200A (ja) | 1994-04-28 |
Family
ID=17407640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26474892A Withdrawn JPH06120200A (ja) | 1992-10-02 | 1992-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110133961A (zh) * | 2019-04-26 | 2019-08-16 | 福建省福联集成电路有限公司 | 一种改善光阻显影和变形的方法 |
| CN112802747A (zh) * | 2021-03-26 | 2021-05-14 | 度亘激光技术（苏州）有限公司 | 一种半导体器件的制备方法 |
-
1992
- 1992-10-02 JP JP26474892A patent/JPH06120200A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110133961A (zh) * | 2019-04-26 | 2019-08-16 | 福建省福联集成电路有限公司 | 一种改善光阻显影和变形的方法 |
| CN112802747A (zh) * | 2021-03-26 | 2021-05-14 | 度亘激光技术（苏州）有限公司 | 一种半导体器件的制备方法 |
| CN112802747B (zh) * | 2021-03-26 | 2021-07-16 | 度亘激光技术（苏州）有限公司 | 一种半导体器件的制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |