JPS61161812A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS61161812A JPS61161812A JP60003474A JP347485A JPS61161812A JP S61161812 A JPS61161812 A JP S61161812A JP 60003474 A JP60003474 A JP 60003474A JP 347485 A JP347485 A JP 347485A JP S61161812 A JPS61161812 A JP S61161812A
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- JP
- Japan
- Prior art keywords
- stage
- gain
- amplifier circuit
- gate
- positive feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果トランジスタ（以下ｌＦＥＴ」と記
す）を用いた広帯域増幅回路に関するものである。
す）を用いた広帯域増幅回路に関するものである。
従来例の技術
例えば、ガリウムヒ素Ｑａ Ａｓを用いたＦＥＴをコン
デンサを介して三段縦統に接続し、三段目のＦＥＴのド
レインと初段のＦＥＴのゲートとの閤に、抵抗とコンデ
ンサとを直列に挿入して負帰還をかけた広域帯増幅回路
は、高周波用の高利得増幅回路として知られている。第
４図にその回路図を示す。Ｑ１〜Ｑ３は、それぞれ、初
段、二段目、三段目のＱａ Ａｓ−ＦＥＴ、Ｒｔ 〜Ｒ
３はゲートバイアス抵抗、Ｒ４〜Ｒ６はドレインバイア
ス抵抗、Ｃ１，Ｃ２は結合コンデンサ、Ｒ７は負帰還抵
抗、Ｃ３紘負帰運容量、Ｃ４はバイパスコンデンサ、１
は信号入力端子、２は直流バイアス端子、３は信号出力
端子である。
デンサを介して三段縦統に接続し、三段目のＦＥＴのド
レインと初段のＦＥＴのゲートとの閤に、抵抗とコンデ
ンサとを直列に挿入して負帰還をかけた広域帯増幅回路
は、高周波用の高利得増幅回路として知られている。第
４図にその回路図を示す。Ｑ１〜Ｑ３は、それぞれ、初
段、二段目、三段目のＱａ Ａｓ−ＦＥＴ、Ｒｔ 〜Ｒ
３はゲートバイアス抵抗、Ｒ４〜Ｒ６はドレインバイア
ス抵抗、Ｃ１，Ｃ２は結合コンデンサ、Ｒ７は負帰還抵
抗、Ｃ３紘負帰運容量、Ｃ４はバイパスコンデンサ、１
は信号入力端子、２は直流バイアス端子、３は信号出力
端子である。
発明が解決しようとするｔｍｍ点
点記従来構成によれば増幅回路を低ＮＦ設計する場合、
初段ＧａＡｓ−ＦＥＴのゲート幅を広くしなければなら
ず、第５８に示すように、ＩＧＨ２以上の高周波領域で
の利得の低下が著しく、ＳＨＦ帯受信機のＩＦ増幅器等
のＩ ＧＨ２以上の周波数を要する応用に対しては、大
きな問題であった。
初段ＧａＡｓ−ＦＥＴのゲート幅を広くしなければなら
ず、第５８に示すように、ＩＧＨ２以上の高周波領域で
の利得の低下が著しく、ＳＨＦ帯受信機のＩＦ増幅器等
のＩ ＧＨ２以上の周波数を要する応用に対しては、大
きな問題であった。
本発明は上記問題点をＳａｔ、た増幅回路を提供するこ
とを目的とする。
とを目的とする。
問題を解決するための手段
上記問題を解決するため、本発明の増幅回路は、結合コ
ンデンサを介して三段縦統に接続された電界効果トラン
ジスタと、三段目の電界効果トランジスタのドレインと
初段の電界効果トランジスタのゲートとの間に接続され
た負帰還抵抗と、二段目の電界効果トランジスタのドレ
インと初段の電界効果トランジスタのゲートとの間に接
続された正帰還抵抗とを備えた構成としたものである。
ンデンサを介して三段縦統に接続された電界効果トラン
ジスタと、三段目の電界効果トランジスタのドレインと
初段の電界効果トランジスタのゲートとの間に接続され
た負帰還抵抗と、二段目の電界効果トランジスタのドレ
インと初段の電界効果トランジスタのゲートとの間に接
続された正帰還抵抗とを備えた構成としたものである。
作用
上記構成において、二段目の電界効果トランジスタのド
レインと初段の電界効果トランジスタのゲートとの間に
正帰還抵抗を挿入して正帰還をかけるので、高周波領域
における利得のピーキングが行なわれ、高周波帯域にお
いても高い利得を有する広帯域増幅回路を実現できる。
レインと初段の電界効果トランジスタのゲートとの間に
正帰還抵抗を挿入して正帰還をかけるので、高周波領域
における利得のピーキングが行なわれ、高周波帯域にお
いても高い利得を有する広帯域増幅回路を実現できる。
実施例
以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。
明する。
第１図は本発明の一実施例における広帯域増幅回路の回
路図である。なお、本実施例では、ＦＥＴとしてＧａ
Ａｓ −ＦＥＴを用いた。また第４図に示す構成要素と
同一の構成要素には同一の等号を付してその説明を省略
する。第１図において、Ｒ８は正帰還抵抗、Ｃ５は正帰
還容量である。本実施例におイｒ ハ、各ＧａＡＳ−Ｆ
ＥＴ、０１〜Ｑ３は、低ＮＦ、低消費電流を達成するた
めに、それぞれ１０００μ鶴、２００μｍ、２００μ−
のゲート幅を持つものを用いた。ゲートバイアス抵抗Ｒ
１〜Ｒ３は１ＫＯ、ドレインバイアス抵抗Ｒ４〜Ｒ６は
５０Ωとした。結合コンデンサＣ１，Ｃ２およびバイパ
スコンデンサＣ４は共に１０９ Ｆとした。
路図である。なお、本実施例では、ＦＥＴとしてＧａ
Ａｓ −ＦＥＴを用いた。また第４図に示す構成要素と
同一の構成要素には同一の等号を付してその説明を省略
する。第１図において、Ｒ８は正帰還抵抗、Ｃ５は正帰
還容量である。本実施例におイｒ ハ、各ＧａＡＳ−Ｆ
ＥＴ、０１〜Ｑ３は、低ＮＦ、低消費電流を達成するた
めに、それぞれ１０００μ鶴、２００μｍ、２００μ−
のゲート幅を持つものを用いた。ゲートバイアス抵抗Ｒ
１〜Ｒ３は１ＫＯ、ドレインバイアス抵抗Ｒ４〜Ｒ６は
５０Ωとした。結合コンデンサＣ１，Ｃ２およびバイパ
スコンデンサＣ４は共に１０９ Ｆとした。
また、負帰還回路の負帰還抵抗Ｒ７および負帰還容量Ｃ
３は、それぞれ１にΩ、１０１） ｌ”とした。これら
の値に対して、二段目のＧａ Ａｓ −ＦＥＴ。
３は、それぞれ１にΩ、１０１） ｌ”とした。これら
の値に対して、二段目のＧａ Ａｓ −ＦＥＴ。
Ｃ２のドレインと初段のＧａ Ａｓ−ＦＥＴのゲートと
の闇に挿入された正帰還紙ｔＲＲｓおよび正帰還容量Ｃ
５の値をそれぞれ３００Ω、１ｐＦとした。
の闇に挿入された正帰還紙ｔＲＲｓおよび正帰還容量Ｃ
５の値をそれぞれ３００Ω、１ｐＦとした。
第２図は上記増幅回路の利得の周波数依存性の説明図で
あり、正帰還回路のない従来の三段負帰還増幅回路に比
べて、１〜２０Ｈ２の周波数領域において、利得のピー
キングが行なわれている。
あり、正帰還回路のない従来の三段負帰還増幅回路に比
べて、１〜２０Ｈ２の周波数領域において、利得のピー
キングが行なわれている。
このため、３ｄＢ利得が低下する帯域として、従来の１
．２０ ＨＺから２．２Ｇ Ｈｚへ、大幅な広帯域化、
すなわち、高周波領域における高利得化が達成されてい
る。
．２０ ＨＺから２．２Ｇ Ｈｚへ、大幅な広帯域化、
すなわち、高周波領域における高利得化が達成されてい
る。
第３図は第１図に示す回路をＱａ Ａｓを用いて集積化
した場合の増幅回路の利得の周波数依存性を示す説明図
で、モノリシック化を行なうことにより、３ｄＢ利得が
低下する帯域が、さらに２．１ＧＨｚまで広がっている
。
した場合の増幅回路の利得の周波数依存性を示す説明図
で、モノリシック化を行なうことにより、３ｄＢ利得が
低下する帯域が、さらに２．１ＧＨｚまで広がっている
。
また、正帰還回路の正帰還抵抗Ｒｓおよび正帰還′容１
ｃ５の値を自由に設定することにより、ピーキング周波
数およびピーキングの大きさのコントロールが可能であ
る。
ｃ５の値を自由に設定することにより、ピーキング周波
数およびピーキングの大きさのコントロールが可能であ
る。
なお上記実施例においては、正帰還抵抗Ｒ６に直列に正
帰還容量Ｃ５を挿入したが、これは必ずしも設けなくと
もよい。またＦＥＴ、Ｇｈ〜Ｑ３としてＧａ Ａｓ−Ｆ
ＥＴを用いたが、３ｉを用いたＦＥＴでもよく、他の化
合物半導体を用いたＦＥＴでもよいことは勿論である。
帰還容量Ｃ５を挿入したが、これは必ずしも設けなくと
もよい。またＦＥＴ、Ｇｈ〜Ｑ３としてＧａ Ａｓ−Ｆ
ＥＴを用いたが、３ｉを用いたＦＥＴでもよく、他の化
合物半導体を用いたＦＥＴでもよいことは勿論である。
発明の効果
以上述べたごとく本発明によれば、ＦＥＴをコンデンサ
を介して三段縦続に接続し、三段目のＦＥＴのド゛レイ
ンと初段のＦＥＴのゲートとの間に少な（とも負帰還抵
抗を挿入して負帰還をかけた広帯域増幅回路において、
二段目のＦＥＴのドレインと初段のＦＥＴのゲートとの
間に、少なくとも正帰還抵抗を挿入して正帰還をかけて
、高周波領域における利得のピーキングを行なうように
したので、高周波帯域においても高い利得を有する、す
なわち、より帯域の広い広帯域増幅回路を実現できる。
を介して三段縦続に接続し、三段目のＦＥＴのド゛レイ
ンと初段のＦＥＴのゲートとの間に少な（とも負帰還抵
抗を挿入して負帰還をかけた広帯域増幅回路において、
二段目のＦＥＴのドレインと初段のＦＥＴのゲートとの
間に、少なくとも正帰還抵抗を挿入して正帰還をかけて
、高周波領域における利得のピーキングを行なうように
したので、高周波帯域においても高い利得を有する、す
なわち、より帯域の広い広帯域増幅回路を実現できる。
第１図は本発明の一実施例における増幅回路の四路図１
．第２図は同増幅回路の利得の周波数依存性を示す説明
図、第３図は同増幅回路をＧａ ＡｓモノリシックＩＣ
で構成した場合の利得の周波数依存性を示す説明図、第
４図は従来の三段負帰還広帯域増幅回路の回路図、第５
図シよ同増幅回路の利得の周波数依存性を示す説明図で
ある。 Ｑ１〜Ｑ３−Ｇａ Ａｓ−ＦＥＴ、０１〜Ｃ２＝結合コ
ンデンサ、Ｒ７・・・負帰還抵抗、Ｒ８・・・正帰還抵
抗 代理人 森 本 桟 弘 第１図 ＾−Ｑｍ ６ｍＡｍ・Ｈ：Ｔ第２図 ＣｄＢ’Ｊ １１１賎 ＩＷＩ３１Ｌ敬 第４図 第５図 （ｄＢ） 刺東
．第２図は同増幅回路の利得の周波数依存性を示す説明
図、第３図は同増幅回路をＧａ ＡｓモノリシックＩＣ
で構成した場合の利得の周波数依存性を示す説明図、第
４図は従来の三段負帰還広帯域増幅回路の回路図、第５
図シよ同増幅回路の利得の周波数依存性を示す説明図で
ある。 Ｑ１〜Ｑ３−Ｇａ Ａｓ−ＦＥＴ、０１〜Ｃ２＝結合コ
ンデンサ、Ｒ７・・・負帰還抵抗、Ｒ８・・・正帰還抵
抗 代理人 森 本 桟 弘 第１図 ＾−Ｑｍ ６ｍＡｍ・Ｈ：Ｔ第２図 ＣｄＢ’Ｊ １１１賎 ＩＷＩ３１Ｌ敬 第４図 第５図 （ｄＢ） 刺東
Claims (1)
- １、結合コンデンサを介して三段縦続に接続された電界
効果トランジスタと、三段目の電界効果トランジスタの
ドレインと初段の電界効果トランジスタのゲートとの間
に接続された負帰還抵抗と、二段目の電界効果トランジ
スタのドレインと初段の電界効果トランジスタのゲート
との間に接続された正帰還抵抗とを備えた増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003474A JPS61161812A (ja) | 1985-01-11 | 1985-01-11 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003474A JPS61161812A (ja) | 1985-01-11 | 1985-01-11 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161812A true JPS61161812A (ja) | 1986-07-22 |
Family
ID=11558324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60003474A Pending JPS61161812A (ja) | 1985-01-11 | 1985-01-11 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161812A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190107A (ja) * | 1988-01-26 | 1989-07-31 | Nippon Telegr & Teleph Corp <Ntt> | 広帯域増幅回路 |
| JP2011155380A (ja) * | 2010-01-26 | 2011-08-11 | Toyota Central R&D Labs Inc | 高周波増幅回路 |
| JP2011155368A (ja) * | 2010-01-26 | 2011-08-11 | Hitachi Ltd | ピーキング回路、ピーキング回路制御方法、波形測定装置、情報処理装置 |
| JP2013185932A (ja) * | 2012-03-07 | 2013-09-19 | Mitsubishi Electric Corp | ミリ波送受信モジュール |
-
1985
- 1985-01-11 JP JP60003474A patent/JPS61161812A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190107A (ja) * | 1988-01-26 | 1989-07-31 | Nippon Telegr & Teleph Corp <Ntt> | 広帯域増幅回路 |
| JP2011155380A (ja) * | 2010-01-26 | 2011-08-11 | Toyota Central R&D Labs Inc | 高周波増幅回路 |
| JP2011155368A (ja) * | 2010-01-26 | 2011-08-11 | Hitachi Ltd | ピーキング回路、ピーキング回路制御方法、波形測定装置、情報処理装置 |
| JP2013185932A (ja) * | 2012-03-07 | 2013-09-19 | Mitsubishi Electric Corp | ミリ波送受信モジュール |
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