JPS61154062A - Ｃｍｏｓデバイス及びその製造方法 - Google Patents
Ｃｍｏｓデバイス及びその製造方法Info
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- JPS61154062A JPS61154062A JP60157947A JP15794785A JPS61154062A JP S61154062 A JPS61154062 A JP S61154062A JP 60157947 A JP60157947 A JP 60157947A JP 15794785 A JP15794785 A JP 15794785A JP S61154062 A JPS61154062 A JP S61154062A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は絶縁体からなる側壁スペーサを有するコンプリ
メンタリＣＭＯ８（金属酸化物半導体〉構造に関し、特
に絶縁体からなる側壁スペーサの厚さがＮチャンネルデ
バイスであるかＰチャンネルデバイスであるかに拘らず
定められているようなＣＭＯＳデバイス及びその製造方
法に関する。
メンタリＣＭＯ８（金属酸化物半導体〉構造に関し、特
に絶縁体からなる側壁スペーサの厚さがＮチャンネルデ
バイスであるかＰチャンネルデバイスであるかに拘らず
定められているようなＣＭＯＳデバイス及びその製造方
法に関する。
〈従来の技術〉
絶縁体からなる側壁スペーサは半導体の導電体領域間の
電気的絶縁を行うために設けられる。このような絶縁体
からなるｌｌｌススペーサ形成する従来技術に基づく方
法の一つが、１９８０年１１月１８日付で交付された米
国特許第４，２３４゜３６２号明細書に開示されている
。この方法によれば、第１図に示されたような、「概ね
水平をなす面」Ｓ−２及び「概ね垂直な面」Ｓ−３を有
する半導体構造Ｓ−１が形成される。次に、第２図に示
されたように、同形をなす絶縁層Ｓ−４が第１図に示さ
れた半導体構造上に形成される。絶縁層Ｓ−４は、酸化
シリコン、窒化シリコン、酸化アルミニウムまたはこれ
らの組合せからなる絶縁材料からなるものであって良い
。
電気的絶縁を行うために設けられる。このような絶縁体
からなるｌｌｌススペーサ形成する従来技術に基づく方
法の一つが、１９８０年１１月１８日付で交付された米
国特許第４，２３４゜３６２号明細書に開示されている
。この方法によれば、第１図に示されたような、「概ね
水平をなす面」Ｓ−２及び「概ね垂直な面」Ｓ−３を有
する半導体構造Ｓ−１が形成される。次に、第２図に示
されたように、同形をなす絶縁層Ｓ−４が第１図に示さ
れた半導体構造上に形成される。絶縁層Ｓ−４は、酸化
シリコン、窒化シリコン、酸化アルミニウムまたはこれ
らの組合せからなる絶縁材料からなるものであって良い
。
次いで、第２図に示された構造は活性イオンエツチング
の環境下に置かれて、第３図に示されたような絶縁体か
らなる側壁スペーサＳ−５と呼ばれる垂直な絶縁領域を
形成するべく、垂直領域Ｓ−３の絶縁層に対してほとん
ど影響を与えることなく水平面Ｓ−２から絶縁層Ｓ−４
を取除く。このような絶縁体からなる側壁スペーサＳ−
５は、半導体構造中に於ける導電領域、例えば第３図に
示されたＮ＋エミッタ領域Ｓ−６と多結晶シリコン領域
Ｓ−７との間を互いに絶縁する働きをする。
の環境下に置かれて、第３図に示されたような絶縁体か
らなる側壁スペーサＳ−５と呼ばれる垂直な絶縁領域を
形成するべく、垂直領域Ｓ−３の絶縁層に対してほとん
ど影響を与えることなく水平面Ｓ−２から絶縁層Ｓ−４
を取除く。このような絶縁体からなる側壁スペーサＳ−
５は、半導体構造中に於ける導電領域、例えば第３図に
示されたＮ＋エミッタ領域Ｓ−６と多結晶シリコン領域
Ｓ−７との間を互いに絶縁する働きをする。
この米国特許明細書によれば、絶縁体からなる側壁スペ
ーサＳ−５の所望の厚さは、半導体構造Ｓ−１の水平面
Ｓ−２上に形成された同形絶縁層Ｓ−４の厚さに等しい
とされている。同形層の厚さは、エミッターベース間の
分離などの設計目的に応じてデバイス毎に選択されるも
ので、また用いられた特定の絶縁体にも依存する。同米
国特許明細躍によれば、同形絶縁層が５００Å〜２００
００人の範囲の厚さを有する旨が記載されている。
ーサＳ−５の所望の厚さは、半導体構造Ｓ−１の水平面
Ｓ−２上に形成された同形絶縁層Ｓ−４の厚さに等しい
とされている。同形層の厚さは、エミッターベース間の
分離などの設計目的に応じてデバイス毎に選択されるも
ので、また用いられた特定の絶縁体にも依存する。同米
国特許明細躍によれば、同形絶縁層が５００Å〜２００
００人の範囲の厚さを有する旨が記載されている。
厚さを５００Å以下とした場合には、導電領域間に電気
的な短絡が発生する場合がある。
的な短絡が発生する場合がある。
その後の研究によれば、同形層と側壁スペーサの厚さと
の間の関係は上記米国特許明細書に記載されていた以上
に複′雑なものであることが見出された。＾ｂｓｔｒａ
ｃｔ １４ｏ、２３３． Ｓｉｄｅｗａｌｌ ５ｐａｃ
ｃｒ ＴｅｃすｌＬＱ」−９」Ｌｙエ Ｐ、Ｊ、Ｔｓａ
ｎｇ、 Ｊ、Ｆ、５ｈｅｐａｒｄ、 ａｎｄ Ｊ
、Ｒｉｅｓｍａｎ、 ＩＢＭ ｃｏｒｐｏｒａｔｔｏｎ
、 Ｈｏｐｅｗｅｌｌ ＪＩｊｎＣｔｉＯｎ、 Ｎｅｗ
Ｗｏｒｋ”によれば、絶縁体からなる側壁スペーサのＲ
ＩｉｌＩ的な寸法及び形状が三つの重要なファクタの影
響を受けることが見出された。即ち、ｉ）化学蒸着（Ｃ
ＶＤ）に於ける蒸着膜の被着の度合（Ｆｉｌｌ ３ｔｅ
Ｄ Ｃ０Ｖｅｒａｌｌｌｅ； Ｆ Ｓ Ｃ）ｉｉ）用い
られた活性イオンエツチング（ＲＹＥ）システム（エツ
チング用装置及びガスを含む〉の方向性及び均一性（Ｆ
ｃ） ｉｉｉ）ＣＶ Ｄコーティングの前後に於けるサンプル
の表面のトポグラフィ−に関する幾何学的ファクタ（Ｆ
Ｑ） 上記文献は、Ｆｓｃ及びＦｅが３９１１１及びエツチン
グ工程に固有な特性であって固定されていることから、
幾何学的ファクタ（ＦＱ）に注目している。第４ａ図及
び第４ｂ図は、この文献の著者によって、以下の過程に
基づいて幾何学的モデルを作成した際に考慮されたパラ
メータを表わしている。
の間の関係は上記米国特許明細書に記載されていた以上
に複′雑なものであることが見出された。＾ｂｓｔｒａ
ｃｔ １４ｏ、２３３． Ｓｉｄｅｗａｌｌ ５ｐａｃ
ｃｒ ＴｅｃすｌＬＱ」−９」Ｌｙエ Ｐ、Ｊ、Ｔｓａ
ｎｇ、 Ｊ、Ｆ、５ｈｅｐａｒｄ、 ａｎｄ Ｊ
、Ｒｉｅｓｍａｎ、 ＩＢＭ ｃｏｒｐｏｒａｔｔｏｎ
、 Ｈｏｐｅｗｅｌｌ ＪＩｊｎＣｔｉＯｎ、 Ｎｅｗ
Ｗｏｒｋ”によれば、絶縁体からなる側壁スペーサのＲ
ＩｉｌＩ的な寸法及び形状が三つの重要なファクタの影
響を受けることが見出された。即ち、ｉ）化学蒸着（Ｃ
ＶＤ）に於ける蒸着膜の被着の度合（Ｆｉｌｌ ３ｔｅ
Ｄ Ｃ０Ｖｅｒａｌｌｌｅ； Ｆ Ｓ Ｃ）ｉｉ）用い
られた活性イオンエツチング（ＲＹＥ）システム（エツ
チング用装置及びガスを含む〉の方向性及び均一性（Ｆ
ｃ） ｉｉｉ）ＣＶ Ｄコーティングの前後に於けるサンプル
の表面のトポグラフィ−に関する幾何学的ファクタ（Ｆ
Ｑ） 上記文献は、Ｆｓｃ及びＦｅが３９１１１及びエツチン
グ工程に固有な特性であって固定されていることから、
幾何学的ファクタ（ＦＱ）に注目している。第４ａ図及
び第４ｂ図は、この文献の著者によって、以下の過程に
基づいて幾何学的モデルを作成した際に考慮されたパラ
メータを表わしている。
１）ＣＶＤが同形である。即ち蒸着されたフィルムが、
その下側に位置する構造と同一の形状をとる １ｉ）ＣＶＤ蒸着を行なうことによりステップの上網に
丸味が与えられ、この丸味の半径ｒがフィルムの厚さｄ
に等しく、前記丸味の曲率中心がステツブの１隅に位置
する（第４ａ図に示した）ｉｉｉ）ＲＩ Ｅが異方性を
有している。
その下側に位置する構造と同一の形状をとる １ｉ）ＣＶＤ蒸着を行なうことによりステップの上網に
丸味が与えられ、この丸味の半径ｒがフィルムの厚さｄ
に等しく、前記丸味の曲率中心がステツブの１隅に位置
する（第４ａ図に示した）ｉｉｉ）ＲＩ Ｅが異方性を
有している。
第４図に示されたように、φはステップの端縁が垂直方
向に対してなす角で、ｄはＣＶＤ層の厚さで、ｈがステ
ップの高さである。第４ｂ図は異方性ＲＩＥ処理を第４
ａ図の構造に対して行ったときに形成されるスペーサの
厚さを表す。スペーサの厚さは次の式により与えられる
。
向に対してなす角で、ｄはＣＶＤ層の厚さで、ｈがステ
ップの高さである。第４ｂ図は異方性ＲＩＥ処理を第４
ａ図の構造に対して行ったときに形成されるスペーサの
厚さを表す。スペーサの厚さは次の式により与えられる
。
Ｗ ＝ Ｆｓｃ ｘ Ｆｅ ｘ Ｆｇ
ｘ ｄ上記文献に於て報告された結果が第５ａ図及び
第５ｂ図に再現されている。第５ａ図及び第５ｂ図を見
ると、アスペクト比Ｒ＝ｈ／ｄを１．０より大きくし、
かつ角度φを０（即ちステップの端縁が垂直であれば）
に等しく保たない場合には、形成される側壁の厚さは常
に蒸着フィルムの厚さよりも小さくなる。即ちｗ／ｄ＜
１゜しかも、ｒ≦１．０及びφ≧０であれば、Ｒ及びφ
の不確定性により発生する厚さＷのばらつき及び過剰エ
ツチングＯｅが大きくなる。
ｘ ｄ上記文献に於て報告された結果が第５ａ図及び
第５ｂ図に再現されている。第５ａ図及び第５ｂ図を見
ると、アスペクト比Ｒ＝ｈ／ｄを１．０より大きくし、
かつ角度φを０（即ちステップの端縁が垂直であれば）
に等しく保たない場合には、形成される側壁の厚さは常
に蒸着フィルムの厚さよりも小さくなる。即ちｗ／ｄ＜
１゜しかも、ｒ≦１．０及びφ≧０であれば、Ｒ及びφ
の不確定性により発生する厚さＷのばらつき及び過剰エ
ツチングＯｅが大きくなる。
上記文献によれば、多くのデバイスの応用技術に於て、
側壁スペーサの厚さＷが、ＣＶＤ層の厚さｄに可及的に
近いのが好ましいと示唆されている。
側壁スペーサの厚さＷが、ＣＶＤ層の厚さｄに可及的に
近いのが好ましいと示唆されている。
このような目的に、垂直な端縁を有するステップを用い
アスペクト比を１．５とするのが好ましく、こうするこ
とにより第５ａ図に示されているようにスペーサの厚さ
が過剰なエツチングの影響を受は難くなる。
アスペクト比を１．５とするのが好ましく、こうするこ
とにより第５ａ図に示されているようにスペーサの厚さ
が過剰なエツチングの影響を受は難くなる。
ＭＯＳデバイスのための垂直な壁を有する多結晶シリコ
ンゲートは、“Ｎｅｗ Ｅｄｇｅ−Ｄｅｆｉｎｅｄ Ｖ
ｃｒｌｃａｌ−Ｅｔｃｈ Ａ ｒｏａｃｈｅｓ
Ｆｏｒ Ｓｕｂｗｉｃｒｏｍｅｔｅｒ ＨＯ３Ｆ
ＥＴＦａｂｒｉｃａｔｉｏｎ、 １４．Ｒ，Ｈｕｎｔｅ
ｒ、 Ｔ、Ｃ，Ｈｏｌｌｏｗａｙ、 Ｐ、に９Ｃｈａｔ
ｔｅｒｊｅｅ ａｎｄ Ａ、Ｆ、Ｔｏｓｃｈｅ、 Ｊｒ
、、 ＩＥＥＥ−ＴＥＤＩ４ Ｔｅｃｈ、旧ａ、、 ｐ
ｐ、７６４−６７ （１９８Ｇ）Ｈに示されているよう
に、−個または複数の側Ｉ！酸化スペーサを有するもの
であって良い＝ Ｊ、 Ｔｓａｎｇ、 ５ｅｉｋｉ Ｏｇｕｒａ、 Ｗｉ
ｌｌｉａｇ＋ ＷＪａｌｋｅｒ、 Ｊｏｓｅｐｈ Ｆ、
５ｈｅｐａｒｄ、 ａｎｄ Ｇａ１ｅ Ｌ、 Ｃｒｉ
ｔｃｈｌｏｗ、 ＩＥＥＥ。
ンゲートは、“Ｎｅｗ Ｅｄｇｅ−Ｄｅｆｉｎｅｄ Ｖ
ｃｒｌｃａｌ−Ｅｔｃｈ Ａ ｒｏａｃｈｅｓ
Ｆｏｒ Ｓｕｂｗｉｃｒｏｍｅｔｅｒ ＨＯ３Ｆ
ＥＴＦａｂｒｉｃａｔｉｏｎ、 １４．Ｒ，Ｈｕｎｔｅ
ｒ、 Ｔ、Ｃ，Ｈｏｌｌｏｗａｙ、 Ｐ、に９Ｃｈａｔ
ｔｅｒｊｅｅ ａｎｄ Ａ、Ｆ、Ｔｏｓｃｈｅ、 Ｊｒ
、、 ＩＥＥＥ−ＴＥＤＩ４ Ｔｅｃｈ、旧ａ、、 ｐ
ｐ、７６４−６７ （１９８Ｇ）Ｈに示されているよう
に、−個または複数の側Ｉ！酸化スペーサを有するもの
であって良い＝ Ｊ、 Ｔｓａｎｇ、 ５ｅｉｋｉ Ｏｇｕｒａ、 Ｗｉ
ｌｌｉａｇ＋ ＷＪａｌｋｅｒ、 Ｊｏｓｅｐｈ Ｆ、
５ｈｅｐａｒｄ、 ａｎｄ Ｇａ１ｅ Ｌ、 Ｃｒｉ
ｔｃｈｌｏｗ、 ＩＥＥＥ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ＥＯ−２９，
ｐｐ、５９０−９６．＾ｐｒｉｌ １９８２ｎに於て
は、第６図に示されたような二層式ゲートスタックの各
端に酸化側壁スペーサ５−１０が形成されてなる構造が
教示されている。
ｐｐ、５９０−９６．＾ｐｒｉｌ １９８２ｎに於て
は、第６図に示されたような二層式ゲートスタックの各
端に酸化側壁スペーサ５−１０が形成されてなる構造が
教示されている。
二層式ゲートスタック５−１１は、多結晶シリコン層Ｓ
−・１３にＣＶＤ１ｌ化シリコンｌｌ５−１２を蒸着し
てなるものである。ゲート酸化層５−１４は、ゲートス
タック５−１１と基層５−１５との間に位置している。
−・１３にＣＶＤ１ｌ化シリコンｌｌ５−１２を蒸着し
てなるものである。ゲート酸化層５−１４は、ゲートス
タック５−１１と基層５−１５との間に位置している。
酸化層５−１２及び多結晶シリコン層５−１３の両者を
エツチングするために活性イオンエツチング（ＲＩＥ）
が用いられていることにより、酸化Ｓ壁スペーサが形成
される前に、二酸化シリコン−多結晶シリコンゲートス
タックの垂直面が得られる。
エツチングするために活性イオンエツチング（ＲＩＥ）
が用いられていることにより、酸化Ｓ壁スペーサが形成
される前に、二酸化シリコン−多結晶シリコンゲートス
タックの垂直面が得られる。
重要なことは、上記した絶縁体からなる側壁スペーサを
形成するための従来技術のいずれに於ても、このような
スペーサがＣＭＯＳデバイスに於いても形成し得ること
が何等示唆或いは開示されていないことである。特に、
絶縁体からなる側壁スペーサの厚さが、０ＭＯ８構造中
のＮＭＯ８或いはＰＭＯＳデバイスのいずれに拘らず選
択し得ることが何等開示或いは示唆されていない。
形成するための従来技術のいずれに於ても、このような
スペーサがＣＭＯＳデバイスに於いても形成し得ること
が何等示唆或いは開示されていないことである。特に、
絶縁体からなる側壁スペーサの厚さが、０ＭＯ８構造中
のＮＭＯ８或いはＰＭＯＳデバイスのいずれに拘らず選
択し得ることが何等開示或いは示唆されていない。
絶縁体からなる側壁スペーサを形成するための別の方法
が、１９８４年４月２日に出願された米国特許出願第０
６１５９５．７９６号明細書に記載されている。第７図
から第１１図までに、同米国特許出願の明細書に記載さ
れた技術に基づいて絶縁体からなる側壁スペーサを形成
するための方法が示されている。
が、１９８４年４月２日に出願された米国特許出願第０
６１５９５．７９６号明細書に記載されている。第７図
から第１１図までに、同米国特許出願の明細書に記載さ
れた技術に基づいて絶縁体からなる側壁スペーサを形成
するための方法が示されている。
第７図は、一般にＮ不純物またはＰ不純物によりドープ
されたシリコン基層２１を有する半導体構造２０を示し
ている。基１１２１は（一般に酸化シリコンまたは窒化
シリコンからなる）ゲート絶縁層２２により覆われてい
る。成る実施例によれば、絶縁層２２が、９５０℃の温
度の乾燥酸素の存在下に於て約４５０人の厚さに熱的に
成長させた酸化シリコン層からなっている。別の実施例
によれば、酸化シリコンまたは窒化シリコンからなるゲ
ート絶縁層が周知の化学蒸着法（ＣＶＤ）により形成さ
れる。この絶縁層は、酸窒化物その他の公知の絶縁材料
またはその組合わせからなるものであっても良い。
されたシリコン基層２１を有する半導体構造２０を示し
ている。基１１２１は（一般に酸化シリコンまたは窒化
シリコンからなる）ゲート絶縁層２２により覆われてい
る。成る実施例によれば、絶縁層２２が、９５０℃の温
度の乾燥酸素の存在下に於て約４５０人の厚さに熱的に
成長させた酸化シリコン層からなっている。別の実施例
によれば、酸化シリコンまたは窒化シリコンからなるゲ
ート絶縁層が周知の化学蒸着法（ＣＶＤ）により形成さ
れる。この絶縁層は、酸窒化物その他の公知の絶縁材料
またはその組合わせからなるものであっても良い。
次いで、第１の多結晶シリコン層２３が低圧（ＬＰ）Ｃ
ＶＤによりゲート酸化層２２に蒸着される。一般に多結
晶シリコン２３は、その導電率を高めるために、燐その
他の不純物によりドープされている。一般に、このよう
なドープされた多結晶シリコン層は２０００Å〜２５０
０人の［囲の厚さを有している。
ＶＤによりゲート酸化層２２に蒸着される。一般に多結
晶シリコン２３は、その導電率を高めるために、燐その
他の不純物によりドープされている。一般に、このよう
なドープされた多結晶シリコン層は２０００Å〜２５０
０人の［囲の厚さを有している。
タングステンシリサイド（ＷＳ ｉ ２ ）からなる第
二層２４は、ドープされた多結晶シリコン層２３に、低
温壁低圧ＣｖＤリアクタの内部にて蒸着される。蒸着過
程は、約４００℃のヘリウムにより希釈されたシラン及
び６弗化タングステンにより行われる。この過程の詳細
は’Ｐｒｏ ｅｒｔｉｅｓ ｏｒＬｏｗ Ｐｒｅｓｓｕ
ｒｅ ＣＶＤ Ｔｕｎ ５ｔｅｎ ５ｉｌｉｃｉｄｅ
ａｓ Ｒｅ１ａｔｅｄ ｔｏ ＩＣｐｒｏｃｅｓｓ Ｒ
ｅ ｕｉｒｅｌ１３ｎｔｓ、 Ｂｒｏｒｓ、 ｅｔ ａ
ｌ、。
二層２４は、ドープされた多結晶シリコン層２３に、低
温壁低圧ＣｖＤリアクタの内部にて蒸着される。蒸着過
程は、約４００℃のヘリウムにより希釈されたシラン及
び６弗化タングステンにより行われる。この過程の詳細
は’Ｐｒｏ ｅｒｔｉｅｓ ｏｒＬｏｗ Ｐｒｅｓｓｕ
ｒｅ ＣＶＤ Ｔｕｎ ５ｔｅｎ ５ｉｌｉｃｉｄｅ
ａｓ Ｒｅ１ａｔｅｄ ｔｏ ＩＣｐｒｏｃｅｓｓ Ｒ
ｅ ｕｉｒｅｌ１３ｎｔｓ、 Ｂｒｏｒｓ、 ｅｔ ａ
ｌ、。
５ｏｌｉｄ ５ｔａｔｅ ＴｅｃｈｎｏｌｏＱＶ、 Ｉ
）０．１８３−８６． Ａｐｒｉｌ １９８３”に記載
されている。第二層２４は、一般に１０００Å〜２５０
０人の厚さを有し、一般にシリサイド（例えばタングス
テンシリサイド）などの絶縁材料またはタングステン等
の耐熱金属からなっている。第二層２４は、用いられた
エツチング材に対して、下側に位置するドープされた多
結晶シリコンよりも低いエツチング速度を有する任意の
材料からなるもの゛であって良い。
）０．１８３−８６． Ａｐｒｉｌ １９８３”に記載
されている。第二層２４は、一般に１０００Å〜２５０
０人の厚さを有し、一般にシリサイド（例えばタングス
テンシリサイド）などの絶縁材料またはタングステン等
の耐熱金属からなっている。第二層２４は、用いられた
エツチング材に対して、下側に位置するドープされた多
結晶シリコンよりも低いエツチング速度を有する任意の
材料からなるもの゛であって良い。
次いで、構造２０は、第８図に示されたスタック２７を
形成するべく、ＣＦ４またはＳＦ、を用いるプラズマエ
ツチングまたはＨＦ：ＨＮＯ３：−プされた多結晶シリ
コン層２３よりも遅い速度をもって第二１１２４をエツ
チングするようなプラズマエツチングまたはウェットエ
ツチングにより、第二層２４に約１００Å〜２５００人
のアンダーカットが形成される。第二層がタングステン
シリサイド（ＷＳｉ２）である場合には、プラズマエツ
チング材ＣＦ またはＳＦ、は、第二層２４をエツチ
ングする速度の約二倍の速度をもって、ドープされた多
結晶シリコン層２３をエツチングする。
形成するべく、ＣＦ４またはＳＦ、を用いるプラズマエ
ツチングまたはＨＦ：ＨＮＯ３：−プされた多結晶シリ
コン層２３よりも遅い速度をもって第二１１２４をエツ
チングするようなプラズマエツチングまたはウェットエ
ツチングにより、第二層２４に約１００Å〜２５００人
のアンダーカットが形成される。第二層がタングステン
シリサイド（ＷＳｉ２）である場合には、プラズマエツ
チング材ＣＦ またはＳＦ、は、第二層２４をエツチ
ングする速度の約二倍の速度をもって、ドープされた多
結晶シリコン層２３をエツチングする。
所望に応じて、第７図及び第８図に示された過程を一回
のプラズマエツチングにより行うことも可能である。本
発明の成る実施例によれば、ＳＦ６を主なエツチング材
として用いるような１ステップ式平面プラズマエツチン
グにより二層式スタック２７が形成される。
のプラズマエツチングにより行うことも可能である。本
発明の成る実施例によれば、ＳＦ６を主なエツチング材
として用いるような１ステップ式平面プラズマエツチン
グにより二層式スタック２７が形成される。
スタック２７が一回のエツチングにより形成されるにせ
よ或いは二層のエツチング過程により形成されるにせよ
、第二層２４及び多結晶シリコン層２３に対するエツチ
ング材のエツチング速度の差が既知であるために、アン
ダーカットの度合を容易に制御することができる。成る
実施例に於ては、ＳＦ、を約１分間用いて一回の平面プ
ラズマエツチングを行うことにより、タングステンシリ
。
よ或いは二層のエツチング過程により形成されるにせよ
、第二層２４及び多結晶シリコン層２３に対するエツチ
ング材のエツチング速度の差が既知であるために、アン
ダーカットの度合を容易に制御することができる。成る
実施例に於ては、ＳＦ、を約１分間用いて一回の平面プ
ラズマエツチングを行うことにより、タングステンシリ
。
サイドに対して約１２００人のオーバーハングを形成し
た。シリサイド−多結晶シリコンからなる二重層のエツ
チング特性については°“１口１１０ｅ ＰｌａｓＩｌ
ａ Ｅｔｃｈ ｏｆ Ｐｏｌ ５ｉｌｉｃｏｎ ａｎｄ
Ｍｏｌ ｂｄｃｎｕｓ ５ｉｌｉｃｉｄｅ ｕｓｉｎ
ＳＦ６． Ｐ、Ｃｈａｎｇ、 ｅｔ ａｌ、、にｏ
ｄａｋ Ｈｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ５ｅｓｉ
ｎａｒ ｐｒｏｃｅｅｔｉｔｒｔａｓ、 ｐｐ、９−
ｔ４． ｏｃｔｏｂｅｒ １９８Ｇ″に記載されてい
る。
た。シリサイド−多結晶シリコンからなる二重層のエツ
チング特性については°“１口１１０ｅ ＰｌａｓＩｌ
ａ Ｅｔｃｈ ｏｆ Ｐｏｌ ５ｉｌｉｃｏｎ ａｎｄ
Ｍｏｌ ｂｄｃｎｕｓ ５ｉｌｉｃｉｄｅ ｕｓｉｎ
ＳＦ６． Ｐ、Ｃｈａｎｇ、 ｅｔ ａｌ、、にｏ
ｄａｋ Ｈｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ５ｅｓｉ
ｎａｒ ｐｒｏｃｅｅｔｉｔｒｔａｓ、 ｐｐ、９−
ｔ４． ｏｃｔｏｂｅｒ １９８Ｇ″に記載されてい
る。
米国特許出願第０６１５９５．７９６号明細書に開示さ
れている発明の成る実施例に於ては、スタック２７が絶
縁ゲート電界トランジスタ（ＩＧＦＥＴ）のゲートを形
成するために用いられている。断面図により示されてい
るゲートスタックは、チップとよばれる半導体材料のモ
ノリシックブロックに形成された多数のこのようなゲー
トスタックの一つを表わしている。この実施例に於ては
、フォトレジスト１１２５が従来技術により剥離され、
第９ａ図及び第９ｂ図に示されているように低濃度（一
般に１×１０１３イオン／ｃｌＩ）の燐イオンがＮ−ソ
ース／ドレーン領域４２を形成するべくブランケット注
入される。Ｎ“ソース／ドレーン領域４２は、第二層２
４の端部２４ａ、２４ｂに自動的に整合する。シリコン
基層２１が、（第９ａ図に領域４１として示されている
）Ｐドーパントによりドープされたチップの領域に於て
は、半導体構造４０がＮチャンネルデバイスを形成する
ために用いられている。
れている発明の成る実施例に於ては、スタック２７が絶
縁ゲート電界トランジスタ（ＩＧＦＥＴ）のゲートを形
成するために用いられている。断面図により示されてい
るゲートスタックは、チップとよばれる半導体材料のモ
ノリシックブロックに形成された多数のこのようなゲー
トスタックの一つを表わしている。この実施例に於ては
、フォトレジスト１１２５が従来技術により剥離され、
第９ａ図及び第９ｂ図に示されているように低濃度（一
般に１×１０１３イオン／ｃｌＩ）の燐イオンがＮ−ソ
ース／ドレーン領域４２を形成するべくブランケット注
入される。Ｎ“ソース／ドレーン領域４２は、第二層２
４の端部２４ａ、２４ｂに自動的に整合する。シリコン
基層２１が、（第９ａ図に領域４１として示されている
）Ｐドーパントによりドープされたチップの領域に於て
は、半導体構造４０がＮチャンネルデバイスを形成する
ために用いられている。
低濃度燐イオンの注入がチップ全体に亘るブランケット
注入として行なわれ、従来用いられたマスク過程を省略
することが米国特許出願第０６１５９５．７９６号明細
ｌに記載された発明の成る実施例の特徴の一つである。
注入として行なわれ、従来用いられたマスク過程を省略
することが米国特許出願第０６１５９５．７９６号明細
ｌに記載された発明の成る実施例の特徴の一つである。
従来は、Ｐチャンネルトランジスタを形成するべきソー
ス／ドレーン領域への低濃度燐イオンの注入の間に、Ｎ
チャンネルトランジスタのソース／ドレーン領域を形成
するべき領域に対してマスク層が形成されるようにして
いた。
ス／ドレーン領域への低濃度燐イオンの注入の間に、Ｎ
チャンネルトランジスタのソース／ドレーン領域を形成
するべき領域に対してマスク層が形成されるようにして
いた。
燐イオンの注入の次には、Ｎ−ドレーン及びソース領域
４２を約０．３５ミクロンの深さにまで形成し、これら
の領域をそれ等の間に位置するチャンネル内に向けて部
分的に横方向に拡散するために高温（９５０℃〜１００
０℃）窒素アニールサイクルを行い、ソース／ドレーン
領域４２の端縁を、第１０図に示されたように多結晶シ
リコン層２３の端部２３ａ、２３ｂと整合させる。領域
４２に於けるドーパントの濃度のピーク値は５Ｘ１０１
７原子／Ｃｉである。高温アニールサイクルは、多結晶
シリコン層２３及びシリサイド層２４を含むゲート相互
接続線のシート抵抗率を減少させる働きもする。例えば
、アニール処理を行う前に約３０オームであったものが
、２５分の７二−ル処理を行った後は約２〜３オームと
なる。ゲート相互接続線の抵抗率が小さいことは、チャ
ンネルの幅が２ミクロンのオーダであるような高速半導
体デバイスを形成する上で必要なことである。
４２を約０．３５ミクロンの深さにまで形成し、これら
の領域をそれ等の間に位置するチャンネル内に向けて部
分的に横方向に拡散するために高温（９５０℃〜１００
０℃）窒素アニールサイクルを行い、ソース／ドレーン
領域４２の端縁を、第１０図に示されたように多結晶シ
リコン層２３の端部２３ａ、２３ｂと整合させる。領域
４２に於けるドーパントの濃度のピーク値は５Ｘ１０１
７原子／Ｃｉである。高温アニールサイクルは、多結晶
シリコン層２３及びシリサイド層２４を含むゲート相互
接続線のシート抵抗率を減少させる働きもする。例えば
、アニール処理を行う前に約３０オームであったものが
、２５分の７二−ル処理を行った後は約２〜３オームと
なる。ゲート相互接続線の抵抗率が小さいことは、チャ
ンネルの幅が２ミクロンのオーダであるような高速半導
体デバイスを形成する上で必要なことである。
アニール過程に続いて、約３０００Å〜５０００人の厚
さを有する二酸化シリコンからなる同形１１６１が、半
導体構造４０（第９ａ図）または半導体構造５０（第９
ｂ図）上に、例えば化学蒸着により形成され、第１０図
に示された半導体構造６０が形成される。他の実施例に
於ては、同形層２４が窒化シリコン、酸化アルミニウム
または他の絶縁材料或いはこれ等の組合わせからなって
いる。
さを有する二酸化シリコンからなる同形１１６１が、半
導体構造４０（第９ａ図）または半導体構造５０（第９
ｂ図）上に、例えば化学蒸着により形成され、第１０図
に示された半導体構造６０が形成される。他の実施例に
於ては、同形層２４が窒化シリコン、酸化アルミニウム
または他の絶縁材料或いはこれ等の組合わせからなって
いる。
次に、構造６０を垂直方向にエツチングすることにより
酸化層６１．２２の一部が取除かれ、第１１図に示され
たように、ドープされたソース／ドレーン領域４２を露
出するとともに第二層２４の端部の下側に位置する領域
を満すような垂直側壁酸化スペーサ７１を有する構造７
０を形成する。
酸化層６１．２２の一部が取除かれ、第１１図に示され
たように、ドープされたソース／ドレーン領域４２を露
出するとともに第二層２４の端部の下側に位置する領域
を満すような垂直側壁酸化スペーサ７１を有する構造７
０を形成する。
側壁酸化スペーサ７１の第１０図に示された基部の近傍
に於ける幡Ｗは約０．３ミクロンである。
に於ける幡Ｗは約０．３ミクロンである。
−・般に、本発明に基づき形成された絶縁体からなる側
壁スペーサの厚さは、同形絶縁層の厚さ、第二層２４と
その下側に位Ｕする多結晶シリコン２３の相対的なエツ
チング速度、エツチング時間及び過剰エッチジグ時間に
依存する。このような変数を制御することにより約０．
１５ａｍ〜０．４履の範囲の厚さを有するスペーサが形
成される。
壁スペーサの厚さは、同形絶縁層の厚さ、第二層２４と
その下側に位Ｕする多結晶シリコン２３の相対的なエツ
チング速度、エツチング時間及び過剰エッチジグ時間に
依存する。このような変数を制御することにより約０．
１５ａｍ〜０．４履の範囲の厚さを有するスペーサが形
成される。
成る実施例に於て用いられたエツチング材はＯＨＦ ：
０２からなり、このエツチング材は、シリコンに比して
、絶縁Ｗ２２を極めて選択的にエツチングをすることが
できる。例えば、絶縁Ｗ４２２が二酸化シリコンからな
る場合、絶縁層２２とシリコンとの間のエツチング速度
の比は約５：１であり、絶縁層２２が窒化シリコンの場
合、絶縁層２２とシリコンとのエツチング速度の比は約
２゜５：１である。
０２からなり、このエツチング材は、シリコンに比して
、絶縁Ｗ２２を極めて選択的にエツチングをすることが
できる。例えば、絶縁Ｗ４２２が二酸化シリコンからな
る場合、絶縁層２２とシリコンとの間のエツチング速度
の比は約５：１であり、絶縁層２２が窒化シリコンの場
合、絶縁層２２とシリコンとのエツチング速度の比は約
２゜５：１である。
下側に位置する基層領域４１が、ドープされたＰ不純物
からなる）Ｎチャンネルデバイスの形成のためには、垂
直方向のエツチング過程に続いて、砒素などのＮドーパ
ントなどの注入を行うことにより、第１２ａ図に示され
ているように、ソース／ドレーン領域４２内のＮ＋領域
８１に約１×１０２０原子／ｄのピーク濃度を形成する
。
からなる）Ｎチャンネルデバイスの形成のためには、垂
直方向のエツチング過程に続いて、砒素などのＮドーパ
ントなどの注入を行うことにより、第１２ａ図に示され
ているように、ソース／ドレーン領域４２内のＮ＋領域
８１に約１×１０２０原子／ｄのピーク濃度を形成する
。
Ｎ 注入は、これ等の領域及び“Ｇｒｏｖｅ、 ＰＩυ
」ユｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏ ｏｆ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ。
」ユｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏ ｏｆ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ。
Ｊｏｈｎ Ｗｉｌｅｙ ＆ ５ｏｎｓ、 （１９６７）
”の第２４３頁に記載されているような、後に形成さ
れるべき金属層（図示せず）の間に良好な電気的接触を
確保するために必要となる。重要なことは、ゲート２３
の端部に於ける側壁スペーサ７１が、該側壁スペーサの
下側に位置するＮ−領域の部分に対して、Ｎ１注入を遮
蔽する働きを有する点である。この遮蔽作用は、後に、
第１２ａ図に示されているように、Ｎ＋領域８１の端部
８１ａとＮ−領域４２の端部４２ａとの間の横方向の分
離を確保する。この横方向の分離間隔は、側壁スペーサ
の厚さに概ね等しく、後記するように熱電子の吸込みを
減少させる。
”の第２４３頁に記載されているような、後に形成さ
れるべき金属層（図示せず）の間に良好な電気的接触を
確保するために必要となる。重要なことは、ゲート２３
の端部に於ける側壁スペーサ７１が、該側壁スペーサの
下側に位置するＮ−領域の部分に対して、Ｎ１注入を遮
蔽する働きを有する点である。この遮蔽作用は、後に、
第１２ａ図に示されているように、Ｎ＋領域８１の端部
８１ａとＮ−領域４２の端部４２ａとの間の横方向の分
離を確保する。この横方向の分離間隔は、側壁スペーサ
の厚さに概ね等しく、後記するように熱電子の吸込みを
減少させる。
第１２ａ図に示された構造７４は次いで約９２０℃にて
アニールされ、Ｎ ソース／ドレーン領域を約２０００
人の接合深さにまで拡散させ、第１３ａ図に示された構
造８０を形成する。またアニール過程は、側壁スペーサ
７１の下側に位置するＮ＋領域８２を、垂直接合深さの
８５〜９０％に相当する範囲に亘って横方向に拡散させ
る。
アニールされ、Ｎ ソース／ドレーン領域を約２０００
人の接合深さにまで拡散させ、第１３ａ図に示された構
造８０を形成する。またアニール過程は、側壁スペーサ
７１の下側に位置するＮ＋領域８２を、垂直接合深さの
８５〜９０％に相当する範囲に亘って横方向に拡散させ
る。
（下側に位置する基層領域５１がＮ不純物によりドープ
されたシリコンからなるような）Ｐチャンネルデバイス
の形成に際しては、垂直方向のエツチング過程に続いて
、第１２ｂ図に示されたよのピーク濃度を呈するように
ＢＦ２等のＰドーパントを注入する。Ｐドーパントの注
入に続いて、第１３ｂ図に示されたようなＰ 領域を形
成するべく約９２０℃の温度にて注入アニールを行う。
されたシリコンからなるような）Ｐチャンネルデバイス
の形成に際しては、垂直方向のエツチング過程に続いて
、第１２ｂ図に示されたよのピーク濃度を呈するように
ＢＦ２等のＰドーパントを注入する。Ｐドーパントの注
入に続いて、第１３ｂ図に示されたようなＰ 領域を形
成するべく約９２０℃の温度にて注入アニールを行う。
アニール過程の後に、Ｐ＋ソース／ドレーン領域９１は
約４０００人の接合深さを有するようになる。
約４０００人の接合深さを有するようになる。
かくして、Ｐチャンネルトランジスタ及びＮチャンネル
トランジスタの形成を完成する過程は、二重スタックの
第二層の組成に依存する。例えば、第二［１２４が窒化
シリコンＳｉ３Ｎ４からなる場合には、（高温の燐酸Ｈ
３Ｐ０．によるエツチング等の）周知の手法により第二
層２４が除去され白金等の貴金属またはチタン等の耐熱
金属が被着され、該金属が多結晶シリコン２３の上部及
びＮ１及びＰ ソース／ドレーン領域８１．９１の上部
と反応するように焼結され、白金シリサイドＰｔＳｉか
らなる１１１０１を形成する。未反応の金属は高温の王
水により白金をエツチングする等、周知の湿式化学薬品
を用いることにより除去されて、第１４ａ図及び第１４
ｂ図に示されたようなＰチャンネルトランジスタ１００
及びＮチャンネルトランジスタ１１０を形成する。
トランジスタの形成を完成する過程は、二重スタックの
第二層の組成に依存する。例えば、第二［１２４が窒化
シリコンＳｉ３Ｎ４からなる場合には、（高温の燐酸Ｈ
３Ｐ０．によるエツチング等の）周知の手法により第二
層２４が除去され白金等の貴金属またはチタン等の耐熱
金属が被着され、該金属が多結晶シリコン２３の上部及
びＮ１及びＰ ソース／ドレーン領域８１．９１の上部
と反応するように焼結され、白金シリサイドＰｔＳｉか
らなる１１１０１を形成する。未反応の金属は高温の王
水により白金をエツチングする等、周知の湿式化学薬品
を用いることにより除去されて、第１４ａ図及び第１４
ｂ図に示されたようなＰチャンネルトランジスタ１００
及びＮチャンネルトランジスタ１１０を形成する。
第二１１２４がシリサイドからなる場合、第二層２４を
除去することなく、第１３ａ図及び第１３ｂ図に示され
ているように半導体構造８０．９０に白金が被着され、
Ｎ＋及びＰ＋領域８１．９１の上部と反応するように焼
結されて、第１５ａ図及び１５ｂ図に示されたようなト
ランジスタ１２０．１３０の白金シリサイド層１０１を
形成する。
除去することなく、第１３ａ図及び第１３ｂ図に示され
ているように半導体構造８０．９０に白金が被着され、
Ｎ＋及びＰ＋領域８１．９１の上部と反応するように焼
結されて、第１５ａ図及び１５ｂ図に示されたようなト
ランジスタ１２０．１３０の白金シリサイド層１０１を
形成する。
〈発明が解決しようとする問題点〉
第１４ａ図、第１４ｂ図、第１５ａ図及び第１５ｂ図に
示されたようなオーバーハングを有する側壁スペーサを
用い、かつ上記した過程により形成されたトランジスタ
は、公知技術に基づいて形成されたスペーサを有するト
ランジスタに対していくつかの利点を有している。
示されたようなオーバーハングを有する側壁スペーサを
用い、かつ上記した過程により形成されたトランジスタ
は、公知技術に基づいて形成されたスペーサを有するト
ランジスタに対していくつかの利点を有している。
第１に、第１１図に示されたように、測定されたスペー
サ７１の基部近傍に於ける酸化スペーサ７１の厚２’Ｗ
が、本発明によれば、アンダーカットの度合により制御
され、このアンダーカットの度合は、第二層２４とその
下側に位置するドープされた多結晶シリコン層２３との
間のエツチング速度の差、エツチング時間、過剰エツチ
ング時間及び同形酸化層の厚さに依存する。公知技術に
基づき形成された酸化スペーサの厚さは、パターンのス
テップのアスペクト比、パターンのステップの端縁が垂
直方向に対してなす角度等の“５ｉｄＯＷａＩｆ Ｓ
ａｃｅｒ Ｔｅｃｈｎｏｌｏ ”に記載された幾何学
的ファクタ及びＣＶＤ層の厚さ並びに過剰エツチング＊
ａｉに依存する。
サ７１の基部近傍に於ける酸化スペーサ７１の厚２’Ｗ
が、本発明によれば、アンダーカットの度合により制御
され、このアンダーカットの度合は、第二層２４とその
下側に位置するドープされた多結晶シリコン層２３との
間のエツチング速度の差、エツチング時間、過剰エツチ
ング時間及び同形酸化層の厚さに依存する。公知技術に
基づき形成された酸化スペーサの厚さは、パターンのス
テップのアスペクト比、パターンのステップの端縁が垂
直方向に対してなす角度等の“５ｉｄＯＷａＩｆ Ｓ
ａｃｅｒ Ｔｅｃｈｎｏｌｏ ”に記載された幾何学
的ファクタ及びＣＶＤ層の厚さ並びに過剰エツチング＊
ａｉに依存する。
第２に、スペーサ７１の基部近傍に於て測定される酸化
スペーサの厚さが、“Ｓｉｄｅｗａｌｌ ５ｐａｃｅｒ
組ｃｈｎｏ旦Ｕ”に記載された公知技術に基づく場合に
比べて、ＲＩＦの過剰エツチング時間及びＣｖＤ層６１
の厚さに対して鈍感である。これは、第１１図に示され
た第二層２４のオーバーハングが保護的な働きをするた
めである。
スペーサの厚さが、“Ｓｉｄｅｗａｌｌ ５ｐａｃｅｒ
組ｃｈｎｏ旦Ｕ”に記載された公知技術に基づく場合に
比べて、ＲＩＦの過剰エツチング時間及びＣｖＤ層６１
の厚さに対して鈍感である。これは、第１１図に示され
た第二層２４のオーバーハングが保護的な働きをするた
めである。
第３に、本発明に基づき形成された側壁スペーサを有す
るトランジスタに於てはミラー効果が軽減される。これ
は第１６ａ図及び第１６ｂ図に示されている。
るトランジスタに於てはミラー効果が軽減される。これ
は第１６ａ図及び第１６ｂ図に示されている。
第１６ａ図に於ては、公知技術に基づく側壁スペーサを
用いるＮチャンネルトランジスタ１４０が示されている
。層１２１とドープされた多結晶シリコン層２３とを有
する二重スタックゲートの右端１４３と該端部１４３の
下側に位置するＮ−領域４２との圏のミラー効果による
静電容量は、右端１４３の底面２３ｃとＮ−領域４２の
面４２ａとの間の距離ｄに反比例する。左端１４２につ
いても同様のことが云える。
用いるＮチャンネルトランジスタ１４０が示されている
。層１２１とドープされた多結晶シリコン層２３とを有
する二重スタックゲートの右端１４３と該端部１４３の
下側に位置するＮ−領域４２との圏のミラー効果による
静電容量は、右端１４３の底面２３ｃとＮ−領域４２の
面４２ａとの間の距離ｄに反比例する。左端１４２につ
いても同様のことが云える。
しかしながら、本発明に基づいて側壁スペーサ７１を形
成した場合、層１２１の右端１５３と、該端部１５３の
下側に位置するＮ−領域４２との間のミラー効果による
静電容量は、層１２１の底面１２１ＣとＮ−領域４２の
面４２ａとの間の距離ｄ′に反比例する。１１１２１の
左端１５２についても同様のことが云える。ｄ′が、ｌ
１２３の厚さの分だけｄより大きいため、従来技術の構
造に比較して本発明に基づく構造に於ては、ミラー効果
による静電容量が小さくなる。
成した場合、層１２１の右端１５３と、該端部１５３の
下側に位置するＮ−領域４２との間のミラー効果による
静電容量は、層１２１の底面１２１ＣとＮ−領域４２の
面４２ａとの間の距離ｄ′に反比例する。１１１２１の
左端１５２についても同様のことが云える。ｄ′が、ｌ
１２３の厚さの分だけｄより大きいため、従来技術の構
造に比較して本発明に基づく構造に於ては、ミラー効果
による静電容量が小さくなる。
重要なことは、ＣＭＯ８半導体構造中に於て、絶縁体か
らなる側壁スペーサの厚さを、ＮＭＯＳデバイス及びＰ
ＭＯＳデバイスのいずれであるかに拘らずに定め得るこ
とが、”Ｓｉｄｅｗａｌｌ Ｓ ａｃｅｒ胆肋凹旦對”
または米国特許出願第０６１５９５．７９６号に何等開
示または教示されていないことである。
らなる側壁スペーサの厚さを、ＮＭＯＳデバイス及びＰ
ＭＯＳデバイスのいずれであるかに拘らずに定め得るこ
とが、”Ｓｉｄｅｗａｌｌ Ｓ ａｃｅｒ胆肋凹旦對”
または米国特許出願第０６１５９５．７９６号に何等開
示または教示されていないことである。
上記したように、本発明者は、ＣＭＯ８集積回路中のＰ
ＭＯＳデバイスの側壁の厚さよりもＮＭＯＳデバイスの
側壁スペーサの厚さを大きくすることにより、ＣＭＯ８
集積回路中のＮＭＯＳデバイス及びＰＭＯＳデバイスの
成るパラメータを改善し得ることを見出した。
ＭＯＳデバイスの側壁の厚さよりもＮＭＯＳデバイスの
側壁スペーサの厚さを大きくすることにより、ＣＭＯ８
集積回路中のＮＭＯＳデバイス及びＰＭＯＳデバイスの
成るパラメータを改善し得ることを見出した。
〈問題点を解決するための手段〉
本発明に基づ＜ＣＭＯ８半導体構造によれば、該構造中
に於けるＮＭＯＳデバイス及びＰＭＯＳデバイスに対し
て、それぞれ厚さが異なるような絶縁体からなる側壁ス
ペーサが用いられている。
に於けるＮＭＯＳデバイス及びＰＭＯＳデバイスに対し
て、それぞれ厚さが異なるような絶縁体からなる側壁ス
ペーサが用いられている。
Ｎチャンネルデバイスの場合、スペーサの厚さは、熱電
子注入を減少させるように選ばれる。Ｐチャンネルデバ
イスの場合は、ゲート及びソース領域がゲートの下側に
入込むことがなくかつ重合部分が小さくなるように比較
的薄いスペーサが用いられる。
子注入を減少させるように選ばれる。Ｐチャンネルデバ
イスの場合は、ゲート及びソース領域がゲートの下側に
入込むことがなくかつ重合部分が小さくなるように比較
的薄いスペーサが用いられる。
〈作用〉
こうすることにより、約１ボルトよりも小さな閾値電圧
を有するＰチャンネルデバイスを形成することが可能と
なる。
を有するＰチャンネルデバイスを形成することが可能と
なる。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
第１７図から第２５図までは、本発明に基づくＣＭＯＳ
デバイスの絶縁体からなる側壁スペーサを形成する一つ
の方法を示している。
デバイスの絶縁体からなる側壁スペーサを形成する一つ
の方法を示している。
第１７図に示されたＣＭＯ８半導体構造は、Ｎ不純物に
よりドープされたシリコン基層１を有している。Ｐウェ
ル２は、イオン注入または拡散等の半導体技術に於て周
知の技術により、基層１内に形成されている。成る実施
例に於ては、約１×１０１６原子／Ｉ：ｌｌの不純物濃
度を有するＰウェル２を形成するためのＰ不純物として
、硼素が用いられている。
よりドープされたシリコン基層１を有している。Ｐウェ
ル２は、イオン注入または拡散等の半導体技術に於て周
知の技術により、基層１内に形成されている。成る実施
例に於ては、約１×１０１６原子／Ｉ：ｌｌの不純物濃
度を有するＰウェル２を形成するためのＰ不純物として
、硼素が用いられている。
基層１及びＰウェル２の表面はゲート絶縁層３により覆
われている。ゲート絶縁層３は、第７図に示されたゲー
ト絶縁層２２についで説明したように形成されている。
われている。ゲート絶縁層３は、第７図に示されたゲー
ト絶縁層２２についで説明したように形成されている。
また、フィールド酸化物４が周知技術に基づいて形成さ
れる。成る実施例に於ては、ゲート５．６が多結晶シリ
コン層からなり、この多結晶シリコンはドープされたも
のでも、ドープされていないものであっても良い。他の
実施例によれば、ゲート５．６がタングステン、モリブ
テン、シリサイド等の耐熱金属からなっている。更に別
の実施例によれば、ゲート５．６が、第７図から第１０
図までについて前記したような複数の層からなるゲート
をなしている。
れる。成る実施例に於ては、ゲート５．６が多結晶シリ
コン層からなり、この多結晶シリコンはドープされたも
のでも、ドープされていないものであっても良い。他の
実施例によれば、ゲート５．６がタングステン、モリブ
テン、シリサイド等の耐熱金属からなっている。更に別
の実施例によれば、ゲート５．６が、第７図から第１０
図までについて前記したような複数の層からなるゲート
をなしている。
ゲート５．６を形成した後に、低部ｒｘ＜一般に１×１
０１３イオン／ｉ：ａｌ）の燐イオンが、第１８図に示
されたようにＮ−ソース／ドレーン領域７を形成するべ
くブランケット注入される。
０１３イオン／ｉ：ａｌ）の燐イオンが、第１８図に示
されたようにＮ−ソース／ドレーン領域７を形成するべ
くブランケット注入される。
燐イオンの注入の後に、ソース及びドレーン領域７を、
約３５００人の接合深さを有するまで、ａ温（９５０℃
〜１０００℃）にて窒素アニール過程を行う。ゲートま
たはゲートスタック二重層が、第１８図に示されたよう
にな垂直側面を有するような実施例に於ては、窒素アニ
ール過程の間に行われるＮドーパントの横方向の拡散に
より、各ソース／ドレーン領域７が、ゲート５．６の各
辺に対して約２５００人の幅をもって重合するようにな
る。第９ａ図及び第９ｂ図に示されたような二重層ゲー
トスタックを用いるような実施例に於ては、ソース／ド
レーン領域７が、窒素アニール過程により多結晶シリコ
ン層２３と整合するようになる。
約３５００人の接合深さを有するまで、ａ温（９５０℃
〜１０００℃）にて窒素アニール過程を行う。ゲートま
たはゲートスタック二重層が、第１８図に示されたよう
にな垂直側面を有するような実施例に於ては、窒素アニ
ール過程の間に行われるＮドーパントの横方向の拡散に
より、各ソース／ドレーン領域７が、ゲート５．６の各
辺に対して約２５００人の幅をもって重合するようにな
る。第９ａ図及び第９ｂ図に示されたような二重層ゲー
トスタックを用いるような実施例に於ては、ソース／ド
レーン領域７が、窒素アニール過程により多結晶シリコ
ン層２３と整合するようになる。
窒素アニール過程の後、高温酸化物（ＨＴＯ）からなる
同形Ｂ８が、例えば約９２０℃に於ける化学蒸着により
、第１９図に示されるように、約４０００Å〜５０００
人の厚さをもって半導体構造上に形成される。酸化物８
を形成するために用いられた高温は、酸化物の特性及び
形状の適合の度合を確保するためである。別の実施例に
於ては、同形Ｉｊ８が、窒化シリコン、冒化アルミニウ
ム、他の絶縁材料またはこれ等の組合わせからなってい
る。
同形Ｂ８が、例えば約９２０℃に於ける化学蒸着により
、第１９図に示されるように、約４０００Å〜５０００
人の厚さをもって半導体構造上に形成される。酸化物８
を形成するために用いられた高温は、酸化物の特性及び
形状の適合の度合を確保するためである。別の実施例に
於ては、同形Ｉｊ８が、窒化シリコン、冒化アルミニウ
ム、他の絶縁材料またはこれ等の組合わせからなってい
る。
次いで、第２０図に示されたように、ＰＭＯＳデバイス
を形成するべきフィールド及び活性領域上に位置する同
形１１８の一部を露出させるように、該同形層の所定部
分上に第１のフォトレジストマスク９を形成する。例え
ばＨＦ ＋ Ｈ２Ｏ＋ＣＨ３ＣＯ０Ｈを用いる等方
性バッファＦｌ化］−ツテング等の湿式化学エツチング
をこの部分に対して行い、第２０図に示されたような約
２０００人の厚さを有する同形酸化層１０を形成するべ
く同形１Ｉ１８の一部を除去する。
を形成するべきフィールド及び活性領域上に位置する同
形１１８の一部を露出させるように、該同形層の所定部
分上に第１のフォトレジストマスク９を形成する。例え
ばＨＦ ＋ Ｈ２Ｏ＋ＣＨ３ＣＯ０Ｈを用いる等方
性バッファＦｌ化］−ツテング等の湿式化学エツチング
をこの部分に対して行い、第２０図に示されたような約
２０００人の厚さを有する同形酸化層１０を形成するべ
く同形１Ｉ１８の一部を除去する。
次いで第２０図に示された構造に対して、垂直活性イオ
ンエツチング（ＲＩＥ）を行い、第２１図に示されたよ
うに、ゲート６の端部に向けて突出する側壁１１を除い
て、同形１１１１０の残りの露出部分を除去する。成る
実施例に於ては、シリコンに比較して絶縁１１１０を選
択的にエツチングし得るようなエツチング材としてＣＨ
Ｆ３：０２が用いられている。
ンエツチング（ＲＩＥ）を行い、第２１図に示されたよ
うに、ゲート６の端部に向けて突出する側壁１１を除い
て、同形１１１１０の残りの露出部分を除去する。成る
実施例に於ては、シリコンに比較して絶縁１１１０を選
択的にエツチングし得るようなエツチング材としてＣＨ
Ｆ３：０２が用いられている。
このような過程により、Ｐチャンネルデバイスが形成さ
れるべき集積回路の部分に形成された側壁１１は、第２
１図に示されたように、その基部に於て、約１０００Å
〜２０００人の厚さを有するようになる。ゲートスタッ
クが第８図に示されたような二重層ゲートスタックから
なるような実施例に於ては１、側壁は、第１１ 図に示されるようにその１ｍｌに於て約０．３ミクロン
の厚さを有している。
れるべき集積回路の部分に形成された側壁１１は、第２
１図に示されたように、その基部に於て、約１０００Å
〜２０００人の厚さを有するようになる。ゲートスタッ
クが第８図に示されたような二重層ゲートスタックから
なるような実施例に於ては１、側壁は、第１１ 図に示されるようにその１ｍｌに於て約０．３ミクロン
の厚さを有している。
側壁スペーサ１１を形成した後に、半導体技術に於て周
知の手法を用いてフォトレジストマスク９を除去し、Ｎ
注入の後に、レジストを剥離するのを容易にするため
に、Ｐチャンネルソース／ドレーン領域７の上に約１２
５人の厚さをもって注入酸化物からなる薄膜１３を形成
する。この酸化物は、Ｐ＋イオン注入に際しての汚染を
防止する働きをする。ＢＦ２注入は、第２２図に示され
るようにＰチャンネルデバイスが形成されるべきＰ１ソ
ース及びドレーン領域１２に、約５×１０１９原子／ｄ
のピーク濃度をもって行われる。この注入は約８０ＫＥ
Ｙをもって行われる。
知の手法を用いてフォトレジストマスク９を除去し、Ｎ
注入の後に、レジストを剥離するのを容易にするため
に、Ｐチャンネルソース／ドレーン領域７の上に約１２
５人の厚さをもって注入酸化物からなる薄膜１３を形成
する。この酸化物は、Ｐ＋イオン注入に際しての汚染を
防止する働きをする。ＢＦ２注入は、第２２図に示され
るようにＰチャンネルデバイスが形成されるべきＰ１ソ
ース及びドレーン領域１２に、約５×１０１９原子／ｄ
のピーク濃度をもって行われる。この注入は約８０ＫＥ
Ｙをもって行われる。
８Ｆ２注大の後、半導体構造の所定部分に第２のフォト
レジストマスク１５が形成されるが、第２３図に示され
たようにＮＭＯＳデバイスを形成するべきフィールド及
び活性領域の上側に位置する同形層８の部分を露出する
。
レジストマスク１５が形成されるが、第２３図に示され
たようにＮＭＯＳデバイスを形成するべきフィールド及
び活性領域の上側に位置する同形層８の部分を露出する
。
次いで、ＣＨＦ３：０２を用いて第２の垂直ＲＩＥを行
い、第２３図に示されているように基部に於て約０．４
〜０．５ミクロンの厚さを有する比較的厚い側壁スペー
サ１６を形成する。第２の垂直方向エツチングは、ゲー
ト５または側壁１６によって保護されていないゲート酸
化物３の部分を除去する。ゲートスタックが、第８図に
示されているように二重層ゲートスタックであるような
実施例に於ては、側壁スペーサ１６はその基部に於て約
４０００Å〜５０００人の厚さを有している。
い、第２３図に示されているように基部に於て約０．４
〜０．５ミクロンの厚さを有する比較的厚い側壁スペー
サ１６を形成する。第２の垂直方向エツチングは、ゲー
ト５または側壁１６によって保護されていないゲート酸
化物３の部分を除去する。ゲートスタックが、第８図に
示されているように二重層ゲートスタックであるような
実施例に於ては、側壁スペーサ１６はその基部に於て約
４０００Å〜５０００人の厚さを有している。
次いで、砒素等のＮドーパントを注入することによりソ
ース／ドレーン領域７の所定部分にソース／ドレーン１
７領域を形成し、第２４図に示されているようにＮ ソ
ース／ドレーン領域１７に約ｌＸ１０２０原子／ｄのピ
ーク濃度を形成する。
ース／ドレーン領域７の所定部分にソース／ドレーン１
７領域を形成し、第２４図に示されているようにＮ ソ
ース／ドレーン領域１７に約ｌＸ１０２０原子／ｄのピ
ーク濃度を形成する。
次いで周知の手法を用いて第２のフォトレジストマスク
１５を除去する。この時、フィールド酸化層４上には８
７０層８の山１４が残る場合があるが、その大きさが十
分小さいため、後の処理過程に対して悪影響を及ぼすこ
とはない。
１５を除去する。この時、フィールド酸化層４上には８
７０層８の山１４が残る場合があるが、その大きさが十
分小さいため、後の処理過程に対して悪影響を及ぼすこ
とはない。
第２のフォトレジストマスク１５が除去されると、第２
４図に示された半導体構造は約９２０℃の温度をもって
アニールされ、Ｎ４ソース／ドレーン領域１７を、第２
５図に示されているように約２０００人の深さに拡散さ
せる。Ｎ−領域７の接合深さは約３５００人である。同
様にしてＰ１ソース／ドレーン領域１３の接合深さは約
３５００人である。次いで、この半導体構造が、約９２
０℃の酸素中にて酸化され、第２５図に示されたように
約５００人の厚さを有する酸化膜１９が形成される。
４図に示された半導体構造は約９２０℃の温度をもって
アニールされ、Ｎ４ソース／ドレーン領域１７を、第２
５図に示されているように約２０００人の深さに拡散さ
せる。Ｎ−領域７の接合深さは約３５００人である。同
様にしてＰ１ソース／ドレーン領域１３の接合深さは約
３５００人である。次いで、この半導体構造が、約９２
０℃の酸素中にて酸化され、第２５図に示されたように
約５００人の厚さを有する酸化膜１９が形成される。
次に、第２４図及び第２５図について、Ｎチャンネルデ
バイスに於て約４０００Å〜５０００人の厚さを有する
比較的厚い側壁スペーサ１７を形成することの重要性に
ついて説明する。
バイスに於て約４０００Å〜５０００人の厚さを有する
比較的厚い側壁スペーサ１７を形成することの重要性に
ついて説明する。
Ｎ 領域１７の注入過程中に於けるスペーサ１６の遮蔽
効果により、ソース／ドレーン領域７の軽度にドープさ
れた領域７ａにより、Ｎ＋領域１７が、ゲート５及び該
ゲートの下側に位置するチャンネル領域２ａから分離さ
れる。このようにして横方向の分離が行われることは、
チャンネルドレインピンチオフ領域に於けるピーク電界
値を下げることにより熱電子注入を軽減させるために必
要となる。電界が強力であると、シリコンと二酸化シリ
コンとの閤の電位差バリアを克服するような熱電子が形
成される場合がある。このような熱電子は、ゲート酸化
物中に取込まれて、Ｎチャンネルの閾値電圧を変化させ
る場合がある。
効果により、ソース／ドレーン領域７の軽度にドープさ
れた領域７ａにより、Ｎ＋領域１７が、ゲート５及び該
ゲートの下側に位置するチャンネル領域２ａから分離さ
れる。このようにして横方向の分離が行われることは、
チャンネルドレインピンチオフ領域に於けるピーク電界
値を下げることにより熱電子注入を軽減させるために必
要となる。電界が強力であると、シリコンと二酸化シリ
コンとの閤の電位差バリアを克服するような熱電子が形
成される場合がある。このような熱電子は、ゲート酸化
物中に取込まれて、Ｎチャンネルの閾値電圧を変化させ
る場合がある。
しかしながら、Ｐチャンネルデバイスについては約１０
００Å〜１５００人の厚さを有する比較的薄いスペーサ
１１が好ましい。こうすることにより、第２のフォトレ
ジスト１１１１５を除去する過程に続いて、第２４図に
示されたＮ−領域７が、アニール過程及び酸化過程の間
に完全にＰ＋領域に変換される。また、ソース領域１３
がゲート６に必ず達するようにし、約１００Å〜５００
人の重合部分を形成し、このような重合部分が形成され
ない場合には、即ちソース／ドレーン領域１３がゲート
６の対応端部に達しないような場合には、ゲート６を有
するＰチャンネルデバイスの閾値電圧が好ましくない程
度に高くなる。
００Å〜１５００人の厚さを有する比較的薄いスペーサ
１１が好ましい。こうすることにより、第２のフォトレ
ジスト１１１１５を除去する過程に続いて、第２４図に
示されたＮ−領域７が、アニール過程及び酸化過程の間
に完全にＰ＋領域に変換される。また、ソース領域１３
がゲート６に必ず達するようにし、約１００Å〜５００
人の重合部分を形成し、このような重合部分が形成され
ない場合には、即ちソース／ドレーン領域１３がゲート
６の対応端部に達しないような場合には、ゲート６を有
するＰチャンネルデバイスの閾値電圧が好ましくない程
度に高くなる。
好適な重合状態を達成するために、比較的薄いスペーサ
１１は、１ボルト以下の閾値電圧を有するＰチャンネル
デバイスを可能にする。好適な重合が達成されない場合
には、Ｐチャンネルデバイスに於けるｍＩｌ電圧は約１
．５ボルト以上となる。
１１は、１ボルト以下の閾値電圧を有するＰチャンネル
デバイスを可能にする。好適な重合が達成されない場合
には、Ｐチャンネルデバイスに於けるｍＩｌ電圧は約１
．５ボルト以上となる。
これは、回路の動作速度を損い、ＣＭＯＳデバイスの性
能を損う点に於て好ましくない。
能を損う点に於て好ましくない。
以上、本発明の好適実施例について説明したが、当業者
であれば、本発明の概念から逸脱することなく種々の変
形及び変更実施例に思い至るであろう。
であれば、本発明の概念から逸脱することなく種々の変
形及び変更実施例に思い至るであろう。
第１図は水平面及び垂直面を有する従来技術に基づく半
導体構造を示す。 第２図は第１図の構造に同形絶縁膜を被着した状態を示
す。 第３図は公知技術に基づく絶縁体からなる側壁スペーサ
を示す。 第４ａ図は従来技術に基づく側壁スペーサの厚さを定め
る幾何学的諸元を示す。 第４ｂ図は従来技術に基づく側壁スペーサを示す。 第５ａ図はステップの端縁と垂直方向との間の角度及び
過剰エツチング量をパラメータとして、アスペクト比の
関数として表される幾何学的ファクタを示す。 第５ｂ図はアスペクト比をパラメータとして、ステップ
の端縁と垂直方向との閤の角度のｌＩＩ＠として幾何学
的ファクタを示す。 第６図は半導体デバイスに用いられる二重層ゲートスタ
ックを示す。 第７ｂ〜第１１図は、米国特許第０６１５９５．７９６
号明細書に記載されている絶縁体からなる側壁スペーサ
を形成する一つの方法を示す。 第１２ａ〜第１５ｂ図は、第１１図に示された絶縁体か
らなる側壁スペーサを有するＮチャンネルトランジスタ
及びＰチャンネルトランジスタを形成する過程を示す。 第１６ａ図及び第１６ｂ図は、従来技術に基づくスペー
サと、米国特許第０６１５９５．７９６号明細書に記載
されているスペーサとの比較を示す。 第１７図は、本発明に基づきＮチャンネル及びＰチャン
ネルデバイスを形成しようとするＣＭＯ８半導体構造を
示す。 第１８図は、Ｎ−ソース／ドレーンブランケットイオン
注入及びドライブインの後の第１７図に示された半導体
構造を示す。 第１９図は、ＨＴＯ被着を行った後の第１８図の半導体
構造を示す。 第２０図は、Ｐ＋注入マスクの形成及びＨＴＯ被着部分
の部分的除去の後の第１８図の半導体構造を示す。 第２１図は、ＰＭＯＳデバイスを形成するための薄い側
壁を形成した後の第２０図の半導体構造を示す。 第２２図は、Ｐ＋注入マスクの除去、注入酸化膜の形成
及びＰ＋ソース／ドレーンイオン注入の後の第２１図の
半導体構造を示す。 第２３図は、Ｎ 注入マスクの形成及びＮＭＯＳデバイ
スを形成するための厚い側壁の形成を行った後の第２２
ＷＡの半導体構造を示す。 第２４図は、Ｎ ソース／ドレーンイオン注入を行った
後の第２３図の半導体構造を示す。 第２５図は、Ｎ＋注入マスクの除去及びソース／ドレー
ン領域のアニール／ｌ化過程を行った後の第２４図の半
導体構造をす。 １・・・基ＦＩＪ ２・・・ＰつＩル３・
・・絶縁膜 ４・・・フィールド酸化膜１３６
・・・ゲート ７・・・Ｎ−ソース／ドレーン領域 ８・・・酸化ｇｌ ９・・・フォトレジスト
マスク１０・・・酸化膜 １１・・・側壁スペー
サ１２・−Ｐ÷ソース／ドレーン領域 １３・・・注入酸化ＩＩ １４・・・山１５・・・
フォトレジストマスク １６・・・側壁 １７−Ｎ＋ソース／ドレーン領域 １９・・・酸化膜 ２２・・・絶縁膜２３・・・
多結晶シリコン膜 特許出願人 モノリシック・メモリーズ・インコーホ
レイテッド 代 理 人 弁理士 大 島 陽
−ＮＭＯ３ＰＭＯ５ ＦＩＧ、１８ 日α１９ ！ｌＦ２８Ｆ２ ＦＩＧ、 ２５ （方式） 手続補正口 昭和６１年１月３０日
導体構造を示す。 第２図は第１図の構造に同形絶縁膜を被着した状態を示
す。 第３図は公知技術に基づく絶縁体からなる側壁スペーサ
を示す。 第４ａ図は従来技術に基づく側壁スペーサの厚さを定め
る幾何学的諸元を示す。 第４ｂ図は従来技術に基づく側壁スペーサを示す。 第５ａ図はステップの端縁と垂直方向との間の角度及び
過剰エツチング量をパラメータとして、アスペクト比の
関数として表される幾何学的ファクタを示す。 第５ｂ図はアスペクト比をパラメータとして、ステップ
の端縁と垂直方向との閤の角度のｌＩＩ＠として幾何学
的ファクタを示す。 第６図は半導体デバイスに用いられる二重層ゲートスタ
ックを示す。 第７ｂ〜第１１図は、米国特許第０６１５９５．７９６
号明細書に記載されている絶縁体からなる側壁スペーサ
を形成する一つの方法を示す。 第１２ａ〜第１５ｂ図は、第１１図に示された絶縁体か
らなる側壁スペーサを有するＮチャンネルトランジスタ
及びＰチャンネルトランジスタを形成する過程を示す。 第１６ａ図及び第１６ｂ図は、従来技術に基づくスペー
サと、米国特許第０６１５９５．７９６号明細書に記載
されているスペーサとの比較を示す。 第１７図は、本発明に基づきＮチャンネル及びＰチャン
ネルデバイスを形成しようとするＣＭＯ８半導体構造を
示す。 第１８図は、Ｎ−ソース／ドレーンブランケットイオン
注入及びドライブインの後の第１７図に示された半導体
構造を示す。 第１９図は、ＨＴＯ被着を行った後の第１８図の半導体
構造を示す。 第２０図は、Ｐ＋注入マスクの形成及びＨＴＯ被着部分
の部分的除去の後の第１８図の半導体構造を示す。 第２１図は、ＰＭＯＳデバイスを形成するための薄い側
壁を形成した後の第２０図の半導体構造を示す。 第２２図は、Ｐ＋注入マスクの除去、注入酸化膜の形成
及びＰ＋ソース／ドレーンイオン注入の後の第２１図の
半導体構造を示す。 第２３図は、Ｎ 注入マスクの形成及びＮＭＯＳデバイ
スを形成するための厚い側壁の形成を行った後の第２２
ＷＡの半導体構造を示す。 第２４図は、Ｎ ソース／ドレーンイオン注入を行った
後の第２３図の半導体構造を示す。 第２５図は、Ｎ＋注入マスクの除去及びソース／ドレー
ン領域のアニール／ｌ化過程を行った後の第２４図の半
導体構造をす。 １・・・基ＦＩＪ ２・・・ＰつＩル３・
・・絶縁膜 ４・・・フィールド酸化膜１３６
・・・ゲート ７・・・Ｎ−ソース／ドレーン領域 ８・・・酸化ｇｌ ９・・・フォトレジスト
マスク１０・・・酸化膜 １１・・・側壁スペー
サ１２・−Ｐ÷ソース／ドレーン領域 １３・・・注入酸化ＩＩ １４・・・山１５・・・
フォトレジストマスク １６・・・側壁 １７−Ｎ＋ソース／ドレーン領域 １９・・・酸化膜 ２２・・・絶縁膜２３・・・
多結晶シリコン膜 特許出願人 モノリシック・メモリーズ・インコーホ
レイテッド 代 理 人 弁理士 大 島 陽
−ＮＭＯ３ＰＭＯ５ ＦＩＧ、１８ 日α１９ ！ｌＦ２８Ｆ２ ＦＩＧ、 ２５ （方式） 手続補正口 昭和６１年１月３０日
Claims (1)
- 【特許請求の範囲】 （１）表面に至るＰ領域及びＮ領域を有する基層と、 前記Ｐ領域の一部に形成された第１及び第２の端部を有
する第１のゲートと、 前記Ｎ領域の一部に形成された第１及び第２の端部を有
する第２のゲートと、 前記第２のゲートの前記第１及び第２の端部にそれぞれ
第１の厚さをもつて形成された第１及び第２の側壁スペ
ーサと、 前記第１のゲートの前記第１及び第２の端部にそれぞれ
第２の厚さをもって形成された第１及び第２の側壁スペ
ーサと、 前記Ｐ領域に形成された第１及び第２のソース／ドレー
ン領域と、 前記Ｎ領域に形成された第１及び第２のソース／ドレー
ン領域とを有し、 前記Ｐ領域に形成された前記第１及び第２のソース／ド
レーン領域がそれぞれ第１及び第２の部分を有し、該第
１及び第２の部分がＮドーパントによりドープされてお
り、前記第１の部分が前記第２の部分よりも軽度にドー
プされており、前記両第１の部分が前記第１のゲートの
下側に位置する前記Ｐ領域のチャンネル部分により互い
に分離されており、前記第１の部分が前記第１のゲート
にオーバラップしており、前記両第２の部分が、熱電子
注入を緩和するべく前記第２の厚さを有する前記第１及
び第２の側壁スペーサの下側に位置する前記両第１の部
分により前記ゲートに対して横方向に分離されており、 前記Ｎ領域に形成された前記第１及び第２のソース／ド
レーン領域が、前記第２のゲートの下側に位置する前記
Ｎ領域のチャンネル部分により互いに分離されており、
かつ前記第２のゲートの下側にアンダラップされていな
いことを特徴とするＣＭＯＳデバイス。 （２）前記基層Ｎがドーパントによりドープされており
、前記Ｐ領域が前記基層内に形成されたＰウェルからな
りかつ前記Ｎ領域が前記基層の一部をなしていることを
特徴とする特許請求の範囲第１項に記載のＣＭＯＳデバ
イス。 （３）前記第１の厚さが前記第２の厚さよりも小さいこ
とを特徴とする特許請求の範囲第１項もしくは第２に記
載のＣＭＯＳデバイス。 （４）前記第２の厚さに対する前記第１の厚さの比が１
／５〜１／２であることを特徴とする特許請求の範囲第
１項もしくは第２項に記載のＣＭＯＳデバイス。 （５）前記第１の厚さが１０００Å〜２０００Åの範囲
にあり、かつ前記第２の厚さが４０００Å〜５０００Å
の範囲内にあることを特徴とする特許請求の範囲第１項
もしくは第２に記載のＣＭＯＳデバイス。 （６）基層の表面に至るＮ領域及びＰ領域を有する基層
に形成されたＣＭＯＳデバイスの製造方法に於て、 前記Ｐ領域の一部に第１のゲートを形成しかつ前記Ｎ領
域の一部に第２のゲートを形成する過程と、 前記第１のゲートの下側に位置する前記Ｐ領域のチャン
ネル部分により互いに分離されるように前記Ｐ領域内に
第１及び第２のＮ＾−ソース／ドレーン領域を形成する
過程と、 前記第２のゲートの各端部にそれぞれ衝当するように第
１の厚さを有する第１及び第２の側壁スペーサを形成す
る過程と、 前記第２のゲートの下側に位置する前記Ｎ領域のチャン
ネル部分により互いに分離されるように前記Ｎ領域内に
第１及び第２のＰ＾＋ソース／ドレーン領域を形成する
過程と、 前記第１のゲートの各端部にそれぞれ当接するように第
２の厚さを有する第３及び第４の側壁スペーサを形成す
る過程と、 前記第１及び第２のＮ＾−ソース／ドレーン領域内にそ
れぞれ第１及び第２のＮ＾＋ソース／ドレーン領域を形
成する過程と、 前記第１及び第２のＰ＾＋ソース／ドレーン領域及び前
記第１及び第２のＮ＋ソース／ドレーン領域を形成した
後にアニール処理を行なう過程とを有し、 前記アニール処理の後に前記Ｐ＾＋ソース／ドレーン領
域が前記第２のゲートにアンダラップしないように前記
第１の厚さが充分小さく定められており、前記アニール
処理後に前記第１のＮ＾−ソース／ドレーン領域が前記
第１のゲートにオーバラップし、かつ前記Ｐ領域の前記
チャンネル部分から前記第１のＮ＾＋ソース／ドレーン
領域を分離し、また前記第２のＮ＾−ソース／ドレーン
領域が前記第１のゲートにオーバラップしかつ前記Ｐ領
域の前記チャンネル部分から前記第２のＮ＾＋ソース／
ドレーン領域を分離し、更に前記Ｎ＾＋ソース／ドレー
ン領域が前記第１のゲートに対して横方向に分離される
ように前記第２の厚さが充分大きく定められていること
を特徴とするＣＭＯＳデバイスの製造方法。 （７）前記基層がＮドーパントによりドープされ、前記
Ｐ領域が前記基層に形成されたＰウェルからなりかつ前
記Ｎ領域が前記基層の一部をなすことを特徴とする特許
請求の範囲第６項に記載の製造方法。 （８）前記ソース／ドレーン領域のすべてがイオン注入
により形成されることを特徴とする特許請求の範囲第６
項もしくは第７項に記載の製造方法。（９）前記第１及
び第２のＮ＾−ソース／ドレーン領域を前記Ｐ領域に形
成するのと同時に第３及び第４のＮ＾−ソース／ドレー
ン領域を前記Ｎ領域に形成する過程を有し、かつ前記第
１及び第２のＰ＾＋ソース／ドレーン領域を前記Ｎ領域
に形成する過程が、前記Ｎ領域内の前記第３及び第４の
Ｎ＾−ソース／ドレーン内にて行われることを特徴とす
る特許請求の範囲第８項に記載の方法。 （１０）前記第１の厚さが前記第２の厚さよりも小さい
ことを特徴とする特許請求の範囲第６項もしくは第８項
に記載の製造方法。 （１１）前記第２の厚さに対する前記第１の厚さの比が
１／５〜１／２であることを特徴とする特許請求の範囲
第６項もしくは第８項に記載の製造方法。 （１２）前記第１の厚さが１０００Å〜２０００Åの範
囲にあり、かつ前記第２の厚さが４０００Å〜５０００
Åの範囲内にあることを特徴とする特許請求の範囲第６
項もしくは第８項に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/635,371 US4577391A (en) | 1984-07-27 | 1984-07-27 | Method of manufacturing CMOS devices |
| US635371 | 1984-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154062A true JPS61154062A (ja) | 1986-07-12 |
Family
ID=24547531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157947A Pending JPS61154062A (ja) | 1984-07-27 | 1985-07-17 | Ｃｍｏｓデバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4577391A (ja) |
| EP (1) | EP0169600A3 (ja) |
| JP (1) | JPS61154062A (ja) |
Families Citing this family (82)
| Publication number | Priority date | Publication date | Assignee | Title |
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