JPS611028A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS611028A
JPS611028A JP59098544A JP9854484A JPS611028A JP S611028 A JPS611028 A JP S611028A JP 59098544 A JP59098544 A JP 59098544A JP 9854484 A JP9854484 A JP 9854484A JP S611028 A JPS611028 A JP S611028A
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resin thin
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秀一 三浦
Teruo Sakurai
照夫 桜井
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修 和田
Shigenobu Yamagoshi
茂伸 山腰
Tatsuyuki Sanada
真田　達行
Hideki Machida
町田　英樹
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、光半導体素子と通常の半導体素子のように高
さの差が大である半導体素子を同一基板上に集積化する
ような場合に適用して好結果が得られる半導体装置の製
造方法にかんする。
従来技術と問題点 近年、光半導体素子、例えば、ｐｉｎフォト・ダイオー
ドと通常の半導体素子、例えば、電界効果型トランジス
タとを組合せて同一基板上に形成することが盛んに研究
されている。
第１図はそのような半導体装置の要部切断側面図である
。
図に於いて、１は半絶縁性ＧａＡｓ５板、２はｎ型Ｇａ
ＡＳ能動層、３はｎ＋型ＧａＡｓコンタクト層、４はｎ
−型ＧａＡｓ光吸収層、５はｐ＋型ＡβＧａＡｓコンタ
クト層、６はソース電極、７はドレイン電極、８はゲー
ト電極、９はｎ側コンタクト電極、ＩＯはｎ側コンタク
ト電極、ｈνは入射光、ＦＴは電界効果型トランジスタ
部分、ＰＤはｐｉｎフォト・ダイオード部分をそれぞれ
示している。
ここで、各半導体層に於ける不純物濃度及び厚さを例示
すると次の通りである。
ｎ型ＧａＡｓ能動層２について 不純物濃度：　ｌ　Ｘ　ｌ　Ｏ１２（ｃｍ−’）厚さ：
０．２（μｍ〕 ｎ”型ＧａＡｓコンタクト層３について不純物濃度：ｌ
Ｘ１０１８Ｃ印−３〕 厚さ：２　〔μｍ〕 ｎ−型ＧａＡｓ光吸収層について 不純物濃度：　５Ｘ１０夏’　　（ａｍ　−３）厚さ＝
３　〔μｍ〕 ｐ＋型Ａ６ＧａＡｓコンタクト層５ 不純物濃度：　＞　１　ｘ　ｌ　０１８（ｃｆｆｌ−”
）厚さ；１　〔μｍ〕 さて、前記説明した第１図に見られるｐｉｎフォト・ダ
イオード部分ＰＤに於ける半導体層全体の厚さは６　〔
μｍ３以上にもなり、これに対し、電界効果型トランジ
スタ部分ＦＴのｎ型ＧａＡｓ能動層２に於ける厚さは０
．２〔μｍ〕程度であるから、両者を同一基板の表面に
そのまま形成したのでは、その段差は極めて大きいもの
になってしまう。
そこで、この従来例では、半絶縁性ＧａＡｓ基板１の一
部を除去し、ｐｉｎフォト・ダイオードＰＤの厚さに相
当する深さを有する凹所を形成し、該凹所内にｐｉｎフ
ォト・ダイオード部分ＰＤを、そして、凹所外、即ち、
半絶縁性ＧａＡｓ基板１に於ける本来の表面に電界効果
型トランジスタ部分ＦＴをそれぞれ形成してあり、その
ようにすることに依って、全体の表面に於ける高さを揃
えるようにしている。
このようにした場合、写真工程が容易にはなるが、従来
技術に依って前記凹所を形成した場合、該凹所に於ける
傾斜面がかなり切り立った状態に形成されるので、ｐｉ
ｎフォト・ダイオード部分ＰＤと電界効果型トランジス
タ部分ＦＴとを結ぶ配線が断線する虞があり、また、例
えばフォト・レジスト工程を必要とする種々の加工をす
る際に急峻なメサ・エツジ部分を覆う為に厚いフォト・
レジスト膜を形成しなければならないなど種々の対策が
必要である。
１このような欠点を回避する為、ｐｉｎフォト・ダイオ
ード部分ＰＤをメサ・エツチングすることなく、その表
面を半絶縁性ＧａＡｓ基板ｌのそれと同一に保つことが
考えられる。
そのようにする場合、凹所内を含め全面に半導体層を成
長させ、該凹所内にのみ半導体層を残して他を機械的或
いは化学的に除去することになるが、従来技術でそのよ
うな加工をすると、凹所内に成長された半導体層に於け
る厚さのウェハ内均−性及び製造歩留りが悪く、また、
特に化学的な除去に依った場合、ｐｉｎフォト・ダイオ
ード部分ＰＤの表面と半絶縁性ＧａＡｓ基板１の表面と
の界面部分に於いて、ｐｉｎフォト・ダイオード部分Ｐ
Ｄのエツチング制御が困難であることがら過剰なエツチ
ングがされて凹所が形成される等、この場合も製造歩留
りなどの面で問題がある。
発明の目的 本発明は、高さに大きな差がある半導体素子をその表面
が同一平面に在るように揃えて同一基板上に形成するこ
とができるようにする為の凹所が緩やかな傾斜面を介し
て形成されるようにし、該凹所内に形成される半導体層
の厚さがウェハ内で均一に維持され、且つ、該ウェハの
製造歩留りが向上されるようにし、その結果、半導体装
置を製造した場合、各半導体素子を配線で容易に接続で
きるプレーナ型にすることが可能であるようにして断線
が生じないようにする。
発明の構成 本発明に於ける半導体装置の製造方法では、基板にポリ
イミド系樹脂薄膜を順に積層する毎にそれ等ポリイミド
系樹脂薄膜に対し順に低くなされた温度で熱処理を施し
て多層ポリイミド系樹脂薄膜を形成し、次いで、マスク
を介して前記多層ポリイミド系樹脂薄膜をエツチングす
ることに依り周辺に緩斜面を有する凹所を形成し、次い
で、トライ・エツチング法を適用して前記多層ポリイミ
ド系樹脂薄膜に於けるパターンを前記基板に転写するこ
とに依り周辺に緩斜面を有する凹所を形成する工程が含
まれてなることを特徴とする構成を採っている。
この構成を採ることに依り、基板に形成された前記凹所
を埋める半導体層を成長させ且つその不要部分を除去し
た場合、該凹所の周辺が緩斜面をなしていることがら該
凹所内に成長された半導体層の厚さは所定値に維持され
、製造歩留りは向上する。
本発明に於いて、前記のようにポリイミド系樹脂薄膜を
用いる理由は、この樹脂薄膜が、第２図に見られるよう
な特性を有し、且つ、半導体装置に於いて、安定な材料
として多用されていることに依る。
第２図はポリイミド系樹脂が熱処理温度に依ってエツチ
ング・レートが変化することを表す線図である。
図では、縦軸にエツチング・レートＢＲを、横軸に熱処
理温度Ｔをそれぞれ採っである。
このデータを得た際に用いたエツチング液は無水ヒドラ
ジン系液、また、エツチング温度は２５（’Ｃ’ｌであ
った。
図から判るように、ポリイミド系樹脂に於けるエツチン
グ・レートは熱処理温度に大きく依存している。
従って、ポリイミド系樹脂膜を形成し、結果的に温度分
布をもたせたベーキングを行ってからエツチングをする
ことに依り、周辺に緩斜面を有するパターンを形成する
ことができる。
本発明では、周辺が緩斜面をなしている凹所を基板に形
成するに際し、先ず、周辺が緩斜面をなしている凹所を
有する多層ポリイミド系樹脂薄膜を基板上に形成する。
それには、前記したようにポリイミドに於けるエンチン
グ・レートが熱処理温度に大きく依存して変化すること
に着目し、前記構成に見られるように、多層ポリイミド
系樹脂薄膜に於ける各ポリイミド系樹脂薄膜を形成する
毎に熱処理温度を緩やかに変化、即ち、低下させ、これ
に依り前記したような周辺が緩斜面をなし”ζいる凹所
を有する多層ポリイミド系樹脂薄膜を形成し、そのパタ
ーンを基板に転写することに依り、その基板に同様な緩
斜面を有する凹所を形成するものである。
発明の実施例 第３図乃至第９図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
第３図参照 （ａｌ　　半絶縁性ＱａＡｓ基板２１上に厚さ例えば６
０００〔人〕程度の第１のポリイミド系樹脂薄膜２２．
を形成する。
（ｂ）　　第１のポリイミド系樹脂薄＋１Ｕ２２１を第
１の温度Ｔ１、例えば、２００（’ｃ）程度で熱処理す
る。
（Ｃ１第１のポリイミド系樹脂薄膜２２．と同様な第２
のポリイミド系樹脂薄膜２２□を形成し、第１の温度Ｔ
１より低い温度Ｔ２、例えば、１８０（”Ｃ）程度で熱
処理する。
この後、熱処理温度を除き、前記と同様の工程を操り返
して所望の第ｎのポリイミド系樹脂薄膜２２、まで形成
し、第ｎ−１の温度’ｒｎ−＋より低い温度Ｔ７で熱処
理し、多層ポリイミド系樹脂薄膜２２を得る。
尚、前記各熱処理温度の関係はＴ　＋　＞　Ｔ　２　　
・・・・〉Ｔｎ−Ｉ　＞Ｔ、、であることは云うまでも
ない。また、この熱処理温度の相違及び第２図に関する
説明から、多層ポリイミド系樹脂薄膜２２は、その下層
はどエツチング・レートは小であることが理解されよう
。
第４図参照 （ｄｉ　　前記のようにして形成した多層ポリイミド系
樹脂ｉ１に２２を、例えば、開口４１Ａを有するフォト
・レジスト膜４１をマスクとし、無水ヒドラジン系のエ
ツチング液を用いてエツチングすると、図示されている
ように、周辺に緩斜面２２Ａを有する凹所２２′が形成
される。
第５図参照 ｆｌＪ　　イオン・エツチング法或いは反応性イオン・
エツチング法等のドライ・エッチング法を適用すること
に依り全面をエツチングする。
このエツチングに依って、多層ポリイミド系樹脂膜２２
に於ける凹所２２′が半絶縁性ＧａＡｓ基板２１に転写
されて周辺に緩斜面を有する凹所２１′が形成される。
第６図参照 （ｆｌｐｉｎｌルミｎフォトードを形成する為に必要と
される層構成の多層半導体層を形成する。
例えば、分子線エピタキシャル成長（ｍ０１ｅｃｕｌａ
ｒ　　ｂｅａｍ　　ｅｐｉｔａｘｙ：ＭＢＥ）法を適用
することに依り、次の各層を順次に成長させる。
ｎ＋＋ＧａＡｓコンタクト層２３ 不純物濃度：　ｌ　Ｘ　Ｉ　Ｑ１８（ｃｍ−”）厚さ：
２　〔μｍ〕 ｎ−型ＧａＡｓ光吸収層２４ 不純物濃度：　５　Ｘ　Ｉ　Ｏ１４（ｃｍ−’）厚さ＝
３　〔μｍ〕 Ａｎ！、Ｇａ、−ＸＡｓ高抵抗層２５ Ｘ値：０．３ 比抵抗ρ：〜１０１１　（Ω・（至）〕厚さ＝１　〔μ
ｍ〕 、尚、Ａｊ２ＸＧａ、−ＸＡｓ高抵抗層２５はｐ＋型で
あっても良い。また、例示されているように、Ａ　Ｉｌ
ｘ　Ｇ　ａ　Ｉ−Ｘ　Ａ　５層が高抵抗層である場合、
この部分には、後にｐ＋型領領域形成する必要があるこ
とは勿論である。
第７図参照 （ｇｌ　　前記工程（ａｌ乃至ＦＣ＋に於いて多層ポリ
イミド系樹脂薄膜２２を形成した際に適用した技法に依
り、厚さ例えば６〔μｍ〕程度の多層ポリイミド系樹脂
薄膜２６を形成する。
ｆｈｌ　　凹所２１′の中央部分に在る多層ポリイミド
系樹脂薄膜２６を覆うフォト・レジスト膜４２を形成し
、それをマスクとしてエツチングを行うと、図示されて
いるように、凹所２１′内のみに多層ポリイミド系樹脂
薄膜２６を残留させることができる。
第８図参照 （１）前記工程（ｅ）に於ける場合と全く同様にしてド
ライ・エッチングを行う。
このエツチングに依り、ｐｉｎフォト・ダイオード部分
ＰＤが半絶縁性ＣｒａＡｓ基板２１内に完全に埋め込ま
れた状態になる。
第９図参照 ０）　　例えばイオン注入法を適用することに依り、電
界効果型トランジスタ部分ＦＴに於ける能動領域２７を
形成し、同様にイオン注入法を適用することに依り、Ａ
βＸＧ　ａ　Ｉ−Ｘ　Ａ　ｓ高抵抗層２５中にｐ＋型領
領域２８形成する。
ｆｋｌ　　この後、通常の技法を適用することに依り、
ｐｉｎフォト・ダイオード部分のｎ側コンタクト電極２
９、ｐ側コンタクト電極３０及び電界効果型トランジス
タ部分のソース電極３１、ドレイン電極３２、ゲート電
極３３等を形成して完成する。
このようにして得られた半導体装置の表面は平坦である
。
発明の効果 本発明に於ける半導体装置の製造方法では、基板にポリ
イミド系樹脂薄膜を順に積層する毎にそれ等ポリイミド
系樹脂薄膜に対し順に低くなされた温度で熱処理を施し
て多層ポリイミド系樹脂薄膜を形成し、次いで、マスク
を介して前記多層ポリイミド系樹脂薄膜をエツチングす
ることに依り周辺に緩斜面を有する凹所を形成し、次い
で、ドライ・エッチング法を適用して前記多層ポリイミ
ド系樹脂薄膜に於けるパターンを前記基板に転写するこ
とに依り周辺に緩斜面を存する凹所を形成する工程が含
まれてなることを特徴とする構成を採っている。
このように、本発明に依れば、周辺に緩斜面を有する凹
所を容易に形成することができるから、その凹所内を埋
める半導体層を成長させ、その不要部分を除去した場合
、凹所内に於ける半導体層の厚さはウェハ全面に亙り均
一となり、その製造歩留りも飛躍的に向上するものであ
る。従って、このウェハを用いて光半導体素子と通常の
半導体素子のように高さに差がある半導体素子を集積化
した場合、配線が容易になることは勿論のこと、得られ
る半導体装置の特性は良好である。
本発明を実施するに際しては、何等特殊な技術を必要と
せず、例えば、熱処理温度を次第に低下させながら多層
ポリイミド系樹脂薄膜を形成するなどは現用の技術に依
って容易に達成することができる。
【図面の簡単な説明】
第１図は従来の半導体装置を例示する要部切断側面図、
第２図はポリイミド系樹脂膜に於ける熱処理温度Ｔとエ
ツチング・レー）ＥＲとの関係を示す線図、第３図乃至
第９図は本発明一実施例を説明する為の工程要所に於け
る半導体装置の要部切断側面図をそれぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２１′は凹
所、２２は多層ポリイミド系樹脂薄膜、２２Ａは緩斜面
、２２′は凹所、２３はｎ　４ｒ型ＧａＡｓコンタクト
層、２４はｎ−型ＧａＡｓ光吸収層、２５はＡｊ！！、
Ｇａ、−ＸＡｓ高抵抗層、２６は多層ポリイミド系樹脂
薄膜、２７は能動領域、２８はｐ＋型領領域２９はｎ側
コンタクト電極、３０はｎ側コンタクト電極、３１はソ
ース電極、３２はドレイン電極、３３はゲート電極、４
１はフォト・レジスト膜、４１Ａはフォト・レジスト膜
４１に於ける開口、４２はフォト・レジスト膜をそれぞ
れ示している。 第５図 第６図 第７図 第８図

Claims (1)

    【特許請求の範囲】
  1. 基板上にポリイミド系樹脂薄膜を順に積層する毎にそれ
    等ポリイミド系樹脂薄膜に対し順に低くなされた温度で
    熱処理を施して多層ポリイミド系樹脂薄膜を形成し、次
    いで、マスクを介して前記多層ポリイミド系樹脂薄膜を
    エッチングすることに依り周辺に緩斜面を有する凹所を
    形成し、次いで、ドライ・エッチング法を適用して前記
    多層ポリイミド系樹脂薄膜に於けるパターンを前記基板
    に転写することに依り周辺に緩斜面を有する凹所を形成
    する工程が含まれてなることを特徴とする半導体装置の
    製造方法。
JP59098544A 1984-05-18 1984-05-18 半導体装置の製造方法 Granted JPS611028A (ja)

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US06/734,319 US4719498A (en) 1984-05-18 1985-05-14 Optoelectronic integrated circuit
EP85303488A EP0162677B1 (en) 1984-05-18 1985-05-17 Method of forming a semiconductor device comprising an optical and an electronic element
DE85303488T DE3587588D1 (de) 1984-05-18 1985-05-17 Verfahren zur Herstellung einer Halbleitervorrichtung mit einem optischen und einem elektronischen Bauelement.
US07/112,305 US5001080A (en) 1984-05-18 1987-10-26 Method for producing a monolithically integrated optoelectronic device

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