JPH01102984A

JPH01102984A - 半導体装置及びその製造方法

Info

Publication number: JPH01102984A
Application number: JP26118887A
Authority: JP
Inventors: Tetsuo Sadamasa; 定政　哲雄; Yuzo Hirayama; 雄三平山; Hideto Furuyama; 英人古山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-10-16
Filing date: 1987-10-16
Publication date: 1989-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、レーザダイオード、受光素子、電界効果トラ
ンジスタ等の半導体装置に係わり、特にブレーナ構造の
半導体装置及びその製造方法に関する。

（従来の技術）半導体のｐｎ接合にバイアスを印加して発光。

受光、増幅等の現象を利用する半導体装置は、情報処理
速度の向上に伴って高性能化が望まれている。特に、高
速応答特性に対する要求は強く、近年研究開発が盛んに
進められている。

高速応答性を実現するためには、素子を１平面上に集積
化した所謂プレーナ構造とし、高抵抗基板を用いて寄生
容量を減らすことが必要とされる。

従来のブレーナ構造レーザダイオードでは特開昭５５−
１１１１８８号公報及び特開昭６２−１１２３９０号公
報が既に提案されており、受光素子では ”０ｐｔｏ　ＥｌｅｅｔｒＯｎｉｅＳ　Ｃｏｎｆ’ｅｒ
ｅｎｃｅ　’ａｅ　ｐ８”が公知となっている。以下一
この種の従来技術を第７図及び第８図を参照して簡単に
説明する。

まず、第７図において７１は半絶縁性基板、７２は基板
７１と共に段差を形成したｎ型半導体層、７３．〜，７
６は段差部に形成したｐ型半導体層、７７．７８は電極
である。このような構造における問題点は、素子表面に
段差が残り、集積化する上での微細加工プロセスが困難
であること、さらに電極配線が半導体層上に設けられて
いるために寄生容量が大きいことである。ポンディング
パッド或いは電極配線の寄生容量をなくすために半絶縁
性基板上にこれらを設けるには、さらに段差を・形成す
ることが必要となる。

一方、第８図において８１は高抵抗基板、８２゜〜、８
４は基板凹部に形成したｎ型半導体層、８５は半導体層
８４に選択的に形成したｐ型拡散層、８６は絶縁膜、８
７．８８は電極である。このような素子における問題点
は、基板凹部を緩やかな傾斜とするために、Ａｒイオン
ビームエツチングと２層ホトレジスト形成等による高度
な技術番必要とすることである。さらに、半導体層に対
する電極の接触面積が少ないために接触抵抗が高いこと
、絶縁膜８６を介した電極８８−半導体層８２、〜，８
４間に寄生容量を有することである。

（発明が解決しようとする問題点）このように従来、ブレーナ構造の半導体装置では、素子
表面に段差が生じ集積化に馴染まない、寄生容量を十分
小さくできない、電極の接触抵抗が大きい、さらに製造
工程が複雑である等の問題があった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子表面の段差をなくして集積化に適
した構造とし、且つ寄生容置及びコンタクト抵抗を十分
小さくすることができ、高速光伝送等における応答性向
上に寄与し得る半導体装置を提供することにある。

また本発明は、上記半導体装置を簡易に製造するための
半導体装置の製造方法を提供することにある。

［発明の構成］（問題点を解決するための手段）本発明の骨子は、段差なくしてブレーナ構造を実現し、
且つこの構造で電極と半導体との対向面積（コンタクト
部以外での対向面積）を小さくすることにある。

即ち本発明は、ブレーナ構造の半導体装置において、高
抵抗半導体基体の主面に形成された第１の凹部を平坦化
するように埋込み形成された第１の結晶領域と一この第
１の結晶領域の一部を含むように前記高抵抗半導体基体
の主面に形成された第２の凹部に沿って形成された￥４
２の結晶領域と、この第２の結晶領域が形成された第２
の凹部を平坦化するように埋込み形成された第３の結晶
領域とを具備してなるものである。

また本発明は、上記構造の半導体装置の製造方法におい
て、高抵抗半導体基体の主面に第１の凹部を形成したの
ち、第１の凹部を平坦化するように第１の結晶領域を埋
込み形成し、次いで第１の結晶領域の一部を含むように
前記高抵抗半導体基体の主面に第２の凹部を形成し、次
いで第２の凹部に沿って第２の結晶領域を形成し、しか
るのち第２の凹部を平坦化するように第３の結晶嶺域を
埋込み形成するようにした方法である。

（作　用）　　゛近年の半導体素子製作技術の進歩は目覚ましく、例えば
結晶成長技術においては、有機金属を用いた化学気相成
長法（ＭＯＣＶ　Ｄ法）により極めて制御性が向上し、
厚さ分布は例えば２インチのウェハでは±５％に至って
いる。また、選択的にエツチングにおいても制御性は同
様に向上し、素子構造を設定通りに形成することが可能
となっている。この発明はこれら選択エツチング技術１
遥択結晶成長技術を適用することによって、従来不可能
とされていた構造の半導体装置の製作が容易にできると
ころが要点となっている。

本発明によれば、まず高抵抗基板或いは半絶縁−性基板
の主面に第１の凹部を選択エツチング技術により形成し
一この凹部を埋めるように第１の半導体結晶を形成する
。次いで、第１の半導体結晶の一部と基板の一部を同時
に選択エツチングして第２の凹部を形成し一この凹部に
沿って第２の半導体結晶を選択的に形成する。次いで、
第２の半導体結晶上に第２の凹部を埋めるように第３の
半導体結晶を形成して基板の主面を平坦化する。

このような構成において、例えば第１の結晶をｎ型とし
、第２．第３の結晶をｐ型とすれば、ｐｎ接合を高抵抗
基板主面の一部に形成できる。

そして、ｐ及びｎ型半導体に接続する電極の配線或いは
ポンディングパッドは、高抵抗基板１表面に段差なく設
けることが可能となる。さらに、電極とｐ或いはｎ型半
導体結晶との対向面積が小さくなり、寄生容量は極めて
小さいものとなる。

また、選択的に形成する凹部の方位を選ぶことによって
、該凹部に形成する半導体結晶の異常成長を防止するこ
とができる。通常、半導体基板の（１００）面上に形成
した凹部は、深さが約２μｍを越え、しかも凹部の側壁
に（１１１）面が形成されている場合、凹部を埋吟るた
めの選択的結晶成長において異常結晶成長が起こる。こ
の原因は、（１１１）面に平行な方向の結晶成長速度が
他に比べて速いことによる。そこで、凹部の側壁に（１
１１）面が形成されないように溝の方位を＜０１１＞と
非平行とすれば、段差のない半導体素子を高抵抗基板の
主面に選択的に構成することが可能となる。

以上の技術的手段によって、比較的簡便な方法により、
素子表面に段差のない構造で、且つ寄生容量が小さく、
電極の接触抵抗の小さい半導体装置を構成できる。即ち
、集積化が可能な素子構造で、、高速応答特性を有する
半導体装置を実現することが可能となる。また、基板に
設けた凹部の深さが２μｍ以上であり一この凹部に選択
結晶成長する場合、凹部の方位を指定することによって
異常結晶を防止できる。従って、凹部の深さによらず集
積化が可能となり、各種の高速化半導体装置を設計通り
に構成できる。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の第１の実施例に係わるレーザダイオー
ドの製造工程を示す断面図である。まず、第１図（ａ）
に示す如く、高抵抗ＩｎＰ基板（高抵抗半導体基体）１
１上に選択的に窒化シリコン（ＳｉＮ）膜１２ａを２０
００人の厚さで形成する。

その後、塩酸と燐酸との混合液を用い、ＳｉＮ膜１２ａ
をマスクとして基板１１をエツチングして第１の基板凹
部１３ａを形成する。基板凹部１３ａの深さは１〜１．
５μｍとし、ひさし状のＳｉＮ膜１２ａを残す。

次いで、第１図（ｂ）に示す如く、ＳＬＮ膜１２ａをマ
スクとして用い、基板凹部１３ａ内にｐ型１ｎＰ結晶（
第１の結晶領域）１４を埋込み形成する。ｐ型１ｎＰ結
晶１４は不純物濃度を５、Ｘ　１０　ｌ７ｃｒｔｒ−３
程度とし、ＭＯＣＶＤ法を用イテ基板表面と平坦となる
ように形成する。　　　・次いで、第１図（ｅ）に示す
如く、新たに設けた５ｉＮＩＩ１１２ｂをマスクをして
用い、ＩｎＰ基板１１上に第２の基板凹部１３ｂを形成
する。この際、ｐ型１ｎＰ結晶１４の一部も同時にエツ
チングし、深さを（ａ）で形成した凹部１３ａ以上とす
る。さらに、（ａ）と同様にひさし状のＳｉＮ膜１２ｂ
を残す。

次いで、第１図（ｄ）に示す如く、ＳｉＮ膜１２ｂをマ
スクとして用い、第２の基板凹部１３ｂに沿って、ノン
ドープＩｎＰ層（図示せず）及びＩｎＧａＡｓＰ活性層
（第２の結晶領域）１５をそれぞれｏ、ｔｕｍの厚さに
結晶成長する。

結晶成長は、ＭＯＣＶＤ法によれば、基板凹部１３ｂの
側壁と底部との厚さは路間等となる。また、基板凹部側
壁から基板表面方向への異常結晶成長は前述のＳｉＮひ
さしによって防止できる。

ここで、ノンドープのＩｎＰ層は、−旦エッチングされ
たＩｎＰ表面にＩｎＧａＡｓＰを結晶成長する前に、バ
ッファ層として形成するものである。

次いで、第１図（ｅ）に示す如く、ＭＯＣＶＤ法により
ＩｎＧａＡｓＰ層１５上にｎ型１ｎＰ結晶（第３の結晶
領域）１６を５Ｘ１０”α−３の不純物濃度で形成する
。ｎ型１ｎＰ結晶１６はＩｎＧａＡｓＰ活性層に連続し
て形成し、基板１１の表面と平坦となるように形成する
。

次いで、第１図（ｆ）に示す如く、新たにＳｉＮ膜１２
ｃを基板表面に選択的に形成する。ＳｉＮ膜１２ｃは、
ｐ型１ｎＰ結晶１４．ＩｎＧａＡｓ２層１５及びｎ型１
ｎＰ結品１６の一部が露出するように形成する。

次いで、第１図（ｇ）に示す如く、ＳｉＮ膜１２ｃをマ
スクとして用い、高抵抗１ｎＰ結晶（第４の結晶領域）
１７を基板表面に選択的に形成する。高抵抗１ｎＰ結晶
１７は、ノンドープＩｎＰ或いはＦｅドープＩｎＰ結晶
を約０．２ａ　ｍの厚さとなるようにＭＯＣＶＤ法で形
成する。

次いで、第１図（ｈ）に示す如（ＳｉＮ膜１２ｃに窓部
を設けたのち、同図（１）に示す如くｐ型電極１８及び
ｎ型電極１９を形成する。各々の電極１８．１９は接触
部を除いて高抵抗基板１１上のＳｉＮ膜１２ｃ上に大部
分を形成する。つまり、電極配線とｐ警戒いはｎ型半導
体結晶との対向面積は極めて小さいものとなる。

かくして作成されたレーザダイオードは、電極配線或い
はポンディングパッド部の寄生容量が従来の約１／１０
０の０．ｆｌｌｐＰに激減した。また、段差のない構造
であることから他の半導体素子、例えば電界効果トラン
ジスタ、受光素子とのモノリシック集積化が完全プレー
ナ構造で可能となった。そして一このレーザダイオード
は、従来の約３倍の１５ＧＨｚの変調が可能であった。

第２図は本発明の第２の実施例の概略構成を示す断面図
である。この実施例が先に説明した第１の実施例と異な
る点は、凹部形成のためのエツチング方法及び凹部埋込
みのための選択的結晶成長方法にある。

即ち本実施例では、基板凹部の形成に臭化水素混合液を
用いることにより、基板凹部に緩やかな傾斜を持たせる
。この凹部にハイドライド気相成長法によって！１！２
．の結晶領域であるＩ　ｎＧａＡｓＰ層を形成すると、
基板凹部の側壁と底部との厚さに差が生じる。これは、
基板結晶の面方位によって成長速度が異なるためであり
、側壁の方が底部に比べて約１０倍厚く成長する。

これらの方法を用いることにより、第２図に示す如く、
絶縁性基板２１（高抵抗半導体基体）上に選択的に形成
したｎ型１ｎＰ結晶（第１の結晶領域）２４．ノンドー
プＩｎＰ層（図示せず）及びノンドープＩ　ｎＧａＡｓ
活性層（第２の結晶領域）２５．ｐ型１ｎＰ結晶（第３
の結晶領域）２６及び高抵抗１ｎＰ結晶（第４の結晶領
域）２７と、ＳｉＮ絶縁膜２２．ｎ型電極２８及びｐ型
電極２９とからなるレーザダイオードが構成される。

この場合、第１の実施例の特徴に加え次の利点がある。

通常ｐ型結晶成長の不純物にはＺｎを用いるが、Ｚｎは
拡散係数が高いためｐ型結晶成長はｎ型結晶成長より後
の方が制御性に優れることになる。しかし、第１図に示
した構造では、特に第２の結晶領域がｎ型の場合、ｐ型
結品を後から形成するとｐｎ接合面積が大きくなり寄生
容量が増加し、電流密度が少なくなる。そこで、気相成
長法による成長速度面方位依存性を利用して凹部の底部
を約０６０２μｍと極めて薄く形成することにより、第
１の実施例を上回る特性のレーザダイオードを実現する
ことができる。これは、結品盛長の制御性に加えて、基
板に含まれているＦｅ不純物の拡散によって基板凹部底
部に形成した薄い第２の結晶領域を高抵抗化することが
要点となっている。

第３図は本発明の第３の実施例に係わる分布帰還型レー
ザダイオードの概略構成を示す斜視図である。第３図に
おいて、３１は絶縁性１ｎＰ基板（高抵抗半導体基体）
、３２はＳｉＮ絶縁膜、３４はｐ型１ｎＰ結晶（第２の
結晶領域）、３５′はノンドープノンドープＩｎＰ層、
３５はノンドープＩ　ｎＧａＡｓ活性層（第２の結晶層
）、３６はｎ型１ｎＰ結晶（第３の結晶領域）、３７は
高抵抗ＩｎＰ結晶（第４の結晶領域）、３８はｐ型電極
、３９はｎ型電極であり、３７ａは回折格子である。

ここで、第１の実施例の第１図（ｆ’）に示す工程或い
は（ｇ）に示す工程において、第４の結晶領域３７に回
折格子３７ａを形成することによって、分布帰還型レー
ザを構成できる。このレーザの特徴は、活性層を含む主
たる結晶成長を構成した後に回折格子を設計値通りに形
成できることである。即ち、回折格子の周期を選ぶこと
によって、同一基板から要求通りの波長のレーザ光を簡
便に得ることができる。回折格子はｐ型１ｎＰ結晶３４
．ノンドープＩｎＰＨ１３５’、ノンドープＩ　ｎＧａ
Ａｓ活性層３５及びｎ型１ｎＰ結晶３６の表面を約０．
２μｍエツチングした後に形成すると優れた回折効率を
示した。

なお、以上の実施例において、第４の結晶領域に変えて
５ｉ０２絶縁膜を形成した場合、レーザダイオードの応
答特性に支障はなく、製造工程を簡略化できる特徴を有
する。また、第１の結晶領域及び第３の結晶領域の表面
部にＩ　ｎＧａＡｓによるコンタクト層（図示せず）を
設けることにより、電極の接触抵抗をより低減すること
ができる。

第４図は本発明の第４の実施例に係わるフォトダイオー
ドの概略構成を示す平面図、第５図は第４図の矢視Ａ−
Ａ’断面図である。この実施例は、凹部の辺の方向を所
定方位に規定することにより、凹部内に形成する結晶の
異常成長を防止したものである。

まず、主面が（１００）面を有する高抵抗ＩｎＰ基板４
１を用意する。第４図におけるＩｎＰ基板４１は結晶方
位を説明するために８角形で示してあり、＜０１１＞方
向に直角な面がへき開面となる。

次いで、主面上に矩形状の窓を開けたＳｉＮ膜（図示せ
ず）を形成する。この際、矩形を構成する辺が＜０１１
＞方向と平行とならないようにパターンを形成する。次
いで一この矩形パターンを用いてＩｎＰ基板４１に深さ
約４μｍの凹部を形成する。この凹部内にＭＯＣＶＤ法
によって選択的結晶成長を行い、平坦化するように第１
結晶領域４４を形成する。第１結晶領域４４はＩ　Ｘ　
１０　”ａｘ−’の不純物濃度を有するｐ型ＩｎＰ結晶
とする。

次いで、、新たに矩形状の窓を開けたＳｉＮ膜４２を形
成する。ＳｉＮ膜４２の矩形パターンも１辺が＜０１１
＞方向と非平行となるように設け、一部が第１の結晶領
域４４と重複するように位置合わせする。

次いで、ＳｉＮ膜４２をマスクとして用い、第１結晶領
域４４の一部と高抵抗１ｎＰ基板４１の一部を同時に混
酸エツチングにより深さ３μｍの凹部を形成する。続い
て、ＳＬＮ膜４２をマスクとして、凹部に選択的結晶成
長をＭＯＣＶＤ法によって行う。選択的結晶成長は、ま
ずｎ型Ｉ　ｎＧａＡｓ層４５を７　Ｘ　１０１４ｃｊｌ
−３の濃度で約１．７μｍの厚さで凹部に沿って形成す
る。このＩ　ｎＧａＡｓ層４５が波長１４〜１．５５μ
ｍ領域の光吸収層であり、第２の結晶領域とする。なお
、Ｉ　ｎＧａＡｓ層４５を形成する前に、ＩｎＰバッフ
ァ層（図示せず）を約０．３μｎ形成してもよい。

次いで、Ｉ　ｎＧａＡｓ層４５上にｎ型１ｎＰ結品４６
ａを２　Ｘ　１０１６ａｎ−’の濃度で約１ｕｍの厚さ
で形成する。続いて、ｎ型１ｎＰ結晶４６ｂをＩ　Ｘ　
１０１８ｃｒｔｒ−３の濃度で約ｏ、ａμｍノ厚すテ形
成し、前述の凹部を平坦化する。これらｎ型１ｎＰ結晶
４６ａ、４６ｂを合わせて第３の結晶領域とする。次い
で、ＳｉＮ２膜４７を第１乃至第３の結晶領域表面部に
形成し、ｐ型電極４８及びｎ型電極４９を形成する。

かくして作成されたフォトダイオードの電極配線は高抵
抗基ｌ１２４１上のＳｉＮ絶縁膜４２上に形成されてお
り、寄生容量は殆どないみさらに、電極４８．４９の各
々の接触面積も従来に比べて広く構成でき、接触抵抗も
低減化できた。これらの効果によって従来に比べて数倍
の高速応答特性が得られた。

第６図は本発明の第５の実施例に係わる電界効果トラン
ジスタの概略構成を示す断面図である。

この実施例では、前記第１図（ａ）〜（ｈ）と同様に選
択的エツチング及び選択的結晶成長を行い、高抵抗基板
６１、不純物濃度２×１０１１０１７ｃのｎ型Ｉ　ｎＧ
ａＡｓ結晶（第１の結晶領域）６４、不純物濃度Ｉ　Ｘ
　１０１６ｃｍ−３＋厚さ　０．８ｕ　７７Ｚのｎ型Ｉ
ｎＧａ−Ａｓ結晶（第２の結晶領域）６５、不純物濃度
２　Ｘ　１０１７ｃｍ’のｎ型１ｎＧａＡｓ結晶（第３
の結晶領域）６６を形成する。次いで、第１乃至第３の
結晶領域の一部を覆うように第４の結晶領域６７として
のノンドープＩｎＡｌＡｓ層を厚さ０．０５μｍ形成す
る。

次いで、ＡｕＧｅソース電極６８及びＡｕＧｅドレイン
電極６９を形成すると共に、Ａ、ｅゲート電極７０を形
成することにより、電界効果トランジスタ（ＦＥＴ）を
完成する。

このようにして作成したＦＥＴは、チャネル長が第２の
結晶領域６５の成長膜厚により決定されるため、チャネ
ル長を従来に比べて極めて制御性良く設定することが可
能である。即ち、従来構造ではチャネル長がフォトリソ
グラフィの制限によって約１μｍを下限としていたが、
本構造によって簡単に１μｍ以下のチャネル長を達成で
き、優れたＦＥＴを実現できた。

［発明の効果］以上詳述したように本発明によれば、寄生容量の低減化
とブレーナ構造化が可能となり、高速応答の半導体レー
ザ、受光素子及びＦＥＴ等を実現することができる。そ
して一この無段差プレーナ構造により、半導体レーザ、
受光素子及びＦＥＴ等を同一基板上で組合わせた所謂、
光・電子集積化装置を形成することも可能となる。この
光・電子集積化装置は相互インダクタンスの点でも有効
であり、超高速光通信用半導体装置として極めて優れた
ものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わるレーザダイオー
ドの製造工程を示す断面図、第２図は本発明の第２の実
施例の概略構成を示す断面図、４図は本発明の第４の実
施例に係わるフォトダイオードの概略構成を示す平面図
、第５図は第４図の矢視Ａ−Ａ’断面図、第６図は本発
明の第５の実施例に係わる電界効果トランジスタの概略
構成を示す断面図、第７図及び第８図はそれぞれ従来の
問題点を説明するための断面図である。１１・・・高抵抗ＩｎＰ基板（高抵抗半導体基体）、１
２ａ、１２ｂ、　　１２ｃｍ５ｉＮ絶縁膜、１３ａ・・
・第１の凹部、１３ｂ・・・第２の凹部、１３ｃ・・・
第３の凹部、１４・・・ｐ型１ｎＰ結晶（第１の結晶領
域）、１５・・・ノンドープＩｎＧａＡｓＰ活性層（第
２の結晶領域）、１６・・・ｎ型１ｎＰ結晶（第３の結
晶領域）、１７・・・高抵抗！ｎＰ結晶（第４の結晶領
域）、１８．１９・・・電極。出願人代理人　弁理士　鈴江武彦＾　　　　　　　　　　　　　　　　　　　　　　＾フ
　　　　　　　　　　　　Φ

Claims

【特許請求の範囲】

（１）高抵抗半導体基体の主面に形成された第１の凹部
を平坦化するように埋込み形成された第１の結晶領域と
、この第１の結晶領域の一部を含むように前記高抵抗半
導体基体の主面に形成された第２の凹部に沿って形成さ
れた第２の結晶領域と、この第２の結晶領域が形成され
た第２の凹部を平坦化するように埋込み形成された第３
の結晶領域を具備してなることを特徴とする半導体装置
。
（２）前記高抵抗半導体基体の主面は（１００）面であ
り、前記第１の凹部は少なくとも１辺が＜０１１＞方位
と非平行に形成されたものであることを特徴とする特許
請求の範囲第１項記載の半導体装置。
（３）前記第１乃至第３の結晶領域の一部を覆うように
第４の結晶領域又は絶縁体を選択的に形成し一この第４
の結晶領域又は絶縁体上に電極を形成してなることを特
徴とする特許請求の範囲第１項記載の半導体装置。
（４）高抵抗半導体基体の主面に第１の凹部を形成する
工程と、第１の凹部を平坦化するように第１の結晶領域
を埋込み形成する工程と、第１の結晶領域の一部を含む
ように前記高抵抗半導体基体の主面に第２の凹部を形成
する工程と、第２の凹部に沿って第２の結晶領域を形成
する工程と、第２の凹部を平坦化するように第３の結晶
領域を埋込み形成する工程とを含むことを特徴とする半
導体装置の製造方法。
（５）前記高抵抗半導体基体の主面を（１００）面とし
、前記第１の凹部の少なくとも１辺を＜０１１＞方位と
非平行に形成したことを特徴とする特許請求の範囲第４
項記載の半導体装置の製造方法。
（６）前記第１乃至第３の結晶領域の一部を覆うように
第４の結晶領域又は絶縁体を選択的に形成し、この第４
の結晶領域又は絶縁体上に電極を形成したことを特徴と
する特許請求の範囲第４項記載の半導体装置の製造方法
。
（７）前記第１乃至第３の結晶領域を、有機金属化学気
相成長法により形成したことを特徴とする特許請求の範
囲第４項記載の半導体装置の製造方法。