JPS611027A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、光半導体素子と通常の半導体素子のように高
さの差が大である半導体素子を同一基板上に集積化する
ような場合に適用して好結果が得られる半導体装置の製
造方法にかんする。
さの差が大である半導体素子を同一基板上に集積化する
ような場合に適用して好結果が得られる半導体装置の製
造方法にかんする。
従来技術と問題点
近年、光半導体素子、例えば、pinフォト・ダイオー
ドと通常の半導体素子、例えば、電界効果型トランジス
タとを組合せて同一基板上に形成することが盛んに研究
されている。
ドと通常の半導体素子、例えば、電界効果型トランジス
タとを組合せて同一基板上に形成することが盛んに研究
されている。
第1図はそのような半導体装置の要部切断側面図である
。
。
図に於いて、■は半絶縁性GaAs基板、2はn型Ga
As能動層、3はn+型GaAsコアタクト層、4ばn
−型GaAs光吸収層、5はp+型AAGaAsコンタ
クト層、6はソース電極、7はドレイン電極、8はゲー
ト電極、9はn側コンタクト電極、10はp側コンタク
ト電極、hνは入射光、FTは電界効果型トランジスタ
部分、PDはpinフォト・ダイオード部分をそれぞれ
示している。
As能動層、3はn+型GaAsコアタクト層、4ばn
−型GaAs光吸収層、5はp+型AAGaAsコンタ
クト層、6はソース電極、7はドレイン電極、8はゲー
ト電極、9はn側コンタクト電極、10はp側コンタク
ト電極、hνは入射光、FTは電界効果型トランジスタ
部分、PDはpinフォト・ダイオード部分をそれぞれ
示している。
ここで、各半導体層に於ける不純物濃度及び厚さを例示
すると次の通りである。
すると次の通りである。
n型GaAs能動層2について
不純物濃度: I X 10” (cm−”)厚さ4
0.2Cμm〕 n+型GaASコンタクト層3について不純物濃度:
I X 1018(cm−3)厚さ=2 〔μm〕 n−型G a As光吸収層について 不純物濃度: 5 X 10+4(cm−’)厚さ=3
〔μm〕 p+型AβGaAsコンタクト層5 不純物濃度: > I X 101” CCm−”J
厚さ:1 〔μm〕 さて、前記説明した第1図に見られるpinフォト・ダ
イオード部分PDに於ける半導体層全体の厚さは6 〔
μm〕以上にもなり、これに対し、電界効果型トランジ
スタ部分FTのn型GaAs能動層2に於ける厚さは0
.2〔μm〕程度であるから、両者を同一基板の表面に
そのまま形成したのでは、その段差は極めて大きいもの
になってしまう。
0.2Cμm〕 n+型GaASコンタクト層3について不純物濃度:
I X 1018(cm−3)厚さ=2 〔μm〕 n−型G a As光吸収層について 不純物濃度: 5 X 10+4(cm−’)厚さ=3
〔μm〕 p+型AβGaAsコンタクト層5 不純物濃度: > I X 101” CCm−”J
厚さ:1 〔μm〕 さて、前記説明した第1図に見られるpinフォト・ダ
イオード部分PDに於ける半導体層全体の厚さは6 〔
μm〕以上にもなり、これに対し、電界効果型トランジ
スタ部分FTのn型GaAs能動層2に於ける厚さは0
.2〔μm〕程度であるから、両者を同一基板の表面に
そのまま形成したのでは、その段差は極めて大きいもの
になってしまう。
そこで、この従来例では、半絶縁性GaAs基板1の一
部を除去し、pinフォト・ダイオードPDの厚さに相
当する深さを有する凹所を形成し、該凹所内にpinフ
ォト・ダイオード部分PDを、そして、凹所外、即ち、
半絶縁性GaAs基板1に於ける本来の表面に電界効果
型トランジスタ部分FTをそれぞれ形成してあり、その
ようにすることに依って、全体の表面に於ける高さを揃
えるようにしている。
部を除去し、pinフォト・ダイオードPDの厚さに相
当する深さを有する凹所を形成し、該凹所内にpinフ
ォト・ダイオード部分PDを、そして、凹所外、即ち、
半絶縁性GaAs基板1に於ける本来の表面に電界効果
型トランジスタ部分FTをそれぞれ形成してあり、その
ようにすることに依って、全体の表面に於ける高さを揃
えるようにしている。
このようにした場合、写真工程が容易にはなるが、従来
技術に依って前記凹所を形成した場合、該凹所に於ける
傾斜面がかなり切り立った状態に形成されるので、pi
nフォト・ダイオード部分PDと電界効果型トランジス
タ部分FTとを結ぶ配線が断線する店があり、また、例
えばフォト・レジスト工程を必要とする種々の加工をす
る際に急峻なメサ・エツジ部分を覆う為に厚いフォト・
レジスト膜を形成しなければならないなど種々の対策が
必要である。
技術に依って前記凹所を形成した場合、該凹所に於ける
傾斜面がかなり切り立った状態に形成されるので、pi
nフォト・ダイオード部分PDと電界効果型トランジス
タ部分FTとを結ぶ配線が断線する店があり、また、例
えばフォト・レジスト工程を必要とする種々の加工をす
る際に急峻なメサ・エツジ部分を覆う為に厚いフォト・
レジスト膜を形成しなければならないなど種々の対策が
必要である。
このような欠点を回避する為、pinフォト・ダイオー
ド部分PDをメサ・エツチングすることなく、その表面
を半絶縁性GaAs基板1のそれと同一に保つことが考
えられる。
ド部分PDをメサ・エツチングすることなく、その表面
を半絶縁性GaAs基板1のそれと同一に保つことが考
えられる。
そのようにする場合、凹所内を含め全面に半導体層を成
長させ、該凹所内にのみ半導体層を残して他を機械的或
いは化学的に除去することになるが、従来技術でそのよ
うな加工をすると、凹所内に成長された半導体層に於け
る厚さのウェハ内均−性及び製造歩留りが悪く、また、
特に化学的な除去に依った場合、pinフォト・ダイオ
ード部分PDの表面と半絶縁性Gafi、s基板1の表
面との界面部分に於いて、p1nフォト・ダイオード部
分PDのエツチング制御が困難であることから過剰なエ
ツチングがされて凹所が形成される等、この場合も製造
歩留りなどの面で問題がある。
長させ、該凹所内にのみ半導体層を残して他を機械的或
いは化学的に除去することになるが、従来技術でそのよ
うな加工をすると、凹所内に成長された半導体層に於け
る厚さのウェハ内均−性及び製造歩留りが悪く、また、
特に化学的な除去に依った場合、pinフォト・ダイオ
ード部分PDの表面と半絶縁性Gafi、s基板1の表
面との界面部分に於いて、p1nフォト・ダイオード部
分PDのエツチング制御が困難であることから過剰なエ
ツチングがされて凹所が形成される等、この場合も製造
歩留りなどの面で問題がある。
発明の目的
本発明は、高さに大きな差がある半導体素子をその表面
が同一平面に在るように揃えて同一基板上に形成するこ
とができるようにする為の凹所が緩やかな傾斜面を介し
て形成されるようにし、該凹所内に形成される半導体層
の厚さがウェハ内で均一に維持され、且つ、該ウェハの
製造歩留りが向上されるようにし、その結果、半導体装
置を製造した場合、各半導体素子を配線で容易に接続で
きるプレーナ型にすることが可能であるようにして断線
が生じないようにする。
が同一平面に在るように揃えて同一基板上に形成するこ
とができるようにする為の凹所が緩やかな傾斜面を介し
て形成されるようにし、該凹所内に形成される半導体層
の厚さがウェハ内で均一に維持され、且つ、該ウェハの
製造歩留りが向上されるようにし、その結果、半導体装
置を製造した場合、各半導体素子を配線で容易に接続で
きるプレーナ型にすることが可能であるようにして断線
が生じないようにする。
発明の構成
本発明に於ける半導体装置の製造方法では、基板にポリ
イミド系樹脂膜を形成し、次いで、該ポリイミド系樹脂
膜に温度分布をもつ熱処理を施してからエツチングする
ことに依り周辺に緩斜面を有するパターンを形成し、次
いで、トライ・エツチング法を適用して前記ポリイミド
系樹脂膜に於けるパターンを前記基板に転写することに
依り周辺に緩斜面を有する凹所を形成する工程が含まれ
てなることを特徴とする構成を採っている。
イミド系樹脂膜を形成し、次いで、該ポリイミド系樹脂
膜に温度分布をもつ熱処理を施してからエツチングする
ことに依り周辺に緩斜面を有するパターンを形成し、次
いで、トライ・エツチング法を適用して前記ポリイミド
系樹脂膜に於けるパターンを前記基板に転写することに
依り周辺に緩斜面を有する凹所を形成する工程が含まれ
てなることを特徴とする構成を採っている。
この構成を採ることに依り、暴仮に形成された前記凹所
を埋める半導体層を成長さ一+i月つその不要部分を除
去した場合、該凹所の周辺が緩斜面をなしていることが
ら該凹所内に成長された半導体層の厚さは所定値に維持
され、製造歩留りは向上する。
を埋める半導体層を成長さ一+i月つその不要部分を除
去した場合、該凹所の周辺が緩斜面をなしていることが
ら該凹所内に成長された半導体層の厚さは所定値に維持
され、製造歩留りは向上する。
本発明に於いて、前記のようにポリイミド系樹脂膜を用
いる理由は、この樹脂膜が、第2図に見られるような特
性を有し、且つ、半導体装置に於いて、安定な材料とし
て多用されていることに依る。
いる理由は、この樹脂膜が、第2図に見られるような特
性を有し、且つ、半導体装置に於いて、安定な材料とし
て多用されていることに依る。
第2図はポリイミド系樹脂が熱処理温度に依ってエツチ
ング・レートが変化することを表す線図である。
ング・レートが変化することを表す線図である。
図では、縦軸にエツチング・レー)ERを、横軸に熱処
理温度Tをそれぞれ採っである。
理温度Tをそれぞれ採っである。
このデータを得た際に用いたエツチング液は無水ヒドラ
ジン系液、また、エツチング温度は25〔℃〕であった
。
ジン系液、また、エツチング温度は25〔℃〕であった
。
図から判るように、ポリイミド系樹脂に於けるエツチン
グ・レートは熱処理温度に大きく依存している。
グ・レートは熱処理温度に大きく依存している。
従って、ポリイミド系樹脂膜を形成し、温度分布をもた
せたベーキングを行ってからエツチングをすることに依
り、周辺に緩斜面を有するパターンを形成することがで
きる。
せたベーキングを行ってからエツチングをすることに依
り、周辺に緩斜面を有するパターンを形成することがで
きる。
本発明では、周辺が緩斜面をなしている凹所を基板に形
成するに際し、先ず、周辺が緩斜面をなしている開口を
有するポリイミド系樹脂膜を基板上に形成する。
成するに際し、先ず、周辺が緩斜面をなしている開口を
有するポリイミド系樹脂膜を基板上に形成する。
それには、前記したようにポリイミドに於けるエツチン
グ・レートが熱処理温度に大きく依存して変化すること
に着目し、例えば、レーザ光の照射に分布をもたせて熱
処理温度を緩やかに変化させ、これに依り前記したよう
な周辺が緩斜面をなしている開口を有するポリイミド系
樹脂膜を形成し、そのパターンを基板に転写するごとに
依り、その基板に同様な緩斜面を有する凹所を形成する
ものである。
グ・レートが熱処理温度に大きく依存して変化すること
に着目し、例えば、レーザ光の照射に分布をもたせて熱
処理温度を緩やかに変化させ、これに依り前記したよう
な周辺が緩斜面をなしている開口を有するポリイミド系
樹脂膜を形成し、そのパターンを基板に転写するごとに
依り、その基板に同様な緩斜面を有する凹所を形成する
ものである。
発明の実施例
第3図乃至第1O図は本発明一実施例を解説する為の工
程要所に於ける半導体装置の要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。
程要所に於ける半導体装置の要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。
第3図参照
(al 半絶縁性GaAs基板21上に厚さ例えば6
〔μm〕程度のポリイミド系樹脂膜22を形成する。
〔μm〕程度のポリイミド系樹脂膜22を形成する。
(bl ポリイミド系樹脂膜22にレーザ光を照射し
て熱処理を行うが、その際、凹所形成予定部分の中央で
レーザ光が最も疎になるか、或いは、全く照射されない
ように、そして、そこから離隔するにつれて密になるよ
うに照射する。
て熱処理を行うが、その際、凹所形成予定部分の中央で
レーザ光が最も疎になるか、或いは、全く照射されない
ように、そして、そこから離隔するにつれて密になるよ
うに照射する。
前記のようにしてレーザ光の照射を行うと、凹所形成予
定部分の中央近傍が最も露光量が少なく、従って、温度
が低く、そこから離隔するにつれて露光量は多く、従っ
て、温度は高(なり、従って、緩やかな温度分布をもっ
た熱処理が行われることになる。
定部分の中央近傍が最も露光量が少なく、従って、温度
が低く、そこから離隔するにつれて露光量は多く、従っ
て、温度は高(なり、従って、緩やかな温度分布をもっ
た熱処理が行われることになる。
第4図参照
(C1前記のようにして熱処理を行ったポリイミド系樹
脂膜22を、例えば、無水ヒドラジン系のエツチング液
を用いてエツチングすると、図示されているように、周
辺に緩斜面22Aを存するパターン22′が形成される
。
脂膜22を、例えば、無水ヒドラジン系のエツチング液
を用いてエツチングすると、図示されているように、周
辺に緩斜面22Aを存するパターン22′が形成される
。
第5図参照
(dl イオン・エツチング法或いは反応性イオン・
エツチング法等のドライ・エッチング法を適用すること
に依り全面をエツチングする。
エツチング法等のドライ・エッチング法を適用すること
に依り全面をエツチングする。
このエツチングに依って、ポリイミド系樹脂膜22に於
けるパターン22′が半絶縁性GaAs基板21に転写
されて周辺に緩斜面を有する凹所21′が形成される。
けるパターン22′が半絶縁性GaAs基板21に転写
されて周辺に緩斜面を有する凹所21′が形成される。
第6図参照
felpinフォト・ダイオードを形成する為に必要と
される層構成の多層半導体層を形成する。
される層構成の多層半導体層を形成する。
例えば、分子線エピタキシャル成長(molecula
r beam epitaxy:MBE)法を適用
することに依り、次の各層を順次に成長させる。
r beam epitaxy:MBE)法を適用
することに依り、次の各層を順次に成長させる。
n+型GaAsコンタクト層23
不純物濃度:lX1018 (cm −’ )厚さ:2
〔μm〕 n−型GaAs光吸収層24 不純物濃度: 5X10夏’ (cm −3)厚さ:
3 〔μm〕 Aj!XGa、−、As高抵抗層25 X(直 = 0. 3 比抵抗ρ:〜108 〔Ω・ω〕 厚さ;1 〔μm〕 尚、AAx Ga1q As高抵抗層25はp+型であ
っても良い。また、例示されているように、ANXGa
、−XAs層が高抵抗層である場合、この部分には、後
にp+型領領域形成する必要があることは勿論である。
〔μm〕 n−型GaAs光吸収層24 不純物濃度: 5X10夏’ (cm −3)厚さ:
3 〔μm〕 Aj!XGa、−、As高抵抗層25 X(直 = 0. 3 比抵抗ρ:〜108 〔Ω・ω〕 厚さ;1 〔μm〕 尚、AAx Ga1q As高抵抗層25はp+型であ
っても良い。また、例示されているように、ANXGa
、−XAs層が高抵抗層である場合、この部分には、後
にp+型領領域形成する必要があることは勿論である。
第7図参照
ffl 厚さ例えば6〔μm〕程度のポリイミド系樹
脂膜26を再び形成する。
脂膜26を再び形成する。
(gl 前記工程(blに於いて実施したポリイミド
系樹脂膜22の熱処理の場合とは、温度分布が逆になる
ように、即ち、凹所21′の中央に於ける温度が最も高
く、そこから離隔するにつれて低くなるような熱処理を
行う。
系樹脂膜22の熱処理の場合とは、温度分布が逆になる
ように、即ち、凹所21′の中央に於ける温度が最も高
く、そこから離隔するにつれて低くなるような熱処理を
行う。
第8図参照
(h) ポリイミド系樹脂膜26のエツチングを行う
と、図示されているように、凹所21′内のみにポリイ
ミド系樹脂膜26を残留させることができる。
と、図示されているように、凹所21′内のみにポリイ
ミド系樹脂膜26を残留させることができる。
第9図参照
(i) 前記工程(dlに於ける場合と全く同様にし
てドライ・エッチングを行う。
てドライ・エッチングを行う。
このエツチングに依り、pinフォト・ダイオード部分
PDが半絶縁性GaAs基板21内に完全に埋め込まれ
た状態になる。
PDが半絶縁性GaAs基板21内に完全に埋め込まれ
た状態になる。
第1O図参照
(jl 例えばイオン注入法を適用することに依り、
電界効果型トランジスタ部分FTに於ける能動領域27
を形成する。尚、前記したように、記号25で指示した
AnXGa、H□As層が高抵抗層である場合には、こ
の工程に於ける前後で該高抵抗層内にp+型領領域形成
すると良い。
電界効果型トランジスタ部分FTに於ける能動領域27
を形成する。尚、前記したように、記号25で指示した
AnXGa、H□As層が高抵抗層である場合には、こ
の工程に於ける前後で該高抵抗層内にp+型領領域形成
すると良い。
(kl この後、通常の技法を適用することに依り、
pinフォト・ダイオード部分のn側コンタクト電極2
8、p側コンタクト電極29及び電界効果型トランジス
タ部分のソース電極30、ドレイン電極31、ゲート電
極32等を形成して完成する。
pinフォト・ダイオード部分のn側コンタクト電極2
8、p側コンタクト電極29及び電界効果型トランジス
タ部分のソース電極30、ドレイン電極31、ゲート電
極32等を形成して完成する。
このようにして得られた半導体装置の表面は平坦である
。
。
前記実施例では温度分布を持つ熱処理を施すのに、レー
ザ光の走査を制御することに依って行っているが、レー
ザ光をビーム・エキスパンダで広げる操作をすれば、ス
ポット照射に依っても温度分布を発生させることが可能
である。
ザ光の走査を制御することに依って行っているが、レー
ザ光をビーム・エキスパンダで広げる操作をすれば、ス
ポット照射に依っても温度分布を発生させることが可能
である。
発明の効果
本発明に於ける半導体装置の製造方法では、基板にポリ
イミド系樹脂膜を形成し、次いで、該ポリイミド系樹脂
膜に温度分布をもつ熱処理を施してからエツチングする
ことに依り周辺に緩斜面を有するパターンを形成し、次
いで、ドライ・エッチング法を適用して前記ポリイミド
系樹脂膜に於けるパターンを前記基板に転写することに
依り周辺に緩斜面を有する凹所を形成する工程が含まれ
てなることを特徴とする構成を採っている。
イミド系樹脂膜を形成し、次いで、該ポリイミド系樹脂
膜に温度分布をもつ熱処理を施してからエツチングする
ことに依り周辺に緩斜面を有するパターンを形成し、次
いで、ドライ・エッチング法を適用して前記ポリイミド
系樹脂膜に於けるパターンを前記基板に転写することに
依り周辺に緩斜面を有する凹所を形成する工程が含まれ
てなることを特徴とする構成を採っている。
このように、本発明に依れば、周辺に緩斜面を有する凹
所を容易に形成することができるから、その凹所内を埋
める半導体層を成長させ、その不要部分を除去した場合
、凹所内に於ける半導体層の厚さはウェハ全面に亙り均
一となり、その製造歩留りも飛躍的に向上するものであ
る。従って、このウェハを用いて光半導体素子と通常の
半導体素子のように高さに差がある半導体素子を集積化
した場合、配線が容易になることば勿論のこと、得られ
る半導体装置の特性は良好である。
所を容易に形成することができるから、その凹所内を埋
める半導体層を成長させ、その不要部分を除去した場合
、凹所内に於ける半導体層の厚さはウェハ全面に亙り均
一となり、その製造歩留りも飛躍的に向上するものであ
る。従って、このウェハを用いて光半導体素子と通常の
半導体素子のように高さに差がある半導体素子を集積化
した場合、配線が容易になることば勿論のこと、得られ
る半導体装置の特性は良好である。
本発明を実施するに際しては、何等特殊な技術を必要と
せず、例えば、ポリイミド系樹脂膜に対して温度分布を
もつ熱処理を施すにも現用の技術に依って容易に達成す
ることができる。
せず、例えば、ポリイミド系樹脂膜に対して温度分布を
もつ熱処理を施すにも現用の技術に依って容易に達成す
ることができる。
第1図は従来の半導体装置を例示する要部切断側面図、
第2図はポリイミド系樹脂膜に於ける熱処理温度Tとエ
ツチング・レー1−ERとの関係を示す線図、第3図乃
至第10図は本発明一実施例を説明する為の工程要所に
於ける半導体装置の要部切断側面図をそれぞれ表してい
る。 図に於いて、21は半絶縁性GaAs基板、 21′
は凹所、22はポリイミド系樹脂膜、22Aは緩斜面、
22′は凹所のバクーン、23はn+型GaAsコンタ
クト層、24はn−型GaAS光吸収層、25はAlx
G ” I−X A S高抵抗層、26はポリイミド
系樹脂膜、27は能動領域、28はn側コンタクト電極
、29はp側コンタクト電極、30はソース電極、31
はドレイン電極、32はゲート電極をそれぞれ示してい
る。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第1図 第2図 T [C’l 第3図 if J f 1IJIIllIIlllli第
4図 第5図 21′ 第6図 第8図
第2図はポリイミド系樹脂膜に於ける熱処理温度Tとエ
ツチング・レー1−ERとの関係を示す線図、第3図乃
至第10図は本発明一実施例を説明する為の工程要所に
於ける半導体装置の要部切断側面図をそれぞれ表してい
る。 図に於いて、21は半絶縁性GaAs基板、 21′
は凹所、22はポリイミド系樹脂膜、22Aは緩斜面、
22′は凹所のバクーン、23はn+型GaAsコンタ
クト層、24はn−型GaAS光吸収層、25はAlx
G ” I−X A S高抵抗層、26はポリイミド
系樹脂膜、27は能動領域、28はn側コンタクト電極
、29はp側コンタクト電極、30はソース電極、31
はドレイン電極、32はゲート電極をそれぞれ示してい
る。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第1図 第2図 T [C’l 第3図 if J f 1IJIIllIIlllli第
4図 第5図 21′ 第6図 第8図
Claims (1)
- 基板にポリイミド系樹脂膜を形成し、次いで、該ポリイ
ミド系樹脂膜に温度分布をもつ熱処理を施してからエッ
チングすることに依り周辺に緩斜面を有するパターンを
形成し、次いで、ドライ・エッチング法を適用して前記
ポリイミド系樹脂膜に於けるパターンを前記基板に転写
することに依り周辺に緩斜面を有する凹所を形成する工
程が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59098543A JPS611027A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製造方法 |
US06/734,319 US4719498A (en) | 1984-05-18 | 1985-05-14 | Optoelectronic integrated circuit |
EP85303488A EP0162677B1 (en) | 1984-05-18 | 1985-05-17 | Method of forming a semiconductor device comprising an optical and an electronic element |
DE85303488T DE3587588D1 (de) | 1984-05-18 | 1985-05-17 | Verfahren zur Herstellung einer Halbleitervorrichtung mit einem optischen und einem elektronischen Bauelement. |
US07/112,305 US5001080A (en) | 1984-05-18 | 1987-10-26 | Method for producing a monolithically integrated optoelectronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59098543A JPS611027A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS611027A true JPS611027A (ja) | 1986-01-07 |
JPH037145B2 JPH037145B2 (ja) | 1991-01-31 |
Family
ID=14222598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59098543A Granted JPS611027A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS611027A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51117136A (en) * | 1975-04-09 | 1976-10-15 | Tokyo Shibaura Electric Co | Plasma etching process |
JPS5245273A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Method for production of semiconductor device |
JPS5775431A (en) * | 1980-10-28 | 1982-05-12 | Fujitsu Ltd | Formation of pattern |
JPS57102025A (en) * | 1980-12-17 | 1982-06-24 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5842255A (ja) * | 1981-09-07 | 1983-03-11 | Mitsubishi Electric Corp | 多層配線をもつ半導体実装基板とその製造方法 |
-
1984
- 1984-05-18 JP JP59098543A patent/JPS611027A/ja active Granted
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51117136A (en) * | 1975-04-09 | 1976-10-15 | Tokyo Shibaura Electric Co | Plasma etching process |
JPS5245273A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Method for production of semiconductor device |
JPS5775431A (en) * | 1980-10-28 | 1982-05-12 | Fujitsu Ltd | Formation of pattern |
JPS57102025A (en) * | 1980-12-17 | 1982-06-24 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5842255A (ja) * | 1981-09-07 | 1983-03-11 | Mitsubishi Electric Corp | 多層配線をもつ半導体実装基板とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH037145B2 (ja) | 1991-01-31 |
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