JPS60236196A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS60236196A JPS60236196A JP59094878A JP9487884A JPS60236196A JP S60236196 A JPS60236196 A JP S60236196A JP 59094878 A JP59094878 A JP 59094878A JP 9487884 A JP9487884 A JP 9487884A JP S60236196 A JPS60236196 A JP S60236196A
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- transistor
- transistors
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体回路に関し、特にＣ−ＭＯ８回路に
おけるトランジスタの高集積化に関するものである。
おけるトランジスタの高集積化に関するものである。
第１図はＣ−ＭＯ３回路における従来のＲＯＭを示す回
路図であり、図において、２ａ及び２ｂは第１の半導体
基板上に形成されたＰ型ＭＯ３）ランジスタ、ｌａ、ｌ
ｂは各トランジスタ２ａ。
路図であり、図において、２ａ及び２ｂは第１の半導体
基板上に形成されたＰ型ＭＯ３）ランジスタ、ｌａ、ｌ
ｂは各トランジスタ２ａ。
２ｂの入力ライン、３ａ、３ｂは第２の半導体基板上に
形成されたＮ型ＭＯ５）ランジスタ、４は回路の出力信
号ライン、１２は第１の電源、１３は第２の電源（アー
ス）である。なお、第１図は、２人力のトランジスタ回
路を示しているが、多入力トランジスタ回路においても
同様であり、その場合入力ライン、Ｐ型トランジスタ及
びＮ型トランジスタの数は全て同じである。また、これ
らの回路が複数簗まったものについても同様である。
形成されたＮ型ＭＯ５）ランジスタ、４は回路の出力信
号ライン、１２は第１の電源、１３は第２の電源（アー
ス）である。なお、第１図は、２人力のトランジスタ回
路を示しているが、多入力トランジスタ回路においても
同様であり、その場合入力ライン、Ｐ型トランジスタ及
びＮ型トランジスタの数は全て同じである。また、これ
らの回路が複数簗まったものについても同様である。
次に動作について説明する。
入力ライン１ａ及び１ｂが共に１７レベルにあるとき、
Ｐ型トランジスタ２ａ及び２ｂは共に導通状態になり、
かつＮ型トランジスタ３ａ及び３ｂが共に遮断状態にな
るため、出力ライン４はＰ型トランジスタ２ａ及び２ｂ
を通じＨレベルになる。
Ｐ型トランジスタ２ａ及び２ｂは共に導通状態になり、
かつＮ型トランジスタ３ａ及び３ｂが共に遮断状態にな
るため、出力ライン４はＰ型トランジスタ２ａ及び２ｂ
を通じＨレベルになる。
また、入力ライン１ａがＬレベル、１ｂがＨレベルにあ
るときＰ型トランジスタ２ａは導通状態、２ｂは遮断状
態になり、かつＮ型トランジスタ３ａは遮断状態、３ｂ
は導通状態になるため、出力ライン４はＮ型トランジス
タ３ｂを通じＬレベルになる。入力ライン１ａがＨレベ
ル、ｌｂがＬレベルにある時も同様に出力ライン４はＮ
型トランジスタ３ａを通じＬレベルになる。また、入力
ライン１ａ及び１ｂが共にＨレベルにあるとき、Ｐ型ト
ランジスタ２ａ及び２ｂは共に遮断状態になり、かつＮ
型トランジスタ３ａ及び３ｂが共に導通状態になるため
、出力ライン４はＮ型トランジスタ３ａ及び３ｂを通じ
Ｌレベルになる。
るときＰ型トランジスタ２ａは導通状態、２ｂは遮断状
態になり、かつＮ型トランジスタ３ａは遮断状態、３ｂ
は導通状態になるため、出力ライン４はＮ型トランジス
タ３ｂを通じＬレベルになる。入力ライン１ａがＨレベ
ル、ｌｂがＬレベルにある時も同様に出力ライン４はＮ
型トランジスタ３ａを通じＬレベルになる。また、入力
ライン１ａ及び１ｂが共にＨレベルにあるとき、Ｐ型ト
ランジスタ２ａ及び２ｂは共に遮断状態になり、かつＮ
型トランジスタ３ａ及び３ｂが共に導通状態になるため
、出力ライン４はＮ型トランジスタ３ａ及び３ｂを通じ
Ｌレベルになる。
従来のＣ−ＭＯ３回路におけるＲＯＭは以上のように構
成されているので、Ｐ型トランジスタ２ａ、２ｂとＮ型
トランジスタ３ａ、３ｂが同数必要となり、また、１つ
のＰ型トランジスタとそれに対応するＮ型トランジスタ
のゲート入力同志を配線することが必要であるため高集
積化がしにくいなどの欠点があった。
成されているので、Ｐ型トランジスタ２ａ、２ｂとＮ型
トランジスタ３ａ、３ｂが同数必要となり、また、１つ
のＰ型トランジスタとそれに対応するＮ型トランジスタ
のゲート入力同志を配線することが必要であるため高集
積化がしにくいなどの欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ｃ−Ｍｏｓ回路におけるＲＯＭ
を、ダイナミック動作を行なうレシオ型の構成にし、か
つＲＯＭの出力端にランチ回路を設けることにより、ト
ランジスタ数を約半分にでき、かつスタティックな特性
を保持し、出力を電源電圧まで出すことができ、がっ高
集積化もできる半導体回路を提供することを目的として
いる。
ためになされたもので、ｃ−Ｍｏｓ回路におけるＲＯＭ
を、ダイナミック動作を行なうレシオ型の構成にし、か
つＲＯＭの出力端にランチ回路を設けることにより、ト
ランジスタ数を約半分にでき、かつスタティックな特性
を保持し、出力を電源電圧まで出すことができ、がっ高
集積化もできる半導体回路を提供することを目的として
いる。
以下、この発明の一実施例を図について説明する。第２
図において、５ａ及び５ｂは入力ライン、６は第１の半
導体基板上に形成されたロードトランジスタであるＰ型
トランジスタ、７はロードトランジスタ６の入力ライン
で、これは周期的にＨレベルとＬレベルを繰り返すクロ
ック信号（φ）である。８ａ及び８ｂは第２の半導体基
板上に形成されたドライバトランジスタであるＮ型トラ
ンジスタ、９は上記トランジスタ６．８ａ、８ｂで構成
される本回路の出力ライン、１０は出力ライン９の信号
を入力とするインバータ、１１はインバータ１０の出力
をゲート入力とするＰ型トランジスタ（第３のトランジ
スタ）であり、これは第１の半導体基板上に形成されて
いる。
図において、５ａ及び５ｂは入力ライン、６は第１の半
導体基板上に形成されたロードトランジスタであるＰ型
トランジスタ、７はロードトランジスタ６の入力ライン
で、これは周期的にＨレベルとＬレベルを繰り返すクロ
ック信号（φ）である。８ａ及び８ｂは第２の半導体基
板上に形成されたドライバトランジスタであるＮ型トラ
ンジスタ、９は上記トランジスタ６．８ａ、８ｂで構成
される本回路の出力ライン、１０は出力ライン９の信号
を入力とするインバータ、１１はインバータ１０の出力
をゲート入力とするＰ型トランジスタ（第３のトランジ
スタ）であり、これは第１の半導体基板上に形成されて
いる。
そしてこの回路のＲＯＭはロードトランジスタ６とドラ
イバトランジスタ８ａ、８ｂの動作時における抵抗比で
出力端子９の電位が制御される、いわゆるレシオ型の構
成になっており、さらにそのレシオ型ＲＯＭの出力にイ
ンバータ１０とＰ型トランジスタ１１とからなるラッチ
回路を設けた構成になっている。
イバトランジスタ８ａ、８ｂの動作時における抵抗比で
出力端子９の電位が制御される、いわゆるレシオ型の構
成になっており、さらにそのレシオ型ＲＯＭの出力にイ
ンバータ１０とＰ型トランジスタ１１とからなるラッチ
回路を設けた構成になっている。
次に動作について説明する。
入力ライン５ａ及び５ｂが共にＬレベルにあるとき、Ｎ
型トランジスタ８ａ及び８ｂは共に遮断状態にあり、φ
がＬレベルの時、ロードトランジスタ６が導通状態にな
るため、出力ライン９はロードトランジスタ６を通じＨ
レベルになる。このとき、インバータ１０を通してＰ型
トランジスタ１１が導通状態になる。φが■］レベルの
時、ロードトランジスタ６は遮断状態になるが、φが■
、レベルであった時にＰ型トランジスタ１１が導通状態
になっているため、出力ライン９はＰ型トランジスタ１
１を通じＨレベルになる。入力ライン５ａがＬレベル、
５ｂがＨレベルにあるとき、Ｎ型トランジスタ８ａは遮
断状態、Ｎ型トランジスタ８ｂは導通状態になるため出
力ライン９はＮ型トランジスタ８ｂを通じＬレベルにな
る。入力ライン５ａがＨレベル、５ｂがＬレベルにある
時も同様に、出力ライン９はＮ型トランジスタ８ａを通
じＬレベルになる。また、大カライン５ａ及び５ｂが共
にＨレベルにあるとき、Ｎ型トランジスタ８ａ及び８ｂ
は共に導通状態になるため、出力ライン９はＮ型トラン
ジスタ８ａ及び８ｂを通じＬレベルになる。
型トランジスタ８ａ及び８ｂは共に遮断状態にあり、φ
がＬレベルの時、ロードトランジスタ６が導通状態にな
るため、出力ライン９はロードトランジスタ６を通じＨ
レベルになる。このとき、インバータ１０を通してＰ型
トランジスタ１１が導通状態になる。φが■］レベルの
時、ロードトランジスタ６は遮断状態になるが、φが■
、レベルであった時にＰ型トランジスタ１１が導通状態
になっているため、出力ライン９はＰ型トランジスタ１
１を通じＨレベルになる。入力ライン５ａがＬレベル、
５ｂがＨレベルにあるとき、Ｎ型トランジスタ８ａは遮
断状態、Ｎ型トランジスタ８ｂは導通状態になるため出
力ライン９はＮ型トランジスタ８ｂを通じＬレベルにな
る。入力ライン５ａがＨレベル、５ｂがＬレベルにある
時も同様に、出力ライン９はＮ型トランジスタ８ａを通
じＬレベルになる。また、大カライン５ａ及び５ｂが共
にＨレベルにあるとき、Ｎ型トランジスタ８ａ及び８ｂ
は共に導通状態になるため、出力ライン９はＮ型トラン
ジスタ８ａ及び８ｂを通じＬレベルになる。
このように本実施例回路では、従来の（、−ＭＯＳ回路
におけるＲＯＭをレシオ型の構成にしたので、従来のよ
うにＰ型、Ｎ型トランジスタが同数必要ではなくなり、
トランジスタ数を減少できる。
におけるＲＯＭをレシオ型の構成にしたので、従来のよ
うにＰ型、Ｎ型トランジスタが同数必要ではなくなり、
トランジスタ数を減少できる。
また、対応するＰ型、Ｎ型トランジスタのゲート入力同
志を配線する必要がなくなり、その結果、高集積化がで
きる。さらにそのレシオ型のＲＯＭの出力端にインバー
タ１０とＰ型トランジスタ１１で構成されるラッチ回路
を設けたので、スタティックな特性を保持し、出力を電
源電圧まで出すことができる。
志を配線する必要がなくなり、その結果、高集積化がで
きる。さらにそのレシオ型のＲＯＭの出力端にインバー
タ１０とＰ型トランジスタ１１で構成されるラッチ回路
を設けたので、スタティックな特性を保持し、出力を電
源電圧まで出すことができる。
ところで、上記実施例では、２人力１出力のＮＯＲ型Ｒ
ＯＭについて示したが、多入力多出力又はＮＡＮＤ型の
ＲＯＭについても同様の効果が得られ、多入力多出力は
どその効果が大である。又、パワーダウンの効果を出す
ためにロードトランジスタと直列にＰ型トランジスタを
挿入してもよい。
ＯＭについて示したが、多入力多出力又はＮＡＮＤ型の
ＲＯＭについても同様の効果が得られ、多入力多出力は
どその効果が大である。又、パワーダウンの効果を出す
ためにロードトランジスタと直列にＰ型トランジスタを
挿入してもよい。
第３図に４人力、４出力のＮＯＲ型ＲＯＭを示す。第３
図において、１７はロードトランジスタ１６８〜１６ｄ
の入力ライン（φ）、１５ａは１番目の入力ライン（以
下■１とも記す）、１５ｂは２番目の入力ライン（Ｔ２
）、１５ｃは３番目の入力ライン（１３）、１５ｄは４
番目の入力ライン（１４）、１９は１番目の出力ライン
（０１）、２３は２番目の出力ライン（０２）、２７は
３番目の出力ライン（０３）、３１は４番目の出力ライ
ン（０４）である。
図において、１７はロードトランジスタ１６８〜１６ｄ
の入力ライン（φ）、１５ａは１番目の入力ライン（以
下■１とも記す）、１５ｂは２番目の入力ライン（Ｔ２
）、１５ｃは３番目の入力ライン（１３）、１５ｄは４
番目の入力ライン（１４）、１９は１番目の出力ライン
（０１）、２３は２番目の出力ライン（０２）、２７は
３番目の出力ライン（０３）、３１は４番目の出力ライ
ン（０４）である。
この時、このＲＯＭの入力と出力の関係は次のようであ
る。
る。
０１−１１＋１４
０４＝１１＋１３
一般にｌ入力ｎ出力のＲＯＭを従来回路のようにＣ−Ｍ
ＯＳで構成すると、２Ｒ−ｎ個のトランジスタマトリク
スを必要とするが、本発明により構成すると、ＲＯＭと
して必要な１−ｎ個のトランジスタマトリクス、ｎ個の
ロードトランジスタ、３０個のランチ回路用トランジス
タ（インバータ１０は２つのトランジスタを含むため）
の計ｌ・ｎ＋４ｎ個のトランジスタで済むことになる。
ＯＳで構成すると、２Ｒ−ｎ個のトランジスタマトリク
スを必要とするが、本発明により構成すると、ＲＯＭと
して必要な１−ｎ個のトランジスタマトリクス、ｎ個の
ロードトランジスタ、３０個のランチ回路用トランジス
タ（インバータ１０は２つのトランジスタを含むため）
の計ｌ・ｎ＋４ｎ個のトランジスタで済むことになる。
更に、従来のＣ−ＭＯ３構成では、例えばＰ型トランジ
スタ２ｂの入力とＮ型トランジスタ３ｂの入力、Ｐ型ト
ランジスタ２ｂの出力とＮ型トランジスタ３ｂの出力と
を配線で結ばなければならないが、本発明により構成す
ると、トランジスタのゲート入力同志の配線は不要とな
り、単に入力と出力の配線のみでよく、高集積化が容易
で、このような多入力多出力のＲＯＭでは特にその効果
が大である。
スタ２ｂの入力とＮ型トランジスタ３ｂの入力、Ｐ型ト
ランジスタ２ｂの出力とＮ型トランジスタ３ｂの出力と
を配線で結ばなければならないが、本発明により構成す
ると、トランジスタのゲート入力同志の配線は不要とな
り、単に入力と出力の配線のみでよく、高集積化が容易
で、このような多入力多出力のＲＯＭでは特にその効果
が大である。
〔発明の効果〕
以上のように、この発明に係る半導体回路によれば、従
来のＣ−ＭＯ３型回路におけるＲＯＭをレシオ型ＲＯＭ
に変えたので、従来回路に較ベトランジスタ数が少な（
てすみ、集積度の高いチップを作ることができ、歩留の
向上及びコストの削減等に効果がある。また、出力端に
ラッチ回路を設けたので、スタティックな特性を保持で
き、出力を電源電圧まで出すことができる効果がある。
来のＣ−ＭＯ３型回路におけるＲＯＭをレシオ型ＲＯＭ
に変えたので、従来回路に較ベトランジスタ数が少な（
てすみ、集積度の高いチップを作ることができ、歩留の
向上及びコストの削減等に効果がある。また、出力端に
ラッチ回路を設けたので、スタティックな特性を保持で
き、出力を電源電圧まで出すことができる効果がある。
第１図は従来のＣ−ＭＯ３回路における２人力１出力の
ＲＯＭの構成図、第２図はこの発明の一実施例による２
人力１出力のＲＯＭ半導体回路の構成図、第３図はこの
発明の他の実施例による４人力４出力のＲＯＭ半導体回
路の構成図である。 図において、５ａ、５ｂ、１５ａ 〜１５ｄは入力信号
、６．１６ａ〜１６ｄはロードトランジスタ、７．１７
はりＯ，り信号、８ａ、８ｂ、１８ａ、１８ｄ、２２ｂ
〜２２ｄ、２６ａ、２６ｂ。 ２６ｄ、３０ａ、３０ｃはＮ型のドライバトランジスタ
、９，１９．２３．２７．３１は出力端子、１０．２０
，２４．２８．３２はインバータ、１１．２１．２５，
２９．３３はＰ型トランジスタ（第３のトランジスタ）
、１２．１３は各々第１゜第２の電源である。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 ０ 第１図 ／ｊ２ 第２図 １’ｊ ｌｊ 第３図 手続補正書（自発） 昭和 ５界 １０月 ９日 ２、発明の名称 半導体回路 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 ＋１１ 明細書第５頁第７行の「ゲート人力」を「ゲー
トの入力」に訂正する。 （２）同第９頁第１行の「例えばＰ型」を「例えば第１
図で、Ｐ型」に訂正する。 （３）同第９頁第６〜７行の「不要となり、単に入力と
出力の配線のみでよく、」を「不要となり、」に訂正す
る。 以 上
ＲＯＭの構成図、第２図はこの発明の一実施例による２
人力１出力のＲＯＭ半導体回路の構成図、第３図はこの
発明の他の実施例による４人力４出力のＲＯＭ半導体回
路の構成図である。 図において、５ａ、５ｂ、１５ａ 〜１５ｄは入力信号
、６．１６ａ〜１６ｄはロードトランジスタ、７．１７
はりＯ，り信号、８ａ、８ｂ、１８ａ、１８ｄ、２２ｂ
〜２２ｄ、２６ａ、２６ｂ。 ２６ｄ、３０ａ、３０ｃはＮ型のドライバトランジスタ
、９，１９．２３．２７．３１は出力端子、１０．２０
，２４．２８．３２はインバータ、１１．２１．２５，
２９．３３はＰ型トランジスタ（第３のトランジスタ）
、１２．１３は各々第１゜第２の電源である。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 ０ 第１図 ／ｊ２ 第２図 １’ｊ ｌｊ 第３図 手続補正書（自発） 昭和 ５界 １０月 ９日 ２、発明の名称 半導体回路 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 ＋１１ 明細書第５頁第７行の「ゲート人力」を「ゲー
トの入力」に訂正する。 （２）同第９頁第１行の「例えばＰ型」を「例えば第１
図で、Ｐ型」に訂正する。 （３）同第９頁第６〜７行の「不要となり、単に入力と
出力の配線のみでよく、」を「不要となり、」に訂正す
る。 以 上
Claims (1)
- （１）相補型ＭＯ３半導体回路において、ゲート電極が
クロック信号に、−電極が第１の電源に接続された第１
導電型のロードトランジスタと、各々のゲート電極が入
力信号に、−電極が上記ロードトランジスタの他の電極
及び出力端子に、他の電極が第２の電源にそれぞれ接続
された第２導電型のドライバトランジスタとを備え、上
記ロードトランジスタと上記ドライバトランジスタの動
作時における抵抗比で上記出力端子の電位が制御される
ようにした半導体回路であって、上記出力端子の信号を
入力とするインバータ回路と、ゲート電極が上記インバ
ータ回路の出力端子に、−電極が上記第１の電源に、他
の電極が上記出力端子にそれぞれ接続された第１導電型
の第３のトランジスタとを備えたことを特徴とする半導
体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094878A JPS60236196A (ja) | 1984-05-09 | 1984-05-09 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094878A JPS60236196A (ja) | 1984-05-09 | 1984-05-09 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236196A true JPS60236196A (ja) | 1985-11-22 |
Family
ID=14122307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094878A Pending JPS60236196A (ja) | 1984-05-09 | 1984-05-09 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261922A (ja) * | 1987-04-20 | 1988-10-28 | Nec Corp | クロツク制御レシオ動作型論理回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52663A (en) * | 1975-05-10 | 1977-01-06 | Nippon Haigou Shiryo Kk | Extruding type press steaming device |
| JPS5672533A (en) * | 1979-11-19 | 1981-06-16 | Hitachi Ltd | Latch circuit |
-
1984
- 1984-05-09 JP JP59094878A patent/JPS60236196A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52663A (en) * | 1975-05-10 | 1977-01-06 | Nippon Haigou Shiryo Kk | Extruding type press steaming device |
| JPS5672533A (en) * | 1979-11-19 | 1981-06-16 | Hitachi Ltd | Latch circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261922A (ja) * | 1987-04-20 | 1988-10-28 | Nec Corp | クロツク制御レシオ動作型論理回路 |
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