JPS6039240A - 加算器 - Google Patents
加算器Info
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- JPS6039240A JPS6039240A JP58147492A JP14749283A JPS6039240A JP S6039240 A JPS6039240 A JP S6039240A JP 58147492 A JP58147492 A JP 58147492A JP 14749283 A JP14749283 A JP 14749283A JP S6039240 A JPS6039240 A JP S6039240A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＣＭＯ８ｌ−シンジスタを用いた加算器に関
するものでちる。
するものでちる。
第１図は従来の加算器を示す回路図である。同図におい
て、（ｌａ） −（Ｉｇ）はアンド回路、（２ａ）およ
び（２ｂ）はノア回路、（３ａ）はノット回路、（４）
は加数Ａが入力する入力端子、（５）ｉＪ被加数Ｂが入
力する入力端子、（６）は和Ｓが出力する利出力儲１″
１子、（７）はキャリー人力Ｃｉｎが入力するキャリー
入力端子、（８）はキャリー出力Ｃｇ＋＋ｔが出力する
キャリー出力端子である。
て、（ｌａ） −（Ｉｇ）はアンド回路、（２ａ）およ
び（２ｂ）はノア回路、（３ａ）はノット回路、（４）
は加数Ａが入力する入力端子、（５）ｉＪ被加数Ｂが入
力する入力端子、（６）は和Ｓが出力する利出力儲１″
１子、（７）はキャリー人力Ｃｉｎが入力するキャリー
入力端子、（８）はキャリー出力Ｃｇ＋＋ｔが出力する
キャリー出力端子である。
なお、Ａ ＋ ” ＋ 司τおよびへ評はそれぞれ加数
Ａ、被加数Ｂ、キャリー人力Ｃｉｎおよびキャリー出力
Ｃ０ｕｔの否定値である。また、との全加算器の動作に
ついては加数Ａ、被加数Ｂ、キャリー人力Ｃｉｎの状態
によって、和Ｓおよびキャリー出力Ｃｏｕｔが決定され
、その真理値表は８ｒ！１表に示す通りである。そして
、この全加算器が複数個直列に接続することによって複
数ビットのデータの加重を行なうことができる。
Ａ、被加数Ｂ、キャリー人力Ｃｉｎおよびキャリー出力
Ｃ０ｕｔの否定値である。また、との全加算器の動作に
ついては加数Ａ、被加数Ｂ、キャリー人力Ｃｉｎの状態
によって、和Ｓおよびキャリー出力Ｃｏｕｔが決定され
、その真理値表は８ｒ！１表に示す通りである。そして
、この全加算器が複数個直列に接続することによって複
数ビットのデータの加重を行なうことができる。
第１表
しかしながら、従来の加算器は多数のトランジスタ’ｉ
例ｔばＣＭＯ３＋−ランジスタで構成する場合には３
２個も必要となるうえ、多入力ゲートの回路を使うため
、スイッチング・スピードが遅くなる欠点があった。
例ｔばＣＭＯ３＋−ランジスタで構成する場合には３
２個も必要となるうえ、多入力ゲートの回路を使うため
、スイッチング・スピードが遅くなる欠点があった。
したがって、この発明の目的はトランジスタの数を少な
くすることができ、しかもスイッチングスピードの早い
加算器を提供するものである。
くすることができ、しかもスイッチングスピードの早い
加算器を提供するものである。
このような目的を達成するため、この発明は第１のＰチ
ャネルＭＯ８）ランジスタと第１のＮチャネルトランジ
スタとから構成され、その第１ ？１）、極同志が接続
されてキャリー人力１’４子とし、そＣ）第２電極同志
が接続されてキャリー出力端子とし、キャリー伝達を制
御するトランスミッションゲートと、第２のＰチャネル
ＭＯＳトランジスタ、第３のＰチャネルトランジスタと
、第２ＯＮチヤネルＭＯ８）ランジスタおよび第３のＮ
チャネルＭＯ８）ランジヌクとから構成され、この第２
のＰチャオ・ルＭＯＳトランジスタの第１富、極か第１
′屯源に接たＪｌミされ、第２のＰチャネルＭＯ８）ラ
ンジスタの第２電極と第３のＰチャネルＭＯ３＋−ラン
ジスタのハル１電極が接続され、第３のＰチャネルＭＯ
３Ｉ・ランジヌクの第２電極と第２のＮチャネルＭＯＳ
トランジスタの第１電極が接続されたのち前記キーヤリ
−入力端子および前記キャリー出力端子に接続さｉｌ、
第２のＮチャネルＭＯ３）ランジスタの第２電極と第３
のＮチャネルＭＯ８）ランジスクの第１１Ｌ極力ζ接続
され、第３のＮチャネルＭＯＳトランジスタの第２電極
が第２の電源に接続され、キャリーの状シーヒを決定す
るキャリー設定回路とからなり、入力される加数および
被加数の状態によって、第１のＰチャネルＭＯＳトラン
ジスタと第１ＯＮチヤネルＭＯＳトランジスタが同時に
導通剤たは非導通となり、オだ、第２のＰチャネルＭＯ
８）ランジスタと卯、３のＰチャネルＭＯＳトランジス
タが同時に導通または非導通となり、また第２のＮチャ
ネルＭＯＳトランジスタと第３ＯＮチヤネルＭＯＳトラ
ンジスタが同時に導；＋Ｖ１ｔ：たは非導通になること
によって、前記キャリー出力輸子の状態を決定し、フル
アダーとして動作するようにしたものであり、以下実施
例を用いて詳細に説明する。
ャネルＭＯ８）ランジスタと第１のＮチャネルトランジ
スタとから構成され、その第１ ？１）、極同志が接続
されてキャリー人力１’４子とし、そＣ）第２電極同志
が接続されてキャリー出力端子とし、キャリー伝達を制
御するトランスミッションゲートと、第２のＰチャネル
ＭＯＳトランジスタ、第３のＰチャネルトランジスタと
、第２ＯＮチヤネルＭＯ８）ランジスタおよび第３のＮ
チャネルＭＯ８）ランジヌクとから構成され、この第２
のＰチャオ・ルＭＯＳトランジスタの第１富、極か第１
′屯源に接たＪｌミされ、第２のＰチャネルＭＯ８）ラ
ンジスタの第２電極と第３のＰチャネルＭＯ３＋−ラン
ジスタのハル１電極が接続され、第３のＰチャネルＭＯ
３Ｉ・ランジヌクの第２電極と第２のＮチャネルＭＯＳ
トランジスタの第１電極が接続されたのち前記キーヤリ
−入力端子および前記キャリー出力端子に接続さｉｌ、
第２のＮチャネルＭＯ３）ランジスタの第２電極と第３
のＮチャネルＭＯ８）ランジスクの第１１Ｌ極力ζ接続
され、第３のＮチャネルＭＯＳトランジスタの第２電極
が第２の電源に接続され、キャリーの状シーヒを決定す
るキャリー設定回路とからなり、入力される加数および
被加数の状態によって、第１のＰチャネルＭＯＳトラン
ジスタと第１ＯＮチヤネルＭＯＳトランジスタが同時に
導通剤たは非導通となり、オだ、第２のＰチャネルＭＯ
８）ランジスタと卯、３のＰチャネルＭＯＳトランジス
タが同時に導通または非導通となり、また第２のＮチャ
ネルＭＯＳトランジスタと第３ＯＮチヤネルＭＯＳトラ
ンジスタが同時に導；＋Ｖ１ｔ：たは非導通になること
によって、前記キャリー出力輸子の状態を決定し、フル
アダーとして動作するようにしたものであり、以下実施
例を用いて詳細に説明する。
第２図ｄこの発明に係る加算器の一実施例を示す回路図
でｔ）す、９“１「にＣＭＯＳ回路で構成した今加９器
を示す。同図において、（９）はトランスミッションゲ
ート（ＩＬｌａ）および（１ｏｂ） 、ノット回路（３
ｂ）〜（：つｄ）からなるイクスクルーシブ・オア回路
、（１０）はトランスミッションゲート（ｔｉｃ）およ
び（Ｈｌｃｌ）、メソ１回路（３ｅ） −（３ｇ）から
なるイクスクルーシプ・オア回路、（１１）は第１のＰ
チャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳ
トランジスタから＄成され、キャリー伝達を制御するト
ランスミッションゲート、（１２）はノット回路、（１
３）は第２のＰチャネ／ｌ／ Ｍ ＯＳ ）ランジスタ
（１４ｎ）。
でｔ）す、９“１「にＣＭＯＳ回路で構成した今加９器
を示す。同図において、（９）はトランスミッションゲ
ート（ＩＬｌａ）および（１ｏｂ） 、ノット回路（３
ｂ）〜（：つｄ）からなるイクスクルーシブ・オア回路
、（１０）はトランスミッションゲート（ｔｉｃ）およ
び（Ｈｌｃｌ）、メソ１回路（３ｅ） −（３ｇ）から
なるイクスクルーシプ・オア回路、（１１）は第１のＰ
チャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳ
トランジスタから＄成され、キャリー伝達を制御するト
ランスミッションゲート、（１２）はノット回路、（１
３）は第２のＰチャネ／ｌ／ Ｍ ＯＳ ）ランジスタ
（１４ｎ）。
卯、３のＰチャネルＭＯ８）ランジスクｕ４ｂ’） 、
第２のＮチャネルＭＯ８）ランジスタ（’１４ｃ）およ
び２．３ＯＮチャネルＭＯＳトランジスタ（１４ｄ）か
ら４ｙ７．八ｙされ、キャリーの状態を決定するキャリ
ー設定回路、（１５ａ）、 （ｉ５ｂ）および（１５ｅ
）はそれぞれ前記イクスクルーシプ・オア回路（１０）
の出力線である。
第２のＮチャネルＭＯ８）ランジスタ（’１４ｃ）およ
び２．３ＯＮチャネルＭＯＳトランジスタ（１４ｄ）か
ら４ｙ７．八ｙされ、キャリーの状態を決定するキャリ
ー設定回路、（１５ａ）、 （ｉ５ｂ）および（１５ｅ
）はそれぞれ前記イクスクルーシプ・オア回路（１０）
の出力線である。
次に、上記構成による加算器の動作についてし」第２表
の真理値表で示す通シであるが、ケース（１）の場合は
、加数Ａ、被加数Ｂが共にＯ（低レベル）である。した
がって、イクスクルーシブ・オア回路（１０）の入カシ
ｊＩＡ子（４）および（５）は共に１（高置１圧レベル
）である。
の真理値表で示す通シであるが、ケース（１）の場合は
、加数Ａ、被加数Ｂが共にＯ（低レベル）である。した
がって、イクスクルーシブ・オア回路（１０）の入カシ
ｊＩＡ子（４）および（５）は共に１（高置１圧レベル
）である。
第２表
このとき、イクスクルーシブ・オア回路（１ｏ）の出力
線（１５す〜（１５ｃ）は全て低レベルになるので、ト
ランスミッション・グー） （１１）ｌはオフとなる。
線（１５す〜（１５ｃ）は全て低レベルになるので、ト
ランスミッション・グー） （１１）ｌはオフとなる。
このため、キャリー設定回路（１３）のキャリー出力！
；も１子（８）ｉ、ｉ：高１１１、ＥＥとなる。寸た、
和出力端子（６）ｋｌキー＼・り一入力端子（７）の状
態（τの逆転した状！ｔｌｌｊ Ｃ１ｎが出力する。次
に、ケース（１１）の場合は、加数Ａと被加数Ｂの状態
が互に逆である。このとき、イクスクルーシブ・オア回
路（１０）の出力Ｉｎ（ｉ４ａ）は高電圧レベル、出力
ｉＷｄ（Ｍｂ）および（１４ｅ）はそれぞれ低電圧レベ
ルとなるので、トランスミッションゲート（１１）はオ
ンとなり、キャリー設定回路（１３）はそのキャリー出
力端子（８）を開放状態にする。このため、キャリー入
力端子（７）の状？、剪■がそのま呻キャリー出力端子
（８）に伝えられ、へ這ンして出力される。壕だ、キャ
リー入力端子（７）の状態６Ｗが和出力端子（６）から
和Ｓとして出力される。次に、ケース（ｆｌｔ ）の場
合は、加数Ａおよび被加数Ｂが共に１（高電圧レベル）
である。
；も１子（８）ｉ、ｉ：高１１１、ＥＥとなる。寸た、
和出力端子（６）ｋｌキー＼・り一入力端子（７）の状
態（τの逆転した状！ｔｌｌｊ Ｃ１ｎが出力する。次
に、ケース（１１）の場合は、加数Ａと被加数Ｂの状態
が互に逆である。このとき、イクスクルーシブ・オア回
路（１０）の出力Ｉｎ（ｉ４ａ）は高電圧レベル、出力
ｉＷｄ（Ｍｂ）および（１４ｅ）はそれぞれ低電圧レベ
ルとなるので、トランスミッションゲート（１１）はオ
ンとなり、キャリー設定回路（１３）はそのキャリー出
力端子（８）を開放状態にする。このため、キャリー入
力端子（７）の状？、剪■がそのま呻キャリー出力端子
（８）に伝えられ、へ這ンして出力される。壕だ、キャ
リー入力端子（７）の状態６Ｗが和出力端子（６）から
和Ｓとして出力される。次に、ケース（ｆｌｔ ）の場
合は、加数Ａおよび被加数Ｂが共に１（高電圧レベル）
である。
このとき、イクスクルーシプ・オア回路（１０）の出力
ＩＮ（１４ａ）は低レベル、出力ＩＮ（１４ｂ）および
（１４ｃ）は共に高電圧レベルとなるので、トランスミ
ツ／コンゲート（１１）はオフとなり、キャリー設定回
路（１３）はそのキャリー出力端子（８）を低電圧レベ
ルにする（ Ｃｏｕｔは高電圧レベル）。また、キャリ
ー入力端子（７）の状態−の逆転した状態Ｃｉｎが和出
力端子（６）から和Ｓとして出力される。
ＩＮ（１４ａ）は低レベル、出力ＩＮ（１４ｂ）および
（１４ｃ）は共に高電圧レベルとなるので、トランスミ
ツ／コンゲート（１１）はオフとなり、キャリー設定回
路（１３）はそのキャリー出力端子（８）を低電圧レベ
ルにする（ Ｃｏｕｔは高電圧レベル）。また、キャリ
ー入力端子（７）の状態−の逆転した状態Ｃｉｎが和出
力端子（６）から和Ｓとして出力される。
なお、上記構成による全加算器が直列に接続されること
により、複数ビットのデータを加算することができる。
により、複数ビットのデータを加算することができる。
また、上述の実施例では全加算器について説明したが、
第３図に示す半加算器についても同様に構成できること
はもちろんであり、その真理値表を第３表に示す。
第３図に示す半加算器についても同様に構成できること
はもちろんであり、その真理値表を第３表に示す。
第 ３ 表
また、第２図および第３図に示すイクスクルーシブ・オ
ア回路（９）、（１０）についてはこれに限定すること
なく、第４図に示すように、ナンド回路（１６）、ノア
回路（１７ａ）および（１７ｂ）から構成されるイクス
クルーシブ・オア回路を用いても同様にできることはも
ちろんである。
ア回路（９）、（１０）についてはこれに限定すること
なく、第４図に示すように、ナンド回路（１６）、ノア
回路（１７ａ）および（１７ｂ）から構成されるイクス
クルーシブ・オア回路を用いても同様にできることはも
ちろんである。
以上詳細に説明したように、この発明に係る加算器によ
ればキャリー伝達に、ＣＭＯＳトランジスタを用いたト
ランスミッションゲートおよびキャリー設定回路を使用
するため、必要なトランジスタを少なく（例えば２８個
）できる。しかも、多入力ゲート回路を使用しないため
、スイッチング時間が早くなり、迅速にキャリーを伝達
することができるなどの効果がある。
ればキャリー伝達に、ＣＭＯＳトランジスタを用いたト
ランスミッションゲートおよびキャリー設定回路を使用
するため、必要なトランジスタを少なく（例えば２８個
）できる。しかも、多入力ゲート回路を使用しないため
、スイッチング時間が早くなり、迅速にキャリーを伝達
することができるなどの効果がある。
第１図は従来の加算器を示す回路図、第２図はこの発明
に係る加算器の一実施例を示す回路図、第３図はこの発
明に係る加算器の他の実施例を示す回路図、第４図は第
２図および槙３図に用いられるエクスクル−シブオア回
路の他の例を示す図である。 （１ａ）〜（１ｇ）・・・・アンド回路、（２ａ）およ
び（２ｂ）・・・・ノア回路、（３ａ）・・・・ノット
回路、（４）・・・・加数入力端子、（５）・・・・被
加数入力端子、（６）・・・・和出力端子、（７）・・
・・キャリー入力端子、（８）・・・・キャリー出力端
子、（９）および（１０）・・・・イクスクルーゾブ・
オア回路、（１１）・・・・トランスミッションゲート
、（１２）・・・・ノット回路、（１３）・・・・キャ
リー設定回路、（１４ａ）・・・・＠２のＰチャネルＭ
Ｏ３）ランジスタ、（１４ｂ）・・・・第３のＰチャネ
ルＭＯ８＋−ランジスタ、（１４ｃ）・・・・第２のＮ
チャネルＭＯ８）ランジスク、（１４ｄ）・・・・第３
のＮチャネルＭＯ３） ？ンジスタ、（１５ａ）−（１
５ｃ）・・・・出力線、（１６）・・・・ナンド回路、
（１７ａ）および（ｔ７ｂ）・・・・ノア回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 特許庁長官殿 １．事件の表示 特願昭５８−１４７４９２号２、発明
の名称 加 算 器 ３、補正をする者 代表者片山仁へ部 （１）明細書の特許請求の範囲の欄 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）同ｖＩ第４頁第３行の「Ａ」をｒＡＪと補正する
。 （３）同書同頁同行のｒＢＪを「Ｂ」と補正する。 （４）同書第６頁第３行の「同志が接続されて」を「同
志を接続して」と補正する。 （５）同書同頁第４行の「同志が接続されてキャリー出
力端子とし、」を「同志を接続してキャリー出力端子と
する」と補正する。 （６）同書回頁第１５行〜１６行の「前記キャリー入力
端子および」を削除する。 （７）同省第９頁の第２表を次の通り補正する。 第２表 （８）同書同頁第１５行の「このため、」を［かっ、Ｐ
チャネルＭＯ３）ランジスタ（１４ａ）、 （１４ｂ）
がオン、ＮチャネルＭＯ８）ランジスタ（１４ｃ）。 （１４ｄ）がオフとなるので、」と補正する。 （９）同書同頁第２０行の［出力線（１４ａ） Ｊを［
出力線（１５ａ）Ｊと補正する。 Ｕリ 同書第１０頁第１行〜２行の「出方線（１４ｂ）
および（１４ｃ）はそれぞれ低電圧レベルとなるので」
を「出力線（１５ｂ）および（−１５ｃ）は一方が高電
圧レベル、他方が低電圧レベルとなるので」と補正する
。 ＯＤ 同書同頁第１２行のｒ （１４ａ）は低レベル、
出力線（１４ｂ）および（１４ｃ）Ｊをｒ （１５ａ）
は低レベル、出力線（１５ｂ）および（１５ｃ） Ｊと
補正する。 以上 別 紙 ［（１）第１のＰチャネルＭＯ８）ランジスタと第１の
ＮチャネルＭＯ８）ランジスタとから構成され、その第
１電極同志を接続してキャリー入力端子とし、その第２
電極同志奪接続ρズキヤリー出力端子仁ｔ、ｂキャリー
伝達を制御するトランスミッションゲートと、第２のＰ
チャネルＭＯＳトランジスタ、第３のＰチャネルＭＯ８
）ランジスタ、第２のＮチャネルＭＯ８）ランジスタお
よび第３のＮチャネルＭＯ８）ランジスクとから構成さ
れ、この第２のＰチャネルＭＯ８）ラニ／ジスタの第１
電極が第１電源に接続され、第２のＰチャネルＭＯ８）
ランジスクの第２電極と第３のＰチャネルＭＯ８）ラン
ジスタの第１Ｎ、極が接れされ、第３のＰチャネルＭＯ
８）ランジスタの第２電極と第２のＮチャネルＭＯ８）
ランジスタの第１電極が接続されたのｈ揮記キャリー出
方端子に接続され、第２のＮチャネルＭ、ＯＳトランジ
スタの第２電極と第３のＮチャネルＭＯ８）ランジスタ
の第１電極が接続され、第３のＮチャネルＭＯＳトラン
ジスタの第２電極が第２の電源に接続され、キャリーの
状態を決定するキャリー設定回路とからなり、入力され
る加数および被加数の状態によって、第１のＰチャネル
ＭＯ８）ランジスタと第１のＮチャネルＭＯ８）ランジ
スタが同時に導通または非導通となり、まだ、第２のＰ
チャネルＭＯ３）ランジスタと第３のＰチャネルＭＯ８
）ランジスタが同時に導通または非導通となり、また、
第２のＮチャネルＭＯ８）ランジスタと第３ＯＮチヤネ
ルＭＯ８）ランジスタが同時に導通または非導通になる
ことによって、前記キャリー出力端子の状態を決定し、
フルアダーとして動作することを４？ｆ（とする加算器
。 （２）第１のＰチャネルＭＯ８）？ンジスタと第１のＮ
チャネルＭＯ８）ランジスタとから構成され、その第１
電極同志を接続してキャリー入力端子とし、その第２電
極同志奪接続−切でキャリー出力端子とするキャリー伝
達を制御するトランスに接続され、その第１電極が第１
の電υ“はだは第２の電源に接続され、キャリーの状態
を決定するギャリー設定回Ｆ６とからなり、入力された
加数および被加数の状タト；によって、ＳＩ’Ｓ １の
ＰチャネルＭＯ８）ランジスクと第１のＮチャネルＭＯ
８）ランジスタが同時に２８通すたけ非−ｒｉ−３中と
なり、１だ、第２のＰチャネルＭＯ３）ランジスタまた
は第２の１９チ−ＶネルＭＯＳトランジスタが導通また
は非導通となることによって、前記キャリー出力端子の
状態を決定し、ノ・−ファダーとして動作することを１
１テ徴とする加算器。−１以 」ニ
に係る加算器の一実施例を示す回路図、第３図はこの発
明に係る加算器の他の実施例を示す回路図、第４図は第
２図および槙３図に用いられるエクスクル−シブオア回
路の他の例を示す図である。 （１ａ）〜（１ｇ）・・・・アンド回路、（２ａ）およ
び（２ｂ）・・・・ノア回路、（３ａ）・・・・ノット
回路、（４）・・・・加数入力端子、（５）・・・・被
加数入力端子、（６）・・・・和出力端子、（７）・・
・・キャリー入力端子、（８）・・・・キャリー出力端
子、（９）および（１０）・・・・イクスクルーゾブ・
オア回路、（１１）・・・・トランスミッションゲート
、（１２）・・・・ノット回路、（１３）・・・・キャ
リー設定回路、（１４ａ）・・・・＠２のＰチャネルＭ
Ｏ３）ランジスタ、（１４ｂ）・・・・第３のＰチャネ
ルＭＯ８＋−ランジスタ、（１４ｃ）・・・・第２のＮ
チャネルＭＯ８）ランジスク、（１４ｄ）・・・・第３
のＮチャネルＭＯ３） ？ンジスタ、（１５ａ）−（１
５ｃ）・・・・出力線、（１６）・・・・ナンド回路、
（１７ａ）および（ｔ７ｂ）・・・・ノア回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 特許庁長官殿 １．事件の表示 特願昭５８−１４７４９２号２、発明
の名称 加 算 器 ３、補正をする者 代表者片山仁へ部 （１）明細書の特許請求の範囲の欄 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）同ｖＩ第４頁第３行の「Ａ」をｒＡＪと補正する
。 （３）同書同頁同行のｒＢＪを「Ｂ」と補正する。 （４）同書第６頁第３行の「同志が接続されて」を「同
志を接続して」と補正する。 （５）同書同頁第４行の「同志が接続されてキャリー出
力端子とし、」を「同志を接続してキャリー出力端子と
する」と補正する。 （６）同書回頁第１５行〜１６行の「前記キャリー入力
端子および」を削除する。 （７）同省第９頁の第２表を次の通り補正する。 第２表 （８）同書同頁第１５行の「このため、」を［かっ、Ｐ
チャネルＭＯ３）ランジスタ（１４ａ）、 （１４ｂ）
がオン、ＮチャネルＭＯ８）ランジスタ（１４ｃ）。 （１４ｄ）がオフとなるので、」と補正する。 （９）同書同頁第２０行の［出力線（１４ａ） Ｊを［
出力線（１５ａ）Ｊと補正する。 Ｕリ 同書第１０頁第１行〜２行の「出方線（１４ｂ）
および（１４ｃ）はそれぞれ低電圧レベルとなるので」
を「出力線（１５ｂ）および（−１５ｃ）は一方が高電
圧レベル、他方が低電圧レベルとなるので」と補正する
。 ＯＤ 同書同頁第１２行のｒ （１４ａ）は低レベル、
出力線（１４ｂ）および（１４ｃ）Ｊをｒ （１５ａ）
は低レベル、出力線（１５ｂ）および（１５ｃ） Ｊと
補正する。 以上 別 紙 ［（１）第１のＰチャネルＭＯ８）ランジスタと第１の
ＮチャネルＭＯ８）ランジスタとから構成され、その第
１電極同志を接続してキャリー入力端子とし、その第２
電極同志奪接続ρズキヤリー出力端子仁ｔ、ｂキャリー
伝達を制御するトランスミッションゲートと、第２のＰ
チャネルＭＯＳトランジスタ、第３のＰチャネルＭＯ８
）ランジスタ、第２のＮチャネルＭＯ８）ランジスタお
よび第３のＮチャネルＭＯ８）ランジスクとから構成さ
れ、この第２のＰチャネルＭＯ８）ラニ／ジスタの第１
電極が第１電源に接続され、第２のＰチャネルＭＯ８）
ランジスクの第２電極と第３のＰチャネルＭＯ８）ラン
ジスタの第１Ｎ、極が接れされ、第３のＰチャネルＭＯ
８）ランジスタの第２電極と第２のＮチャネルＭＯ８）
ランジスタの第１電極が接続されたのｈ揮記キャリー出
方端子に接続され、第２のＮチャネルＭ、ＯＳトランジ
スタの第２電極と第３のＮチャネルＭＯ８）ランジスタ
の第１電極が接続され、第３のＮチャネルＭＯＳトラン
ジスタの第２電極が第２の電源に接続され、キャリーの
状態を決定するキャリー設定回路とからなり、入力され
る加数および被加数の状態によって、第１のＰチャネル
ＭＯ８）ランジスタと第１のＮチャネルＭＯ８）ランジ
スタが同時に導通または非導通となり、まだ、第２のＰ
チャネルＭＯ３）ランジスタと第３のＰチャネルＭＯ８
）ランジスタが同時に導通または非導通となり、また、
第２のＮチャネルＭＯ８）ランジスタと第３ＯＮチヤネ
ルＭＯ８）ランジスタが同時に導通または非導通になる
ことによって、前記キャリー出力端子の状態を決定し、
フルアダーとして動作することを４？ｆ（とする加算器
。 （２）第１のＰチャネルＭＯ８）？ンジスタと第１のＮ
チャネルＭＯ８）ランジスタとから構成され、その第１
電極同志を接続してキャリー入力端子とし、その第２電
極同志奪接続−切でキャリー出力端子とするキャリー伝
達を制御するトランスに接続され、その第１電極が第１
の電υ“はだは第２の電源に接続され、キャリーの状態
を決定するギャリー設定回Ｆ６とからなり、入力された
加数および被加数の状タト；によって、ＳＩ’Ｓ １の
ＰチャネルＭＯ８）ランジスクと第１のＮチャネルＭＯ
８）ランジスタが同時に２８通すたけ非−ｒｉ−３中と
なり、１だ、第２のＰチャネルＭＯ３）ランジスタまた
は第２の１９チ−ＶネルＭＯＳトランジスタが導通また
は非導通となることによって、前記キャリー出力端子の
状態を決定し、ノ・−ファダーとして動作することを１
１テ徴とする加算器。−１以 」ニ
Claims (2)
- （１）第１のＰチャネルＭＯ８）ランジスタと第１のＮ
チャネルＭＯ３）ランジスタとから構成され、その第１
電極同志が接続されてキャリー入力端子とし、その第２
電極同志が接続されてキャリー出力端子とし、キャリー
伝達を制御するトランスミッションゲートと、第２のＰ
チャネルＭＯ８ｌ・ランジスタウ第３のＰチャネルＭＯ
３）ランジスタウ第２のＮチャネルＭＯＳトランジスタ
および第３のＮチャネルＭＯ８）ランジスタとから構成
され、この第２のＰチャネルＭＯ８）ランジスタの第１
電極が第１電源に接続され、第２のＰチャネルＭＯ８）
ランジスタの第２電極と第３のＰチャネルＭＯ８）ラン
ジスタの第１電極が接続され、第３のＰチャネルＭＯ８
）ランジスタの第２電極と第２ＯＮチヤネルＭＯＳトラ
ンジスタの第１電極が接続されたのち前記キャリー入力
端子および前記キャリー出力端子に接続され＼第２のＮ
チャネルＭＯ１ランジスタの第２電極と第３のＮチャネ
ルＭＯ８）ランジスタの第１を極が接続され、第３のＮ
チャネルＭＯＳトランジスタの第２電極が第２の電源に
接続され、キャリーの状態を決定するキャリー設定回路
とからなり、入力される加数および被加数の状態によっ
て、第１のＰチャネルＭＯＳトｙンジスタと第１のＮチ
ャネルＭＯ３）ランジスタが同時に導通または非導通と
なり、また、第２のＰチャネルＭＯ８＋−ランジスタと
第３のＰチャネルＭＯ８）ランジスタが同時に導通また
は非導通となり、また、第２のＮチャネルＭＯ８）ラン
ジスタと第３のＮチャネルＭＯ３）ランジスタが同時に
導通寸たは非導通になることによって、前記キャリー出
力端子の状態を決定し、フルアダーとして動作すること
を特徴とする加算器。 - （２）第１のＰチャネルＭＯ８）ランジスタと第１のＮ
チャネルＭＯ８１”７ンジスタとからオｊり成され、そ
の第１電極同志が接続されてキャリー入力端子とし、そ
の第２電極同志が接続されてキャリー出力端子とし、キ
ャリー伝達を制御するトランスミッションゲートと、第
２のＰチャネルＭＯ８）ランジスタまたは第２のＮチャ
ネルＭＯ８）ランジスタの第２電極が前記キャリー出力
端子に接続さね、その第１電極が第１の電源丑たは第２
の電源に接続され、キャリーの状態を決定するキャリー
設定回路とからなり、入力された加数および被加数の状
態によって、第１のＰチャネルＭＯ３）ランジスタと第
１のＮチャネルＭＯ８）ランジスタが同時に導通または
非導通となり、また、第２のＰチャネルＭＯ３＋・ラン
ジスタ寸たは第２のＮチャネルＭＯＳトランジスタが導
通捷たは非導通となることによつで、前記キャリー出力
端子の状態を決定し、ハーフアダーとして動作すること
を特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147492A JPS6039240A (ja) | 1983-08-10 | 1983-08-10 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147492A JPS6039240A (ja) | 1983-08-10 | 1983-08-10 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039240A true JPS6039240A (ja) | 1985-03-01 |
| JPH0236006B2 JPH0236006B2 (ja) | 1990-08-15 |
Family
ID=15431609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147492A Granted JPS6039240A (ja) | 1983-08-10 | 1983-08-10 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168542U (ja) * | 1987-04-23 | 1988-11-02 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152132A (en) * | 1976-06-14 | 1977-12-17 | Matsushita Electric Ind Co Ltd | Carry siganl generator circuit |
-
1983
- 1983-08-10 JP JP58147492A patent/JPS6039240A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152132A (en) * | 1976-06-14 | 1977-12-17 | Matsushita Electric Ind Co Ltd | Carry siganl generator circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168542U (ja) * | 1987-04-23 | 1988-11-02 | ||
| JPH0431630Y2 (ja) * | 1987-04-23 | 1992-07-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236006B2 (ja) | 1990-08-15 |
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