JPS60193061A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS60193061A JPS60193061A JP59047035A JP4703584A JPS60193061A JP S60193061 A JPS60193061 A JP S60193061A JP 59047035 A JP59047035 A JP 59047035A JP 4703584 A JP4703584 A JP 4703584A JP S60193061 A JPS60193061 A JP S60193061A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- circuit
- key
- data transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ伝送方式に関し、特にシリアル・イン
ターフェースでの伝送エラーのチェックおよび、システ
ム・リセット信号の伝送が可能なデータ伝送方式に関す
るものである。
ターフェースでの伝送エラーのチェックおよび、システ
ム・リセット信号の伝送が可能なデータ伝送方式に関す
るものである。
従来のデータ伝送方式、特に電子計算機等に接続された
キーボードと中央処理装置間のシリアル・インターフェ
ースでの伝送では、キーボードからデータが発生する度
ごとに、入力装置より制御部を介して中央処理装置に割
り込みを発生し、中央処理装置はｌデータにつき１回デ
ータを読み取り、これを処理している。してかって、シ
リアル・インターフェースでの伝送エラーを検出するた
めに、送信側にチェック・ビットの付加回路を、受信側
にチェック回路をそ九ぞれ設ける必要がある。
キーボードと中央処理装置間のシリアル・インターフェ
ースでの伝送では、キーボードからデータが発生する度
ごとに、入力装置より制御部を介して中央処理装置に割
り込みを発生し、中央処理装置はｌデータにつき１回デ
ータを読み取り、これを処理している。してかって、シ
リアル・インターフェースでの伝送エラーを検出するた
めに、送信側にチェック・ビットの付加回路を、受信側
にチェック回路をそ九ぞれ設ける必要がある。
また、従来のシリアル・インターフェースでの伝送にお
いては、キーボード上にシステム・リセット・キーを設
ける場合、システム・リセット（コ号の転送用に独立の
信号線を追加する必要がある。
いては、キーボード上にシステム・リセット・キーを設
ける場合、システム・リセット（コ号の転送用に独立の
信号線を追加する必要がある。
このようなチェック回路や信号線の増設はコスＩ−高と
なり、またパラレル・インターフェースのキーボード・
ユニットと操作性が異なることは望ましくない。
なり、またパラレル・インターフェースのキーボード・
ユニットと操作性が異なることは望ましくない。
本発明の目的は、これらの従来の問題点を解消し、エラ
ー検出ビット付加回路やエラー検出回路を付加すること
なく、シリアル・インターフェースでの伝送エラーを検
出し、これを排除できるデータ伝送方式を提出すること
、および信号線を増設することなく、キーボードから制
御部にシステム・リセット信号を伝送することができる
データ伝送方式を提出することにある。
ー検出ビット付加回路やエラー検出回路を付加すること
なく、シリアル・インターフェースでの伝送エラーを検
出し、これを排除できるデータ伝送方式を提出すること
、および信号線を増設することなく、キーボードから制
御部にシステム・リセット信号を伝送することができる
データ伝送方式を提出することにある。
上記目的を達成するため、本発明のデータ伝送方式では
、シリアル・インターフェースを有する入力装置と制御
装置間のデータ伝送方式において、入力装置には、制御
装置から送られたデータ送信要求４ｍ号に同期してデー
タを送信する手段を設け、制御装置では、上記データ送
信要求信号を入力装置のデータ保持時間の整数分の１以
下の周期で発生することにより、入力装置から同一デー
タを整数回受信し、読み取った該データを比較照合して
伝送エラーを検出することに特徴がある。さらに。
、シリアル・インターフェースを有する入力装置と制御
装置間のデータ伝送方式において、入力装置には、制御
装置から送られたデータ送信要求４ｍ号に同期してデー
タを送信する手段を設け、制御装置では、上記データ送
信要求信号を入力装置のデータ保持時間の整数分の１以
下の周期で発生することにより、入力装置から同一デー
タを整数回受信し、読み取った該データを比較照合して
伝送エラーを検出することに特徴がある。さらに。
入力装置にリセット・キーを設け、制御装置では、上記
データ送信要求信号の送出時間だけ同一信号極性である
データを受信したとき、システム・リセット信号を発生
することに特徴がある。
データ送信要求信号の送出時間だけ同一信号極性である
データを受信したとき、システム・リセット信号を発生
することに特徴がある。
以下、本発明の実施例を、図面により説明する。
第１図は、本発明のデータ伝送方式を用いたシリアル・
インターフェース装置のブロック図である。
インターフェース装置のブロック図である。
第１図において、データキーｌの出力信号すはキーコー
ド発生回路２に、キーコード発生回路２の出力信号Ｃは
並直列変換回路３に、並直列変換回路３よりのシリアル
・データ信号ｄは制御部内直並列変換回路５に、直並列
変換回路５の出力は処理装置パスライン６に、送信要求
発生回路４の出力信号ａはキーボード内並直列変換回路
３に、それぞれ接続される。第２図（Ａ ＞ （Ｂ、３
）は、前記信号ａ ” ｄのタイミングチャーＩ−であ
る。
ド発生回路２に、キーコード発生回路２の出力信号Ｃは
並直列変換回路３に、並直列変換回路３よりのシリアル
・データ信号ｄは制御部内直並列変換回路５に、直並列
変換回路５の出力は処理装置パスライン６に、送信要求
発生回路４の出力信号ａはキーボード内並直列変換回路
３に、それぞれ接続される。第２図（Ａ ＞ （Ｂ、３
）は、前記信号ａ ” ｄのタイミングチャーＩ−であ
る。
データキー１がオペレータより押されると、信号すが押
下時間Ｔの間キーコード発生回路２に入力される。キー
コード発生回路２の出力信号Ｃは同じく時間Ｔの間並直
列変換回路３に入力される。
下時間Ｔの間キーコード発生回路２に入力される。キー
コード発生回路２の出力信号Ｃは同じく時間Ｔの間並直
列変換回路３に入力される。
一方、制御部内送信要求信号発生回路４は、処理装置の
指令に基づき、周期Ｔ／ｎ（ｎは整数で３以上）で信号
ａを発生し、キーボード内並直列変換回路３を起動し、
シリアル・データ信号ｄが制御部内直並列変換回路５に
入力され、その出力が処理装置に読み取られることにな
る。
指令に基づき、周期Ｔ／ｎ（ｎは整数で３以上）で信号
ａを発生し、キーボード内並直列変換回路３を起動し、
シリアル・データ信号ｄが制御部内直並列変換回路５に
入力され、その出力が処理装置に読み取られることにな
る。
第２図（Ａ）において、データキー１の押下時間内には
、シリアル・データ信号ｄ上のキーデータを３回読み取
ることができ、これを順にデータ１（ＤＩ）、データ２
（Ｄ２）、データ３（Ｄ３）と呼ぶこととする。一般的
にシリアルデータ伝送エラーは、散発的に発生す・るノ
イズに起因すると考えられるから、データ１；２．３を
比較照合した結果、全て同一であった場合、データ１．
２が同一でデータ３のみが異なる場合、データ１と３が
同一でデータ２のみが異なる場合、データ２，３が同一
でデータ１のみが異なる場合、すなわち、３回中２回以
上同−データが読み取れた場合、データキーｌに対する
キーコードが正常に読み取れたと判断できる。
、シリアル・データ信号ｄ上のキーデータを３回読み取
ることができ、これを順にデータ１（ＤＩ）、データ２
（Ｄ２）、データ３（Ｄ３）と呼ぶこととする。一般的
にシリアルデータ伝送エラーは、散発的に発生す・るノ
イズに起因すると考えられるから、データ１；２．３を
比較照合した結果、全て同一であった場合、データ１．
２が同一でデータ３のみが異なる場合、データ１と３が
同一でデータ２のみが異なる場合、データ２，３が同一
でデータ１のみが異なる場合、すなわち、３回中２回以
上同−データが読み取れた場合、データキーｌに対する
キーコードが正常に読み取れたと判断できる。
本実施例によれば、データ伝送３回中１回の割りで伝送
エラーが発生しても、オペレータによる再入力なしでデ
ータ入力を可能とする効果がある。
エラーが発生しても、オペレータによる再入力なしでデ
ータ入力を可能とする効果がある。
なお、シリアル・データ信号ｄのデータ１，２゜３は、
それぞれ第２図（Ｂ）に示すように、スター）−（ＳＴ
）ビットとストップ（Ｓ Ｐ）ビットとに挟まれた８ビ
ツトのキーデータである。
それぞれ第２図（Ｂ）に示すように、スター）−（ＳＴ
）ビットとストップ（Ｓ Ｐ）ビットとに挟まれた８ビ
ツトのキーデータである。
このように、散発的に発生するノイズに起因した伝送エ
ラーの発生割合が、データ伝送３回中の１回以下の割合
であれば、これを排除して正常にデータ伝送することが
できる。
ラーの発生割合が、データ伝送３回中の１回以下の割合
であれば、これを排除して正常にデータ伝送することが
できる。
第３図は、本発明のデータ伝送方式を用いたシリアル・
インターフェース装置のブロック図であり、第４図は第
３図のシリアル・インターフェース４６号線」二の信号
のタイムチャートである。
インターフェース装置のブロック図であり、第４図は第
３図のシリアル・インターフェース４６号線」二の信号
のタイムチャートである。
パラレル・インターフェースでは、リセット信号を伝送
するために、独立したリセット信号線を設ければよいが
、シリアル・インターフェースで信号線の本数に限度が
ある場合には、データ伝送線を使用してシステム・リセ
ット信号を伝送するようにしなくてはならない。そこで
、第３図に示すように、シリアル・インターフェース信
号線１１の受信側にリセット検出回路９を設け、一定時
間同一信号極性になったことを検出したときシステム・
リセット信号を発生させるようにした。
するために、独立したリセット信号線を設ければよいが
、シリアル・インターフェースで信号線の本数に限度が
ある場合には、データ伝送線を使用してシステム・リセ
ット信号を伝送するようにしなくてはならない。そこで
、第３図に示すように、シリアル・インターフェース信
号線１１の受信側にリセット検出回路９を設け、一定時
間同一信号極性になったことを検出したときシステム・
リセット信号を発生させるようにした。
第３図において、第１図の構成と異なる点はキーボード
にリセッ１−・キー７を設けたこと、および制御部側に
リセット検出回路９を設けたことである。
にリセッ１−・キー７を設けたこと、および制御部側に
リセット検出回路９を設けたことである。
データキー１がオペレータにより押されると、キーコー
ド発生回路３から並直列変換回路３に信号が転送される
。
ド発生回路３から並直列変換回路３に信号が転送される
。
制御部の送信要求信号発生回路４は、処理装置の指令に
基づき任意時間長ｔ、ｔ’ の信号を信号線１０に伝送
してキーボードの並直列変換回路３を起動し、これによ
りシリアル・データが信号線１１を介して制御部の直並
列変換回路５に伝送され、その出力がバス６を介して処
理装置に転送される。信号線１１を介して伝送される信
号は、キーデータであって、これは第４図の１１に示す
ように、スタート（Ｓ Ｔ）ビットとストップ（ｓ ｐ
）ビットとに挟まれた複数ビットのデータである。時間
を内に、複数組のキーデータが伝送されることになる。
基づき任意時間長ｔ、ｔ’ の信号を信号線１０に伝送
してキーボードの並直列変換回路３を起動し、これによ
りシリアル・データが信号線１１を介して制御部の直並
列変換回路５に伝送され、その出力がバス６を介して処
理装置に転送される。信号線１１を介して伝送される信
号は、キーデータであって、これは第４図の１１に示す
ように、スタート（Ｓ Ｔ）ビットとストップ（ｓ ｐ
）ビットとに挟まれた複数ビットのデータである。時間
を内に、複数組のキーデータが伝送されることになる。
次に、リセッ１−・キー７が押下されると、キーコード
発生回路２から並直列変換回路３に信号を固定するよう
に指示する。第４図では、時間ｔ′内で負極性の固定デ
ータが伝送される。並直列変換回路３から信号線１１を
介して固定データを伝送すると、直並列変換回路５はこ
れを受信して並列ビットに変換し、バス６とともにリセ
ット検出回路９に転送する。リセット検出回路９は、受
は取ったデータが固定されていて、一定時間経過しても
ストップ（ｓ ｐ）ビットが検出されないことを確認し
てリセット信号１２を出力する。このリセット信号１２
がバス６を介して処理装置に転送されることにより、シ
ステム・リセット信号として受信される。
発生回路２から並直列変換回路３に信号を固定するよう
に指示する。第４図では、時間ｔ′内で負極性の固定デ
ータが伝送される。並直列変換回路３から信号線１１を
介して固定データを伝送すると、直並列変換回路５はこ
れを受信して並列ビットに変換し、バス６とともにリセ
ット検出回路９に転送する。リセット検出回路９は、受
は取ったデータが固定されていて、一定時間経過しても
ストップ（ｓ ｐ）ビットが検出されないことを確認し
てリセット信号１２を出力する。このリセット信号１２
がバス６を介して処理装置に転送されることにより、シ
ステム・リセット信号として受信される。
〔発明の効果〕
以上説明したように、本発明によれば、同一データを複
数回読み取って比較照合することにより、チェック・ビ
ット付加回路やエラー検出回路を設けることなく、伝送
エラーを検出することができる。また、一定時間、同一
信号極性の信号を伝送することにより、シリアル・イン
ターフェース信号線を増加することなく、システム・リ
セット信号を転送することができるので、システムのコ
ストを低減させる利点がある。
数回読み取って比較照合することにより、チェック・ビ
ット付加回路やエラー検出回路を設けることなく、伝送
エラーを検出することができる。また、一定時間、同一
信号極性の信号を伝送することにより、シリアル・イン
ターフェース信号線を増加することなく、システム・リ
セット信号を転送することができるので、システムのコ
ストを低減させる利点がある。
第１図は本発明のデータ伝送方式を用いたシリアル・イ
ンターフェース装置のブロック図、第２図は第１図の各
信号のタイムチャート、第３図は本発明のデータ伝送方
式を用いたシリアル・インターフェース装置のブロック
図、第４図は第３図の各信号のタイムチャートである。 Ｉ：データキー、２：キーコード発生回路、３：並直列
変換回路、４：送信要求信号発生回路、５：直並列変換
回路、６：処理装置バス、７：リセット・キー、９：リ
セット検出回路 代理人 弁理士高橋明夫 第 １ 図 ４ 第 ２ 図 込） 第 ３ 図 第 Φ 図
ンターフェース装置のブロック図、第２図は第１図の各
信号のタイムチャート、第３図は本発明のデータ伝送方
式を用いたシリアル・インターフェース装置のブロック
図、第４図は第３図の各信号のタイムチャートである。 Ｉ：データキー、２：キーコード発生回路、３：並直列
変換回路、４：送信要求信号発生回路、５：直並列変換
回路、６：処理装置バス、７：リセット・キー、９：リ
セット検出回路 代理人 弁理士高橋明夫 第 １ 図 ４ 第 ２ 図 込） 第 ３ 図 第 Φ 図
Claims (2)
- （１）シリアル・インターフェースを有する入力装置と
制御装置間のデータ伝送方式において、入力装置には、
制御装置から送ら九たデータ送信要求信号に同期してデ
ータを送信する手段を設け、制御装置では、上記データ
送信要求信号を入力装置のデータ保持時間の整数分の１
以下の周期で発生することにより、入力装置から同一デ
ータを整数回受信し、読み取った該データを比較照合し
て伝送エラーを検出することを特徴とするデータ伝送方
式。 - （２）シリアル・インターフェースを有する入力装置と
制御装置間のデータ伝送方式において、入力装置には、
制御装置から送られたデータ送信要求信号に同期してデ
ータを送信する手段と、リセッ１−・キーを設け、制御
装置では、上記データ送信要求信号の送出時間だけ同一
信号極性であるデータを受信したとき、システム・リセ
ット信号を発生することを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047035A JPS60193061A (ja) | 1984-03-14 | 1984-03-14 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047035A JPS60193061A (ja) | 1984-03-14 | 1984-03-14 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60193061A true JPS60193061A (ja) | 1985-10-01 |
Family
ID=12763912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047035A Pending JPS60193061A (ja) | 1984-03-14 | 1984-03-14 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298899A (ja) * | 1986-06-18 | 1987-12-25 | リンナイ株式会社 | 情報送信装置 |
| JPH0523035U (ja) * | 1991-09-10 | 1993-03-26 | 株式会社ニコン | 多回転アブソリユート・エンコーダ |
-
1984
- 1984-03-14 JP JP59047035A patent/JPS60193061A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298899A (ja) * | 1986-06-18 | 1987-12-25 | リンナイ株式会社 | 情報送信装置 |
| JPH0523035U (ja) * | 1991-09-10 | 1993-03-26 | 株式会社ニコン | 多回転アブソリユート・エンコーダ |
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