JPS6015956A - 突起電極付リ−ドの製造方法 - Google Patents
突起電極付リ−ドの製造方法Info
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- JPS6015956A JPS6015956A JP58122801A JP12280183A JPS6015956A JP S6015956 A JPS6015956 A JP S6015956A JP 58122801 A JP58122801 A JP 58122801A JP 12280183 A JP12280183 A JP 12280183A JP S6015956 A JPS6015956 A JP S6015956A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 37
- 239000010931 gold Substances 0.000 claims abstract description 37
- 229910052737 gold Inorganic materials 0.000 claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 21
- 239000010703 silicon Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000007747 plating Methods 0.000 claims abstract description 12
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 claims abstract description 7
- 230000005496 eutectics Effects 0.000 claims abstract description 7
- 150000003377 silicon compounds Chemical class 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims 2
- 241001062872 Cleyera japonica Species 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000006023 eutectic alloy Substances 0.000 abstract description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract description 2
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910000077 silane Inorganic materials 0.000 abstract description 2
- 210000001331 nose Anatomy 0.000 abstract 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- OINMNSFDYTYXEQ-UHFFFAOYSA-M 2-bromoethyl(trimethyl)azanium;bromide Chemical compound [Br-].C[N+](C)(C)CCBr OINMNSFDYTYXEQ-UHFFFAOYSA-M 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical compound [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000010532 solid phase synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置を初めとする電子部品を外部回路と
接続するだめの先端に突起電極を有するリードの製造方
法に関するものである。
接続するだめの先端に突起電極を有するリードの製造方
法に関するものである。
従来例の構成とその問題点
ＬＳＩの高集積度化と電子機器の高密度実装の進展によ
り、ＬＳＩの外部回路と接続するための電極数即ちポン
ディングパッド数か」盾加し、現在２００ピンで前記パ
ッドのピッチが１０Ｑ／Ｊ、ｍのＬＳＩが出現している
。このような多ピン・狭ピンチのＬＳＩにおいては、も
はや金属細線を用いたワイヤボンドで組立てることかで
きず、フィルムキャリヤ方式が導入され始めている。現
在実用化されているフィルムキャリヤ方式ではＬＳＩの
ポンディングパッド上に金の突起電極が形成されており
、錫メッキされたリード群を前記ＬＳＩＪ二の金電極に
一括ボンディングするものである。この方式では金の突
起電極を有するＬＳ Ｉチップを必要とするが、その入
手は極めて困難である。
り、ＬＳＩの外部回路と接続するための電極数即ちポン
ディングパッド数か」盾加し、現在２００ピンで前記パ
ッドのピッチが１０Ｑ／Ｊ、ｍのＬＳＩが出現している
。このような多ピン・狭ピンチのＬＳＩにおいては、も
はや金属細線を用いたワイヤボンドで組立てることかで
きず、フィルムキャリヤ方式が導入され始めている。現
在実用化されているフィルムキャリヤ方式ではＬＳＩの
ポンディングパッド上に金の突起電極が形成されており
、錫メッキされたリード群を前記ＬＳＩＪ二の金電極に
一括ボンディングするものである。この方式では金の突
起電極を有するＬＳ Ｉチップを必要とするが、その入
手は極めて困難である。
この点を解決するために発明されたのが突起電極付テー
プを使用するフィルムキャリヤ方式で通常ＢＴＡＢと呼
ばれる。第１図にＢ ＴＡＢのテープキャリヤのスケッ
チ図を、第２図にＢＴＡＢのテープキャリヤ１ＬｓＩに
接続した時のポンディングパッドの断面図を示す。なお
図中、同二箇所には同一番号を伺した。第１図において
、１はテープ、２はテープに穿孔された貫通孔、３はリ
ード、４はリード先端の突起電極である。通常３５１Ｍ
１幅のポリイミドフィルムの中央部に貫通孔２か形成さ
れており、貫通孔内に銅箔をエツチングして作られたリ
ード３が突出している。リード３の先端にはエツチング
により形成された突起４がある。この突起は銅リードの
厚さ方向に約半分エツチングして形成される。第２図は
前記テープキャリヤを用いてＬＳ Ｉｉボンディングし
た状況を示している。図中６はＬＳＩチップ、６はポン
ディングパッド、７は金蒸着膜である。リード３の先端
には突起４が形成されているが、少なくとも突起部分に
は金が蒸着されている。リード３とポンディングパッド
６との接合は金−金の熱圧着ボンディングで行なわれる
。銅リードはその形状及び硬度の問題でボンディング時
の変形が少なく、ボンティングは極めて困難である。ま
た、リード３の先端に突起４を形成するためには工程が
複雑になる上エツチングの制御か極めて困難である。
プを使用するフィルムキャリヤ方式で通常ＢＴＡＢと呼
ばれる。第１図にＢ ＴＡＢのテープキャリヤのスケッ
チ図を、第２図にＢＴＡＢのテープキャリヤ１ＬｓＩに
接続した時のポンディングパッドの断面図を示す。なお
図中、同二箇所には同一番号を伺した。第１図において
、１はテープ、２はテープに穿孔された貫通孔、３はリ
ード、４はリード先端の突起電極である。通常３５１Ｍ
１幅のポリイミドフィルムの中央部に貫通孔２か形成さ
れており、貫通孔内に銅箔をエツチングして作られたリ
ード３が突出している。リード３の先端にはエツチング
により形成された突起４がある。この突起は銅リードの
厚さ方向に約半分エツチングして形成される。第２図は
前記テープキャリヤを用いてＬＳ Ｉｉボンディングし
た状況を示している。図中６はＬＳＩチップ、６はポン
ディングパッド、７は金蒸着膜である。リード３の先端
には突起４が形成されているが、少なくとも突起部分に
は金が蒸着されている。リード３とポンディングパッド
６との接合は金−金の熱圧着ボンディングで行なわれる
。銅リードはその形状及び硬度の問題でボンディング時
の変形が少なく、ボンティングは極めて困難である。ま
た、リード３の先端に突起４を形成するためには工程が
複雑になる上エツチングの制御か極めて困難である。
発明の目的
本発明はこのような問題に鑑み、テープキャリヤのリー
ド先端に接着する為の金電極の形成及び金突起電極を接
着したリードの製造方法を提供することを目的とする。
ド先端に接着する為の金電極の形成及び金突起電極を接
着したリードの製造方法を提供することを目的とする。
発明の構成
本発明はシリコン基板上に、気相−液相−固相法（通常
ＶＬＳ法と呼ばれる）により先端に金−シリコン共晶合
金を有する柱状体を形成し、前記柱状体の先端部にメッ
キによりなるべく球に近い形状の金電極を形成し、前記
金電極を錫メッキされた銅リードへ転写することにより
効率よく必快とする金突起電極を持つリードの製造を可
能とするものである。
ＶＬＳ法と呼ばれる）により先端に金−シリコン共晶合
金を有する柱状体を形成し、前記柱状体の先端部にメッ
キによりなるべく球に近い形状の金電極を形成し、前記
金電極を錫メッキされた銅リードへ転写することにより
効率よく必快とする金突起電極を持つリードの製造を可
能とするものである。
実施例の説明
第３図は本発明の一実施例における金電極形成及びリー
ドへの転写を示している。３１はシリコン基板、３２は
絶縁膜例えば酸化膜、窒化膜、３３はシリコン基板上に
直接蒸着された金膜、３４はシリコン化合物ガス例えば
シラ／ガス、３５はＶＬＳ法で成長した柱状体、３６は
柱状体先端の金−シリコン共晶合金部、３７はメッキで
形成された金電極、３８はテープキャリヤの’Ｊ −ト
で通常は錫メッキされた銅リード、３９はポリイミド等
のフィルムである。
ドへの転写を示している。３１はシリコン基板、３２は
絶縁膜例えば酸化膜、窒化膜、３３はシリコン基板上に
直接蒸着された金膜、３４はシリコン化合物ガス例えば
シラ／ガス、３５はＶＬＳ法で成長した柱状体、３６は
柱状体先端の金−シリコン共晶合金部、３７はメッキで
形成された金電極、３８はテープキャリヤの’Ｊ −ト
で通常は錫メッキされた銅リード、３９はポリイミド等
のフィルムである。
第３図Ａに示す如く、シリコン基板３１上の絶縁膜３２
に開孔を設は金３３を蒸着する。つきにシリコン基板３
１を金−シリコン共晶温度に加熱しながら、シリコン化
合物ガス３４を流す。金−／リコン共晶温度は約３７０
″Ｃであるが、この状態で前記共晶部３６にシランガス
よりシリコンが供給されるため、過剰のシリコンはシリ
コン基板３１側に析出し、３６の如く柱状体が伸びる（
第３図Ｂ）Ｏ例えばシリコン基板３１の表面が１１１面
であれば柱状体は１１１方向に成長する。１１１方向は
成長容易軸なので横方向に拡がることはない。柱状体先
端の金−シリコン３６はその状態でメッキ電極としても
使えるが、例えば、バラジュウム等を被着せしめておけ
ば、金メッキが容易になる。
に開孔を設は金３３を蒸着する。つきにシリコン基板３
１を金−シリコン共晶温度に加熱しながら、シリコン化
合物ガス３４を流す。金−／リコン共晶温度は約３７０
″Ｃであるが、この状態で前記共晶部３６にシランガス
よりシリコンが供給されるため、過剰のシリコンはシリ
コン基板３１側に析出し、３６の如く柱状体が伸びる（
第３図Ｂ）Ｏ例えばシリコン基板３１の表面が１１１面
であれば柱状体は１１１方向に成長する。１１１方向は
成長容易軸なので横方向に拡がることはない。柱状体先
端の金−シリコン３６はその状態でメッキ電極としても
使えるが、例えば、バラジュウム等を被着せしめておけ
ば、金メッキが容易になる。
次に第３図Ｃに示す如く、７リコン基板を一方の電極と
して金メッキすることにより、柱状体３５の先端に金電
極３７が形成される。この状態で、テープキャリヤのり
一ド３８を位置合せし、ボンディングすると、金−錫共
晶合金ができ、リード３８の先端に金電極３７が転写さ
れる。金電極３７が取り去られた基板３１は再びメッキ
工程をくり返すことにより第３図りに示す金電極か形成
される。
して金メッキすることにより、柱状体３５の先端に金電
極３７が形成される。この状態で、テープキャリヤのり
一ド３８を位置合せし、ボンディングすると、金−錫共
晶合金ができ、リード３８の先端に金電極３７が転写さ
れる。金電極３７が取り去られた基板３１は再びメッキ
工程をくり返すことにより第３図りに示す金電極か形成
される。
発明の効果
以上のように、本発明は、シリコン基板上に細い柱状体
を作成し、その先端にメッキで略球状の金電極を形成し
、テープキャリヤのリードに転写することにより、ボン
ディングの容易な突起電極付リードを有するテープキャ
リヤが実男できる。
を作成し、その先端にメッキで略球状の金電極を形成し
、テープキャリヤのリードに転写することにより、ボン
ディングの容易な突起電極付リードを有するテープキャ
リヤが実男できる。
第１図は従来の突記電極付テープキャリヤを示す図、第
２図は従来のテープキャリヤを用いてＬＳＩ１ボンデイ
ングした状態の断面図、第３図Ａ−Ｄは本発明の一実施
例の金電極リードへの転写工程断面図である。 ３１・・・・・・シリコン基板、３３・・・・金膜、３
４・・・・・シリコン化合物ガス、３５・・・・成長し
た柱状体、３６・・・・・・金−シリコン合金、３了・
・・・ メッキで作られた金電極、３８・・・・・リー
ド。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ／ −１、３図 （
２図は従来のテープキャリヤを用いてＬＳＩ１ボンデイ
ングした状態の断面図、第３図Ａ−Ｄは本発明の一実施
例の金電極リードへの転写工程断面図である。 ３１・・・・・・シリコン基板、３３・・・・金膜、３
４・・・・・シリコン化合物ガス、３５・・・・成長し
た柱状体、３６・・・・・・金−シリコン合金、３了・
・・・ メッキで作られた金電極、３８・・・・・リー
ド。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ／ −１、３図 （
Claims (1)
- （１） シリコン基板上の所定の位置に金を被着ぜしめ
る工程、前記基板を金−シリコン共晶以上に加熱しなが
ら、シリコン又はシリコン化合物ガスを前記基板上に供
給し、先端に金−シリコン共晶部を有する柱状体を形成
する工程、前記基板を一方の電極として金メッキを行な
い前記柱状体先端に金電極を形成する工程、予じめ準備
された導体の先端に前記金電極を転写する工程とを特徴
とする突起電極付リードの製造方法。 （榊 柱状体か形成された後、前記柱状体先端に金遣方
法。 （鞠 柱状体先端部にメッキされた金電極を転写する導
体が錫メッキされていることを特徴とする特許請求の範
囲第１項記載の突起電極付リードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122801A JPS6015956A (ja) | 1983-07-06 | 1983-07-06 | 突起電極付リ−ドの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122801A JPS6015956A (ja) | 1983-07-06 | 1983-07-06 | 突起電極付リ−ドの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015956A true JPS6015956A (ja) | 1985-01-26 |
Family
ID=14844970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122801A Pending JPS6015956A (ja) | 1983-07-06 | 1983-07-06 | 突起電極付リ−ドの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876221A (en) * | 1988-05-03 | 1989-10-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method |
| JPH03209841A (ja) * | 1990-01-12 | 1991-09-12 | Hitachi Cable Ltd | Ｔａｂ用テープキャリアの製造方法 |
-
1983
- 1983-07-06 JP JP58122801A patent/JPS6015956A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876221A (en) * | 1988-05-03 | 1989-10-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method |
| JPH03209841A (ja) * | 1990-01-12 | 1991-09-12 | Hitachi Cable Ltd | Ｔａｂ用テープキャリアの製造方法 |
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