JPS62293648A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 テープ自動化ボンディング（テープ・オートメーテツド
・ボンディング、　Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂ
ｏｎｄ−ｉｎｇ、　Ｔ、Ａ、Ｂ、　）方式用のシリコン
（Ｓｔ）バンプ（ｂｕｍｐ）をもったシリコンチップで
ある。

〔産業上の利用分野〕

本発明は半導体装置に関するもので、さらに詳しく言え
ばＴ、Ａ、Ｂ、方式で接続をとられるシリコンチップの
接続部に形成される電極部分に、当該チップをベースに
したＳｉのバンプを設けたＳｉチップに関するものであ
る。

〔従来の技術〕

集積回路が形成された半導体チップと当該チップが搭載
されるパッケージの配線との間の接続をとる方式の一つ
に、ワイヤボンディング（Ｗ、　Ｂ、）方式がある。

Ｗ、Ｂ、方式を第４図の断面図を参照して説明すると、
パッケージ４１にはその外リード４３に接続されたメタ
ライズ層４２が設けられ、このメタライズ層４２がチッ
プ４４の電極４５とワイヤ４６で接続されている。電極
４５は一般にアルミニウム（Ａ６）で形成され、ワイヤ
４６はｉまたは金（Ａｕ）のワイヤである。

最近パッケージ４１の外リード４３の数は例えば４００
本（４００ピンともいう）と多くなり、それをワイヤ４
６で接続するには時間がかかるので、それに代えてＴ、
Ａ、Ｂ、方式が開発されている。

Ｔ、Ａ、Ｂ、方式を第５図を参照して説明すると、同図
は第４図のパッケージ４１のチップ搭載部を示す平面図
で、チップの電極４５とメタライズ層４２とは、Ｗ、Ｂ
、方式では断面円形のワイヤ４６で接続されたのに対し
て、平板状のリード４７で接続される。

第６図（ａ）はリード４７の斜視図、同図ｔｂ）は同図
（ａｌのＢ−Ｂ線に沿う断面図で、リード４７は銅（Ｃ
ｕ）ベース４７ａにニッケル（Ｎｉ）メッキ４７ｂとＡ
ｕメッキ４７ｃを施したものである。

リード４７は第７図の平面図に模式的に示される如く、
フィルムで作ったテープキャリア４８の図に見て背面に
貼り付けられ、テープキャリア４８の１区画４８ａが第
５図に示すチップ搭載部の上に配置され、リード４７の
一方端をメタライズ層４２に接続した後にリード４７の
他方端を熱圧着によってチップの電極４５に接続し、し
かる後にテープキャリア４８を剥ぎ取る。なお、テープ
キャリア４８には前記した区画４８ａが順に並んで形成
され、区画４８ａの一つ一つがチップ搭載部の上に次々
に配置されるものである。さらに図において、４８ｂは
テープキャリアのフィルムにあけられた孔、４８ｃはテ
ープキャリアの送り孔である。

リード４７を熱圧着によってチップの電極４７に直接熱
圧着すると、チップ４４に損傷が与えられるので、それ
を防止すべく、電極とリードとはバンプを介して接続さ
れる。その方式には第８図と第９図の断面図にそれぞれ
示される方式がある。

第８図に示される方式はチップにバンプを設ける方式で
、同図において、４９ばチップに形成されたＳｉＯ＋膜
、５０は＾２膜、５１は銅がチップ内に浸入することを
防止するバリア層、５２は銅部材、５３はＡｕメフキで
、ＡＩｌ膜ＳＯ、バリア層５１、Ｃｕ部材５２、Ａｕメ
ッキ５３で構成される隆起部分くまたはこぶ状部分）を
バンプ５４という。

第９図に示される方式では、金メッキ４７ｃを施したリ
ード４７の先端において、Ｃｕベース４７ａに隆起部分
くまたはこぶ状部分）を形成し、その表面にリーに４７
の他の部分同様にＡｕメッキ４７ｃを施してバンプ５４
ａを形成する。

〔発明が解決しようとする問題点〕

上記したバンプを用いる接続において、バンプのＣｕ＋
　Ａｕなどがチ・ノブ内に侵入する問題がある。

そこで、第８図に示した例においてはバリア層５１を設
けるのであるが、バリア層５１を特に形成するとその分
だけ工程が増す問題があり、そのような問題を解決する
ための技術が特開昭５２−１１７７２号公報に開示され
ている。

第１０図を参照すると、６１は半導体集積回路素子、６
２は酸化膜、６３は金シリコン共晶層、６４は多結晶シ
リコン（ポリシリコン）、６５は導体配線、６６は絶縁
基板を示す。図示の装置においては、絶縁基板６６の一
方の主面上に形成された導体配線６５の一部に低抵抗の
ポリシリコンロ４からなる突起電極を設け、この突起電
極およびその上面に形成された金属層を介して半導体素
子上の電極と絶縁基板上の導体配線とを電気的に接続す
るものである。

第１１図は第１０図の装置の変型例で、同図において、
６７は半導体素子６１上の導体配線である。

上記した装置は、絶縁基板上の導体配線になんらかの方
法でポリシリコンの接続部を形成するものである。しか
し、本発明者は基板側に位置精度良くポリシリコンの突
起を形成することがきわめて難しく、特に絶縁基板が２
０ｍｍ口程度に大型になると、その上に均一な高さのポ
リシリコン接続部を形成することはさらに難しいことを
見出した。

本発明はこのような点に鑑みて創作されたもので、Ｔ、
Ａ、Ｂ、方式におけるバンプをシリコンで形成した半導
体装置を提供することを目的とする。

〔問題点を解決するための手段〕

第１図（ａｌは本発明第１実施例の、また同図（ｂ）は
第２実施例をそれぞれ示す断面図で、図中、１１はシリ
コン基板、１２は酸化膜（ＳｉＯ２膜）、１３は工ピタ
キシャル成長したシリコン凸部、１４はＡｌ膜、１５は
バリア層、１６はＣｕ膜、１７はＡｕ膜、１８はバンプ
、工９はＣｕリードであり、シリコン１３、　ＡＩ！Ｈ
’ＡＬ４、バリア層１５、Ｃｕ膜１６、Ａｕ膜１７でバ
ンプ１８が形成される。

本発明においては、バンブ１８の本体部分をエピタキシ
ャル成長したシリコン凸部１３で構成してなるものであ
る。

〔作用〕

上記の装置において、シリコン凸部１３はエピタキシャ
ル成長によって精度良く形成されるので、チップ全般に
わたって均一寸法のバンプが構成されるものである。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａｌを参照すると、本発明の第１実施例におい
ては、シリコン基板１１上の酸化膜１２に窓開けした窓
の部分にシリコン凸部１３がエピタキシャル成長によっ
て形成されていて、シリコン凸部１３の全表面上に順に
ＡＡＡｌ４、バリア層１５、Ｃｕ膜１６、Ａｕ膜１７が
形成され、これらの金属膜が熱圧着用の導電膜を構成し
、シリコン凸部１３と前記導電膜とでバンブ１８を構成
する。

本発明の第２実施例においては、シリコン凸部１３の上
表面の上にのみ、前記したＡｌＩＩ！１４、バリア層１
５、Ｃｕ膜１６、Ａｕ膜１７が順に形成されバンブ１８
が作られている。

かかる構造のバンブ１８にリード１９が熱圧着されるの
であるが、リード１９はＣｕだけのものであってもまた
はＣｕのベースにＡｕをメンキしたものでもよく、熱圧
着によって前者の場合にはＣｕと＾Ｕが、後者の場合に
はＡｕとＡｕとが熱圧着で接続される。

第１実施例は第２図に示す方法で形成され、先ず第２図
（ａｌに示されるようにシリコン基板１１上の酸化膜１
２に窓を形成し、しかる後にシリコン１３ａをエピタキ
シャル成長する。

次いで、エツチングによってシリコン凸部１３を作るが
、そのためには公知のリソグラフィー技術とエツチング
（ウェットまたはドライ）を実施する。

最後に、メッキ、化学気相成長法または蒸着法によって
Ａｌ膜１４、バリア層１５、Ｃｕ膜１６、Ａｕ膜１７を
形成する。

第２実施例の形成方法は第３図に示され、先ず第３図ｆ
ａ）に示される如く第２図（ａｌの場合と同様にシリコ
ン１３ａをエピタキシャル成長する。

次いで、第３図（′ｂ）に示される如く、第２図（Ｃ）
を参照して説明した方法でＡｊ２膜１４、バリア層１５
、Ｃｕ膜１６、Ａｕ膜１７を形成する。

最後に、通常のリソグラフィー技術とエツチング（ドラ
イまたはウェット）によって、八ｕＭｌｉ１７、Ｃｕ膜
１６、バリア層１５、Ａｌ膜１４、シリコン１３ａを順
にエツチングして第３図（Ｃ）に示される構造を作　′
る。

いずれの方法においても、シリコンは例えば１０−３　
Ω・ｃｍ以下というように比抵抗の低いものをエピタキ
シャル成長させるか、またはアニールして多結晶シリコ
ン化し、しかる後にイオン注入法によって不純物をドー
プするとよい。

前記したエピタキシャル成長では制御性良く所定の膜厚
（４，０，＋１ｍ〜５．０μｍ）のシリコンを成長する
ことが可能であり、かつ、リソグラフィー技術では所定
の寸法の凸部を形成することが可能であるので、チップ
の上にすべて同一寸法のバンプ１８を形成することがで
きる。

バンプ１８の大部は前記した如くシリコン凸部１３で構
成されているので、ＣｕやＡｕの成分はシリコン凸部１
３を飽和するまで基板１１内に浸入しないから、シリコ
ン基板１１に形成されたＰウェル、Ｎウェルなどが悪影
響を受けることが防止される。

〔発明の効果〕

以上述べてきたように本発明によれば、Ｔ、Ａ、Ｂ。

用のバンブをシリコンで形成することによって、バンブ
の寸法を精度良く均一に形成することが可能となり、熱
圧着によるリードとバンプとの接続が精度良く均一にな
されるので、半導体パンケ−ジなどの信頼性向上に有効
である。

【図面の簡単な説明】

第１図（ａ）と（′ｂ）は本発明第１実施例と第２実施
例の断面図、 第２図（ａｌないしくＣ１は本発明第１実施例の工程断
面図、 第３図（ａ）ないしｆｃ）は本発明第２実施例の工程断
面図・ 第４図は従来例断面図、 第５図は第４図の装置の一部の平面図、第６図（ａ）は
リードの斜視図、同図（ｂ）は同図（ａ）のＢ−Ｂ線断
面図、 第７図はテープキャリア平面図、 第８図は従来例断面図、 第９図は従来例断面図、 第１０図は従来例断面図、 第１１図は従来例断面図である。 第１図ないし第３図において、 １１はシリコン基板、 １２は酸化膜、 １３はシリコン凸部、 １４は　Ａｌ膜、 １５はバリア層、 １６はＣｕ膜、 １７はＡｕ膜、 １８はバンプ、 １９はリードである。 代理人　　弁理士　　久木元　　　彰 復代理人　弁理士　　大　菅　義　２ 千１更隻例ｔｆｒω氏 づ１２ラミ＊　（Ｊす［ｄｌ 第１図 才１欠＊伊［暫ｌ−漸面［Ｆ］　　才２莢指１り顎五工
打詑面ロ第２図　　　　　　第３図 ）−〇 〇　　　　　　　　　　〇 従来例針＋ｉ７Ｉ！ｌ 第４図 ７１−４良の肇１カー鼾の平面間 第５図 第８図 イ足釆例緯面図 第９図

Claims (2)

【特許請求の範囲】
1. （１）テープ自動化ボンディングのための半導体シリコ
   ン基板（１１）上に形成したバンプ（１８）であって、 シリコン基板（１１）上にエピタキシャル成長したシリ
   コン凸部（１３）を設け、 シリコン凸部（１３）の全表面上に熱圧着用の導電膜（
   １４，１５，１６，１７）を設けてなることを特徴とす
   る半導体装置。
2. （２）シリコン凸部（１３）の上部表面上にのみ前記導
   電膜（１４，１５，１６，１７）が形成されてなること
   を特徴とする特許請求の範囲第１項記載の半導体装置。