JPH07123122B2 - 集積回路チツプ実装構造及びその形成方法 - Google Patents
集積回路チツプ実装構造及びその形成方法Info
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- JPH07123122B2 JPH07123122B2 JP2195099A JP19509990A JPH07123122B2 JP H07123122 B2 JPH07123122 B2 JP H07123122B2 JP 2195099 A JP2195099 A JP 2195099A JP 19509990 A JP19509990 A JP 19509990A JP H07123122 B2 JPH07123122 B2 JP H07123122B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、キャリヤ、好ましくはシリコンキャリヤ上へ
の電子部品の実装に関し、特に、異なる実装技術又は接
続技術のために異なる端子を基板上に含む集積回路チッ
プ実装構造に関する。
の電子部品の実装に関し、特に、異なる実装技術又は接
続技術のために異なる端子を基板上に含む集積回路チッ
プ実装構造に関する。
B.従来の技術及び発明が解決しようとする課題 現代の集積回路チップは、チップサイズの制限された面
上に配置されなければならない複数の入力及び出力端子
(I/O)を含んでいる。ますます増加しているI/O端子は
電子部品を取り囲むようにして接続されなければならな
い。一般的に、チップは他のチップ又は電子部品に直接
接続され、チップキャリヤ又はチップ間を相互接続させ
るためのワイヤリング線を含む基板上に配置される。
上に配置されなければならない複数の入力及び出力端子
(I/O)を含んでいる。ますます増加しているI/O端子は
電子部品を取り囲むようにして接続されなければならな
い。一般的に、チップは他のチップ又は電子部品に直接
接続され、チップキャリヤ又はチップ間を相互接続させ
るためのワイヤリング線を含む基板上に配置される。
本発明に係るチップ実装構造は、絶縁層によって分離さ
れたいくつかの伝導面を持っている多層基板を利用して
いる。基板はセラミック又はシリコンから作成され得
る。シリコンキャリヤは、チップ製造におけるのと同様
の製造技術を用いるので使用することが好ましい。さら
に、熱膨張率は等しい。シリコン基板は、従来例に関し
てヨーロッパ特許公開0246458号に開示されている。
れたいくつかの伝導面を持っている多層基板を利用して
いる。基板はセラミック又はシリコンから作成され得
る。シリコンキャリヤは、チップ製造におけるのと同様
の製造技術を用いるので使用することが好ましい。さら
に、熱膨張率は等しい。シリコン基板は、従来例に関し
てヨーロッパ特許公開0246458号に開示されている。
チップをキャリヤに接続する周知技術は、複数のI/Oを
同時に閉じることができる制限コラプスチップ接続技術
(以下、C−4技術という)である。このC−4技術
は、基本的な特許である米国特許第3,401,126号及び米
国特許第3,429,040号に開示されている。この技術の適
用に関して、キャリヤの対応する端子は、接点ボール
(ボール制限層)の大きさを制限し、キャリヤの端子と
十分な接続を行わせる接点層が正確に設けられなければ
ならない。さらに、端子が基板表面上のワイヤリング線
に接続されるならば、はんだ止め層が必要となり得る。
一般的に、基板は、C−4技術によってチップの接続に
役立つ1つの付加的な金属被覆面だけを含んでいる。
同時に閉じることができる制限コラプスチップ接続技術
(以下、C−4技術という)である。このC−4技術
は、基本的な特許である米国特許第3,401,126号及び米
国特許第3,429,040号に開示されている。この技術の適
用に関して、キャリヤの対応する端子は、接点ボール
(ボール制限層)の大きさを制限し、キャリヤの端子と
十分な接続を行わせる接点層が正確に設けられなければ
ならない。さらに、端子が基板表面上のワイヤリング線
に接続されるならば、はんだ止め層が必要となり得る。
一般的に、基板は、C−4技術によってチップの接続に
役立つ1つの付加的な金属被覆面だけを含んでいる。
チップ又はキャリヤを実装するための他の周知技術は、
テープ自動化ボンデイング(以下、TABという)技術で
ある。TAB実装は、チップと外部のものとの間で接続を
行わせる伝導リードを電気的に導くために一般的にキャ
リヤテープと呼ばれるくもの巣状の材料の使用を含んで
いる。伝導リードの内側クラスタは、チップ又は基板の
接続パッドに接着される。外側クラスタはテープから切
断され、テープ/チップ又はテープ/キャリヤの結合し
たものの外側リードは、それぞれ基礎となっている回路
基板上に設けられた伝導パッドに接着される。ワイヤボ
ンデイング技術と同様、この方法はC−4技術のような
複数のI/Oを同時に閉じることができない。両技術と
も、通常、集積回路又はキャリヤ上に形成される金又は
金/銅から成るバンプを暗示している。導体上にこれら
のバンプを形成する目的に正に適したいくつかの方法が
あり、それらは当業者において周知である。バンプは通
常の層の寸法と比べて比較的厚い。さらに、バンプはチ
ップ又はキャリヤにおける金属被覆面との接続のための
接点層を必要とする。バンプは電界めっきによって堆積
され、それは電解めっき中、規則的な電流供給のため
に、キャリヤ表面上に分断されていない伝導層を必要と
する。
テープ自動化ボンデイング(以下、TABという)技術で
ある。TAB実装は、チップと外部のものとの間で接続を
行わせる伝導リードを電気的に導くために一般的にキャ
リヤテープと呼ばれるくもの巣状の材料の使用を含んで
いる。伝導リードの内側クラスタは、チップ又は基板の
接続パッドに接着される。外側クラスタはテープから切
断され、テープ/チップ又はテープ/キャリヤの結合し
たものの外側リードは、それぞれ基礎となっている回路
基板上に設けられた伝導パッドに接着される。ワイヤボ
ンデイング技術と同様、この方法はC−4技術のような
複数のI/Oを同時に閉じることができない。両技術と
も、通常、集積回路又はキャリヤ上に形成される金又は
金/銅から成るバンプを暗示している。導体上にこれら
のバンプを形成する目的に正に適したいくつかの方法が
あり、それらは当業者において周知である。バンプは通
常の層の寸法と比べて比較的厚い。さらに、バンプはチ
ップ又はキャリヤにおける金属被覆面との接続のための
接点層を必要とする。バンプは電界めっきによって堆積
され、それは電解めっき中、規則的な電流供給のため
に、キャリヤ表面上に分断されていない伝導層を必要と
する。
高密度のI/Oを持っている集積回路チップの実装を可能
にするため及び製造コストを減少させるためには、C−
4接続及びTAB用の端子又はワイヤボンデイング接続を
含んでいるキャリヤ、好ましくはシリコンキャリヤが必
要である。
にするため及び製造コストを減少させるためには、C−
4接続及びTAB用の端子又はワイヤボンデイング接続を
含んでいるキャリヤ、好ましくはシリコンキャリヤが必
要である。
したがって、特許請求の範囲に記載された本発明は、集
積回路チップ実装構造及び高精密かつ最小限の製造工程
を備えることの問題を解決する。
積回路チップ実装構造及び高精密かつ最小限の製造工程
を備えることの問題を解決する。
C.課題を解決するための手段 したがって、本発明に係る方法は、少なくともワイヤリ
ング層と絶縁層から成る基板に適用される。さらに、基
板の表面は、絶縁層に配列され、少なくとも1つのワイ
ヤリング層に接続された端子バイア(vias=導通路)パ
ターンを含んでいる。基板は従来技術において周知であ
り、さらに、シリコンキャリヤの場合に半導体層から成
り得る。キャリヤとして役立つ他の種類の基板は、キャ
リヤ上に配置されたチップと他の基板上に搭載されたチ
ップとを相互接続させる複数のワイヤリング面を通常含
んでいる周知のセラミック基板である。両基板は、1つ
又はそれ以上にチップに接続されるべき端子を表面上に
含んでいる。これらの端子は、下の層をさらに防護する
絶縁層によって互いに引き離されている。一般的に端子
は、絶縁層の下に配置された伝導金属を露出させるため
及び端子バイアを設けるために、端子領域における絶縁
層を取り除くことによって製造される。この方法は、本
発明の利点であるが、従来から知られている他の方法に
よると端子を設けることが可能である。
ング層と絶縁層から成る基板に適用される。さらに、基
板の表面は、絶縁層に配列され、少なくとも1つのワイ
ヤリング層に接続された端子バイア(vias=導通路)パ
ターンを含んでいる。基板は従来技術において周知であ
り、さらに、シリコンキャリヤの場合に半導体層から成
り得る。キャリヤとして役立つ他の種類の基板は、キャ
リヤ上に配置されたチップと他の基板上に搭載されたチ
ップとを相互接続させる複数のワイヤリング面を通常含
んでいる周知のセラミック基板である。両基板は、1つ
又はそれ以上にチップに接続されるべき端子を表面上に
含んでいる。これらの端子は、下の層をさらに防護する
絶縁層によって互いに引き離されている。一般的に端子
は、絶縁層の下に配置された伝導金属を露出させるため
及び端子バイアを設けるために、端子領域における絶縁
層を取り除くことによって製造される。この方法は、本
発明の利点であるが、従来から知られている他の方法に
よると端子を設けることが可能である。
基板の表面上に導電障壁層が堆積され、それは表面上に
付着し、酸化及び拡散を防ぎ、接点及び伝導性能を改善
し、金属パッドに対する障壁層及び電解めっきのための
種層として共に役立つ。このことは、当業者に知られて
いるように、連続してクロム、銅及び金を堆積させるこ
とによって行なわれ得る。伝導障壁層上にポリマー層を
堆積させた後、基板表面上のパターンに対応する端子バ
イアのパターンは、リソグラフィ法によりこのポリマー
層に形成される。この工程は、基板の絶縁層における端
子バイアの形成と同じマスクを用いて実現され得る。し
たがって、基板の端子が上述のように処理されるなら
ば、次のリソグラフィ工程用に別のマスクは必要ない。
この工程の後、端子領域における伝導障壁層は露出され
る。
付着し、酸化及び拡散を防ぎ、接点及び伝導性能を改善
し、金属パッドに対する障壁層及び電解めっきのための
種層として共に役立つ。このことは、当業者に知られて
いるように、連続してクロム、銅及び金を堆積させるこ
とによって行なわれ得る。伝導障壁層上にポリマー層を
堆積させた後、基板表面上のパターンに対応する端子バ
イアのパターンは、リソグラフィ法によりこのポリマー
層に形成される。この工程は、基板の絶縁層における端
子バイアの形成と同じマスクを用いて実現され得る。し
たがって、基板の端子が上述のように処理されるなら
ば、次のリソグラフィ工程用に別のマスクは必要ない。
この工程の後、端子領域における伝導障壁層は露出され
る。
次に、パターン化されたポリマー層を覆うようにフォト
レジスト層を堆積した後、リソグラフィ法により基板接
続端子及びチップ接続端子のパターンがポリマー層に形
成される。ポリマー層におけるパターンは、基板表面上
の端子のパターンに対応している。基板接続端子は、他
のもの、例えばプリント回路基板と基板との接続に役立
つ。また、基板接続端子は、端子領域におけるフォトレ
ジスト層から成る枠を含んでいる。その枠は、円形、長
方形又は他の適当な形状をとり得る。
レジスト層を堆積した後、リソグラフィ法により基板接
続端子及びチップ接続端子のパターンがポリマー層に形
成される。ポリマー層におけるパターンは、基板表面上
の端子のパターンに対応している。基板接続端子は、他
のもの、例えばプリント回路基板と基板との接続に役立
つ。また、基板接続端子は、端子領域におけるフォトレ
ジスト層から成る枠を含んでいる。その枠は、円形、長
方形又は他の適当な形状をとり得る。
対応するチップに基板を接続するのに有用なチップ接続
端子は、端子領域におけるフォトレジスト層から成るカ
バーによって画成されている。基板接続端子領域におけ
るこの工程の後、伝導障壁層が露出され、フォトレジス
ト層の枠によって囲まれ、伝導障壁層は、チップ接続端
子領域においてフォトレジストによって覆われる。
端子は、端子領域におけるフォトレジスト層から成るカ
バーによって画成されている。基板接続端子領域におけ
るこの工程の後、伝導障壁層が露出され、フォトレジス
ト層の枠によって囲まれ、伝導障壁層は、チップ接続端
子領域においてフォトレジストによって覆われる。
後に、チップ接続端子は、枠内部で露出した障壁層上に
バンプ、好ましくは金のバンプを成長させることによっ
て完成される。十分な広がりを持つ金のバンプを設ける
ための一般的な方法は電解めっきである。露出した障壁
層の周りの枠は、マッシュルームに似た形状のバンプを
形成するのに有用である。
バンプ、好ましくは金のバンプを成長させることによっ
て完成される。十分な広がりを持つ金のバンプを設ける
ための一般的な方法は電解めっきである。露出した障壁
層の周りの枠は、マッシュルームに似た形状のバンプを
形成するのに有用である。
次の工程で、露出したフォトポリマー層と障壁層は、周
知の方法によって取り除かれる。障壁層を取り除くこと
に関して、フォトレジスト層の一部がさらに除去される
ことができ、したがって、薄くされた厚みを持つフォト
レジスト層を設けることができる。
知の方法によって取り除かれる。障壁層を取り除くこと
に関して、フォトレジスト層の一部がさらに除去される
ことができ、したがって、薄くされた厚みを持つフォト
レジスト層を設けることができる。
残余のフォトレジスト層を最終的に取り除くことによ
り、チップ接続端子の領域における障壁層は露出され
る。さらに、ポリマー層から成るはんだ止めは端子領域
に配置され、そして露出された障壁層の周りに枠を形成
するようにして設けられ得る。このことは、チップ接続
端子にチップを実装するためのC−4技術を使用するこ
とによって、端子に接続されたワイヤリング線上のはん
だ流れを防止する。次の工程の1つに他の技術を適用す
ることによって、はんだボールはチップ接続端子の障壁
層上に単独にもたらされ得る。
り、チップ接続端子の領域における障壁層は露出され
る。さらに、ポリマー層から成るはんだ止めは端子領域
に配置され、そして露出された障壁層の周りに枠を形成
するようにして設けられ得る。このことは、チップ接続
端子にチップを実装するためのC−4技術を使用するこ
とによって、端子に接続されたワイヤリング線上のはん
だ流れを防止する。次の工程の1つに他の技術を適用す
ることによって、はんだボールはチップ接続端子の障壁
層上に単独にもたらされ得る。
さらに、本発明の他の特徴によると、相互接続配線はフ
ォトポリマー層においてリソグラフィ法により形成され
る。この配線は、端子と共にリソグラフィ法により形成
され、チップ接続端子に対応して扱われる。したがっ
て、最終的に取り除いた後、ワイヤリング線は導体とし
て役立つ障壁層上の防護層としてのポリマー層とともに
残る。
ォトポリマー層においてリソグラフィ法により形成され
る。この配線は、端子と共にリソグラフィ法により形成
され、チップ接続端子に対応して扱われる。したがっ
て、最終的に取り除いた後、ワイヤリング線は導体とし
て役立つ障壁層上の防護層としてのポリマー層とともに
残る。
本発明に係る集積回路チップ実装構造は、上述のような
基板及び基板の金属被覆層に接続された基板上に伝導層
を含んでいる。伝導層の領域は障壁層及びボール制限層
として働く。伝導層ははんだボールとバンプに接続さ
れ、少なくともはんだボールの周りにはんだ止めを含ん
でいる。本発明のさらに別の特徴によると、伝導層はワ
イヤリング線を設けている。
基板及び基板の金属被覆層に接続された基板上に伝導層
を含んでいる。伝導層の領域は障壁層及びボール制限層
として働く。伝導層ははんだボールとバンプに接続さ
れ、少なくともはんだボールの周りにはんだ止めを含ん
でいる。本発明のさらに別の特徴によると、伝導層はワ
イヤリング線を設けている。
本発明による方法は、C−4技術とTAB技術をキャリヤ
又は基板上で結合させている。その方法の工程は簡単か
つ最小限である。
又は基板上で結合させている。その方法の工程は簡単か
つ最小限である。
さらに本発明の利点は、リソグラフィ工程を適用したこ
とにある。したがって、ガラスマスクが用いられ、さら
に直径200mm又はそれ以上のウェハ上で本発明を実施す
ることができる。
とにある。したがって、ガラスマスクが用いられ、さら
に直径200mm又はそれ以上のウェハ上で本発明を実施す
ることができる。
本発明のさらに別の利点は、本構造を提供するための2
つの異なるマスクだけが用いられることである。その
上、第1のマスクは基板製造において前に使用され得
る。
つの異なるマスクだけが用いられることである。その
上、第1のマスクは基板製造において前に使用され得
る。
本発明の他の利点は、密度又は電気的作用を減じさせる
ことなく基板における金属層を減らす配線層として障壁
層を使用できることである。ただ1つの層である障壁層
はボール制限層、接点層、配線層及び電解めっきのため
の種層として役立たせることができる。
ことなく基板における金属層を減らす配線層として障壁
層を使用できることである。ただ1つの層である障壁層
はボール制限層、接点層、配線層及び電解めっきのため
の種層として役立たせることができる。
本発明は、さらに本発明を実施するための基板として役
立つチップ、シリコンキャリヤ又はセラミックキャリヤ
の全てに使用可能である。
立つチップ、シリコンキャリヤ又はセラミックキャリヤ
の全てに使用可能である。
D.実施例 第1図は、絶縁層(ポリイミド)12と金属層から成る複
数の接点パッド14を含む基板10としてシリコンキャリヤ
の一部を示している。接点パッド14の表面は、絶縁層12
における端子バイア16、18として形成されている。接点
パッド14と絶縁層12の表面は、伝導障壁層20が堆積され
る基板10の表面を形成する。それぞれ障壁種層を形成す
るために、クロム、銅、金の順番に蒸着技術によって堆
積することが従来からよく知られている。この堆積は、
全ウエハを覆うように行なわれる。
数の接点パッド14を含む基板10としてシリコンキャリヤ
の一部を示している。接点パッド14の表面は、絶縁層12
における端子バイア16、18として形成されている。接点
パッド14と絶縁層12の表面は、伝導障壁層20が堆積され
る基板10の表面を形成する。それぞれ障壁種層を形成す
るために、クロム、銅、金の順番に蒸着技術によって堆
積することが従来からよく知られている。この堆積は、
全ウエハを覆うように行なわれる。
第2図において、ポリイミドから成るポリマー層22は、
伝導障壁種層20を覆うように形成され、端子バイアの領
域においてリソグラフィ法によって取り除かれる。ポリ
イミド層22の厚さは、0.7乃至1μmの範囲内である。
端子バイアをマスクすることのために、絶縁層12におい
て端子バイア16、18を形成することによって用いられた
同じマスクが利用され得る。
伝導障壁種層20を覆うように形成され、端子バイアの領
域においてリソグラフィ法によって取り除かれる。ポリ
イミド層22の厚さは、0.7乃至1μmの範囲内である。
端子バイアをマスクすることのために、絶縁層12におい
て端子バイア16、18を形成することによって用いられた
同じマスクが利用され得る。
端子バイア16、18の接点パッド14の表面上の障壁層20の
露光後、約6乃至10μmの範囲の厚みを有しているフォ
トレジスト層24が、全ウェハを覆うように堆積される。
第3図は、基板接属端子26、チップ接続端子28及びワイ
ヤリング線30がリソグラフィ法で形成された後のフォト
レジスト層を示している。基板接続端子26は、露出され
た障壁層20の領域を囲むフォトレジスト層24から成る枠
32を含んでいる。枠32は、基板接続端子26の領域におい
て障壁層20上のバンプ34の成長に影響を及ぼすために必
要である。そして枠32は、第4図に示したようにマッシ
ュルームに似た形状のバンプをもたらす。ワイヤリング
線30と同様、チップ接続端子28はフォトレジスト層24か
ら成るカバーを含んでいる。
露光後、約6乃至10μmの範囲の厚みを有しているフォ
トレジスト層24が、全ウェハを覆うように堆積される。
第3図は、基板接属端子26、チップ接続端子28及びワイ
ヤリング線30がリソグラフィ法で形成された後のフォト
レジスト層を示している。基板接続端子26は、露出され
た障壁層20の領域を囲むフォトレジスト層24から成る枠
32を含んでいる。枠32は、基板接続端子26の領域におい
て障壁層20上のバンプ34の成長に影響を及ぼすために必
要である。そして枠32は、第4図に示したようにマッシ
ュルームに似た形状のバンプをもたらす。ワイヤリング
線30と同様、チップ接続端子28はフォトレジスト層24か
ら成るカバーを含んでいる。
第4図のバンプ34は、金から成り、電解メッキによって
堆積される。
堆積される。
第5図において、ポリイミド層22と障壁層20は、これら
の層がフォトレジスト層24によって被覆されない領域に
おいて取り除かれる。反応性イオンエッチング法によっ
てポリイミド層22を取り除くことに関して、フォトレジ
スト層24の一部が同様に取り除かれる。フォトレジスト
層24は、ポリイミド層22よりも非常に高いので、フォト
レジスト層24の残留物は、絶縁層12の表面を露出させる
障壁層20のウェットエッチング法のために役立つ。
の層がフォトレジスト層24によって被覆されない領域に
おいて取り除かれる。反応性イオンエッチング法によっ
てポリイミド層22を取り除くことに関して、フォトレジ
スト層24の一部が同様に取り除かれる。フォトレジスト
層24は、ポリイミド層22よりも非常に高いので、フォト
レジスト層24の残留物は、絶縁層12の表面を露出させる
障壁層20のウェットエッチング法のために役立つ。
第6図は、従来技術における知られた方法によってフォ
トレジスト層24を最終的に除去した後の基板接続端子2
6、チップ接続端子28及びワイヤリング線30を示してい
る。ポリイミド層22は、少なくともチップ接続端子28の
領域において役立つ枠として、チップがC−4技術によ
って基板に接続されると共にはんだボール36のためのは
んだ止めとして、端子26、28の領域に残っている。ポリ
イミド層22は防御層としてワイヤリング線30上に残って
いる。
トレジスト層24を最終的に除去した後の基板接続端子2
6、チップ接続端子28及びワイヤリング線30を示してい
る。ポリイミド層22は、少なくともチップ接続端子28の
領域において役立つ枠として、チップがC−4技術によ
って基板に接続されると共にはんだボール36のためのは
んだ止めとして、端子26、28の領域に残っている。ポリ
イミド層22は防御層としてワイヤリング線30上に残って
いる。
E.発明の効果 本発明によれば、高精密かつ最小限の製造工程により高
密度のI/Oを持っている集積回路チップの実装を行うこ
とができる。
密度のI/Oを持っている集積回路チップの実装を行うこ
とができる。
第1図は基板上に伝導障壁層を堆積する工程を示した概
略断面図、第2図は端子バイア領域のポリイミド層を取
り除く工程を示した概略断面図、第3図は基板接続端
子、チップ接続端子及びワイヤリング線が形成された後
のフォトレジスト層を示した概略断面図、第4図はバン
プを堆積する工程を示した概略断面図、第5図はフォト
レジスト層によって被覆されていない領域のポリイミド
層と障壁層を取り除く工程を示した概略断面図、第6図
は残余のフォトレジスト層を取り除いた後の基板接続端
子、チップ接続端子及びワイヤリング線を示した概略断
面図である。 10……基板、12……絶縁層、16、18……端子バイア、20
……伝導障壁層、22……ポリマー層、24……フォトレジ
スト層、26……基板接続端子、28……チップ接続端子、
32……枠、34……バンプ、36……はんだボール。
略断面図、第2図は端子バイア領域のポリイミド層を取
り除く工程を示した概略断面図、第3図は基板接続端
子、チップ接続端子及びワイヤリング線が形成された後
のフォトレジスト層を示した概略断面図、第4図はバン
プを堆積する工程を示した概略断面図、第5図はフォト
レジスト層によって被覆されていない領域のポリイミド
層と障壁層を取り除く工程を示した概略断面図、第6図
は残余のフォトレジスト層を取り除いた後の基板接続端
子、チップ接続端子及びワイヤリング線を示した概略断
面図である。 10……基板、12……絶縁層、16、18……端子バイア、20
……伝導障壁層、22……ポリマー層、24……フォトレジ
スト層、26……基板接続端子、28……チップ接続端子、
32……枠、34……バンプ、36……はんだボール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−197857(JP,A) 特開 昭58−68950(JP,A) 特開 昭56−114358(JP,A) 特開 平1−138725(JP,A) 実開 昭63−121448(JP,U) 特公 昭59−43092(JP,B2)
Claims (6)
- 【請求項1】表面が露出した端子手段を内部に有する半
導体基板と、 前記端子手段を覆う基板上の配線層と、 前記配線層上の前記端子手段の部分に設けられたバンプ
と、 前記配線層上の前記端子手段の部分に設けられたはんだ
ボールと、 前記はんだボールの周囲の前記配線層上に少なくとも設
けられたはんだに濡れない絶縁層と、 を備え、前記絶縁層の少なくとも1部が前記はんだボー
ルの下にある集積回路チップ実装構造。 - 【請求項2】前記絶縁層がポリマー層である請求項1に
記載の集積回路チップ実装構造。 - 【請求項3】基板上に少なくとも配線層及び絶縁層を含
み、前記基板表面が、絶縁層に配置され、かつ前記配線
層の少なくとも1つに接続された端子手段のパターンを
含む集積回路チップ実装構造の形成方法において、 A.前記基板上に、電界メッキのための種層としても働く
伝導障壁層を堆積し、 B.前記障壁層上にポリマー層を堆積し、 C.前記端子手段のパターンに対応する端子バイアのパタ
ーンをリソグラフィ法により画成し、前記端子バイアの
領域における前記ポリマー層を取り除くことによって前
記ポリマー層に形成し、 D.前記パターン化されたポリマー層を覆ってフォトレジ
スト層を堆積し、 E.基板接続端子の領域において前記フォトレジスト層の
枠を設け及びチップ接続端子の領域において前記フォト
レジスト層のカバーを設けることによって、フォトレジ
スト層バイアの前記パターンに対応する前記基板接続端
子のパターン及び前記チップ接続端子のパターンをリソ
グラフィ法により形成し、 F.メッキすることによって前記枠内側の前記伝導障壁層
上にバンプを成長させ、 G.前記ポリマー層及び前記伝導障壁層の露出領域を取り
除き、 H.残留した前記フォトレジスト層を最終的に取り除く、 工程を含んでいる集積回路チップ実装構造の形成方法。 - 【請求項4】前記工程Eが、前記ポリマー層において相
互接続配線をリソグラフィ法により形成することを含む
請求項3に記載の集積回路チップ実装構造の形成方法。 - 【請求項5】前記伝導障壁層が、クロム、銅、及び金か
ら成る組成を有している請求項3もしくは請求項4のい
ずれかに記載の集積回路チップ実装構造の形成方法。 - 【請求項6】前記フォトポリマー層がポリイミドを含ん
でいる請求項3、請求項4もしくは請求項5のいずれか
に記載の集積回路チップ実装構造の形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89113765.5 | 1989-07-26 | ||
EP89113765A EP0411165B1 (en) | 1989-07-26 | 1989-07-26 | Method of forming of an integrated circuit chip packaging structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0364925A JPH0364925A (ja) | 1991-03-20 |
JPH07123122B2 true JPH07123122B2 (ja) | 1995-12-25 |
Family
ID=8201685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2195099A Expired - Lifetime JPH07123122B2 (ja) | 1989-07-26 | 1990-07-25 | 集積回路チツプ実装構造及びその形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5010389A (ja) |
EP (1) | EP0411165B1 (ja) |
JP (1) | JPH07123122B2 (ja) |
DE (1) | DE68927931T2 (ja) |
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-
1989
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