CN1053293C - 球阵式集成电路封装方法及封装件 - Google Patents

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Abstract

一种球阵式集成电路封装方法及封装件,此法包括在铜片上形成单面线路的电镀层、选择性镀镍、去除防镀膜、覆盖绝缘胶、压合金属背板、植晶连线、封胶、蚀刻去除铜片与上防焊漆、植锡球等步骤。本封装件包括:一铜片,其中央设有金属层,外围设有供连线的电镀凸点以及形成各电镀线路的电镀层;电镀层底面接点处设有锡球,在非锡球位置覆有防焊漆;晶片结合于电镀层中央的金属层上;电镀层外围设有绝缘层;绝缘层上方中央形成有金属背板;在上形成有具保护晶片的保护胶。

Description

球阵式集成电路封装方法及封装件
本发明涉及一种球阵式集成电路封装方法及封装件,主要是形成一种有别于传统球阵式(Ball Grid Array,简称:球阵式集成电路)封装形式的封装方法与封装件,而可提高封装工艺的方便性、确实性、降低封装的困难度并增加封装电性与散热能力。
现今球阵式集成电路封装方式,大致为如图2A~H所示,首先如图2A所示,是在中央形成有绝缘层70而正、背面均形成有铜箔71面的基板(双面电路板)上,经钻孔与进行通孔711电镀的步骤,其次,是如图2B所示,进行基板裁切、钻细孔的步骤,再以如图2C所示,于特定位置进行上防焊漆72塞孔,并在未被防焊漆72覆盖的位置进行镀金的步骤,然后是如图2D所示,于正、反面实施防镀膜721以形成正、反面线路,之后,是如图2E所示,于基板的中央部位的各通孔711进行填入导电胶73与植入晶片74的步骤,此步骤是使导电胶73渗入至相应的通孔711内,以使正、反面的铜箔连通,以供做为晶片的散热片使用,而晶片74是结合于该导电胶73上方位置,然后,是如图2F、G、H所示,依序进行金线75的设连线、开模灌胶形成覆盖晶片74的保护胶76以及于基板底面相应位置植入锡球77等步骤。
但以上述传统球阵式集成电路封装方法,存在如下各项缺点:
(1)采用双面设计,必须进行钻孔的复杂步骤,且进行塞孔步骤的确实性不足,可能衍生质量不良的问题。
(2)散热效果不佳:散热必须通过导电胶传递,不仅导致工艺较为复杂,且该导电胶填入通孔的确实性亦无法确实掌握,因此其散热效果有待改善。
(3)必须制作模具才能进行灌胶作业,由于晶片采用外突的型式,如此必须设计模具进行灌胶,无法以点胶或其他方式实施,工艺缺乏弹性。
(4)包装厚度较厚:主体是以基板上方填胶加厚而成,厚度无法适当缩减。
(5)存在接触不良或稳定性不佳的问题:由于连线结合稳固度及可靠度不佳:如图2F所示,金线75是焊接于中间为软质绝缘层70(树脂材料)的铜箔基板上,而导致接触不良或稳定性不佳的缺点。
(6)无法增加接地层构造:导致欲提高封装电性相当困难。
(7)无法制出高密度线路:由于必须使用钻孔及通孔电镀与双面使用的特性,线路密度无法提高。
前述传统运用双面电路板及通过钻孔局部连通的球阵式集成电路封装方法有着诸多工艺复杂性、稳定性及电性等问题,故有予以改进的必要。
本发明的主要目的在于提供一种工艺简单无需开模灌胶的球阵式集成电路封装方法及封装件。
为达到上述目的,本发明采取如下技术方案:
本发明主要是形成单面线路,而可根本地克服双面塞孔所衍生的各项问题,无需填入导电胶的步骤,工艺较为单纯,无需开模灌胶,仅使用点胶方式即可,解决开模的不便,晶片底面仍有金属支撑,具有良好散热及连线较为确实的效果,对应于线路上方位置压合有金属背板,更提供良好的封装电性,以提供一种具增进功效及符合产业利用性的球阵式集成电路封装方法。
本发明在工艺方式上,是以单面线路镀镍铜、选择性镀镍金、去除防镀膜、压金属背板、植晶连线、封胶、蚀去铜片以及上防焊漆、植锡球等步骤,以形成一种具有前述各项优点的封装件。
本发明的一种球阵式集成电路封装方法,其特征在于:其包括以下步骤:
a.单面线路电镀:在铜片上经覆防镀膜与电镀形成朝上突起的线路电镀层;
b.选择性电镀:再行覆盖另一防镀膜,而仅在前述突起线路的局部位置再朝上形成电镀凸点;
c.去除防镀膜:去除前述各层防镀膜,而仅留下铜片、线路电镀层及电镀凸点所形成的材料;
d.依序对铜片上表面进行压合一绝缘层及一金属背板:在铜片上方形成可供置入晶片的凹陷缺口;
e.相应于所述凹陷缺口位置植入晶片及连线;
f.对所述凹陷缺口进行填胶填平;
g.蚀刻去除前述位于底层的铜片,仅留下线路电镀层;
h.对底面上防焊漆及焊接锡球。
本发明的一种球阵式集成电路封装件,其特征在于,包括:
一铜片,其中央设有供承载晶片的金属层,外围设有可供晶片连线的电镀凸点以及形成各式电镀线路的电镀层;
所述电镀层底面的各接点位置设有锡球,在非锡球所在位置覆盖有防焊漆;
所述晶片结合于所述电镀层中央的金属层上;
所述电镀层外围位置以压合方式形成有绝缘层;
所述绝缘层上方且中央形成有缺口的金属背板;
在所述金属背板的缺口位置形成有具保护晶片的保护胶。
本发明的球阵式集成电路封装方法,具有如下效果:
(1)线路形成方式较为简便:本发明仅形成单面线路,无传统双面电路板的钻孔及塞孔的复杂工艺及塞孔确实性等问题。
(2)可获得细线路:由于本发明线路是以朝上方式电镀,相比于传统蚀刻铜箔方式可获得更佳的线路及更细的线宽效果,从而符合高密度线路的要求。
(3)散热良好:晶片底面是与金属直接贴靠,可直接提供晶片良好的散热效果,亦即无需额外的步骤即可获得散热作用。
(4)具有较佳的封装电性能:结构中的金属背板可做为接地层使用,亦可简便地于此金属背板下方轻易地附加接地层,可改善封装电性能,可解决传统封装方式附加接地层的困难度。
(5)连线确实性佳:由于形成的底板仍为金属结构,仍可沿用一般连线作业进行,无传热及连线确实度方面的问题,比传统封装方式易于施行。
(6)无须开模灌胶:直接以金属背板的中央凹孔做为封胶区域及做为灌胶的挡墙使用,仅需进行点胶作业即可,无须开模具实施的复杂性与不便性。
(7)封装厚度较薄,且可弹性调整:晶片是埋入金属背板内,其整体厚度比传统外突式封装方式更薄,且灌胶的厚度相等于金属背板的外端高度,更可通过金属背板厚度的调整,达到便于改变封装总厚度的效果。
以下结合附图进一步说明本实用新型的具体结构特征及目的。
附图简要说明:
图1是本发明的方法步骤示意图。
图2是传统封装方法步骤的示意图。
本发明的球阵式集成电路封装方式,大致如图1A~H所示,依序为单面线路镀镍铜、选择性镀镍金、去除防镀膜、压金属背板、植晶连线、封胶、蚀铜与上防焊漆、植球等步骤所组成,其中,单面线路镀镍铜的步骤中,是如图1A所示,是在一铜片10上经覆盖防镀膜11后,再依次对未覆盖防镀膜11的位置进行镀镍及镀铜而形成朝上突起的形成为各式细线路的电镀层12,亦即是在该铜片10上形成单面线路,此形成线路的转印式步骤比传统的蚀刻形成线路的方式可获得更稳定的线路品质与得到更细的线宽,而在图1B的选择性镀镍金的步骤中,是在未去除前述防镀膜11的情况下,再覆盖另一防镀膜111,而在此例中,仅在接近中央部位形成外露的缺口,如此,即对这些缺口位置进行镀镍金而形成更朝上外突的金属凸点121,此选择性镀镍金的步骤可适当节约金的用量,而在图1C的经去除前述覆盖的防镀膜11、111后,即形成一同时在铜片10上形成镍铜电镀层12及镍金的金属凸点121的形体,而在图1D的压金属背板的步骤中,则是对铜片10上表面进行压合绝缘层20(树脂材料)及金属背板30的步骤,在此压合步骤中,该压合的金属背板30是与前述电镀层12极为接近,故有改善电性的效果,另金属背板30更可做为后续对中央凹孔进行封胶的挡墙使用,仅需点胶而无须开模灌胶所衍生的不便性,其后,是在图1E的植晶连线的步骤,则可在该中央凹陷的区域植入晶片40与设连线41至前述金属凸点121上,这些设计,由于底板仍为金属材料,故连线作业并不致产生任何问题(无传热的问题),而在图1F的封胶步骤中,更仅需填充保护胶50进入该中央凹孔中即可,实施上尤为简便,且填胶的高度仅需与金属背板30的高度一致即可,亦无过度外突所衍生的厚度过厚的缺点,最后,则是如图1G所示,依序将前述位在底层的铜片10部位蚀刻去除掉,而仅留下各电镀层12所形成的线路部份,以及如图1H所示,对底面不需进行植入锡球的位置进行涂布防焊漆51(抗氧化膜)与在未经防焊漆51覆盖的位置焊接锡球60等步骤,以完成整个球阵式集成电路封装方法。

Claims (14)

1·一种球阵式集成电路封装方法,其特征在于:其包括以下步骤:
a.单面线路电镀:在铜片上经覆防镀膜与电镀形成朝上突起的线路电镀层;
b.选择性电镀:再行覆盖另一防镀膜,而仅在前述突起线路的局部位置再朝上形成电镀凸点;
c.去除防镀膜:去除前述各层防镀膜,而仅留下铜片、线路电镀层及电镀凸点所形成的材料;
d.依序对铜片上表面进行压合一绝缘层及一金属背板:在铜片上方形成可供置入晶片的凹陷缺口;
e.相应于所述凹陷缺口位置植入晶片及连线;
f.对所述凹陷缺口进行填胶填平;
g.蚀刻去除前述位于底层的铜片,仅留下线路电镀层;
h.对底面上防焊漆及焊接锡球。
2·根据权利要求1所述的球阵式集成电路封装方法,其特征在于:所述形成线路的电镀层为镍、铜材料。
3·根据权利要求1所述的球阵式集成电路封装方法,其特征在于:所述形成的电镀凸点为镍、金材料。
4·根据权利要求1或2所述的球阵式集成电路封装方法,其特征在于:所述电镀凸点是供晶片连线之用。
5·根据权利要求1所述的球阵式集成电路封装方法,其特征在于:所述植入晶片的部位下方亦为一电镀层。
6·根据权利要求1所述的球阵式集成电路封装方法,其特征在于:所述绝缘层为树脂材料。
7·根据权利要求1所述的球阵式集成电路封装方法,其特征在于:所述金属背板可为树脂或金属。
8·根据权利要求1或7所述的球阵式集成电路封装方法,其特征在于:其更可在金属背板下方设置一接地层。
9·一种球阵式集成电路封装件,其特征在于,包括:
一铜片,其中央设有供承载晶片的金属层,外围设有可供晶片连线的电镀凸点以及形成各式电镀线路的电镀层;
所述电镀层底面的各接点位置设有锡球,在非锡球所在位置覆盖有防焊漆;
所述晶片结合于所述电镀层中央的金属层上;
所述电镀层外围位置以压合方式形成有绝缘层;
所述绝缘层上方且中央形成有缺口的金属背板;
在所述金属背板的缺口位置形成有具保护晶片的保护胶。
10·根据权利要求9所述的球阵式集成电路封装件,其特征在于:所述线路电镀层为镍、铜材料。
11·根据权利要求9所述的球阵式集成电路封装件,其特征在于:所述电镀凸点为镍、金材料。
12·根据权利要求9所述的球阵式集成电路封装件,其特征在于:所述绝缘层为树脂材料。
13·根据权利要求9所述的球阵式集成电路封装件,其特征在于:所述金属背板为树脂或金属。
14·根据权利要求9或13所述的球阵式集成电路封装件,其特征在于:其在所述金属背板下方设有一接地层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100369240C (zh) * 2002-05-20 2008-02-13 台湾沛晶股份有限公司 晶片封装结构
CN101252110B (zh) * 2008-03-17 2010-06-09 日月光半导体制造股份有限公司 封装结构及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403283B (zh) * 2011-11-25 2013-08-07 江苏长电科技股份有限公司 有基岛球栅阵列封装结构及其制造方法
CN102723283B (zh) * 2012-06-09 2013-10-09 江苏长电科技股份有限公司 双面三维线路芯片正装先蚀后封制造方法及其封装结构
CN102723282B (zh) * 2012-06-09 2013-10-09 江苏长电科技股份有限公司 芯片正装双面三维线路先蚀后封制造方法及其封装结构
CN102723284B (zh) * 2012-06-09 2014-02-26 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723291B (zh) * 2012-06-09 2014-08-20 江苏长电科技股份有限公司 双面三维线路芯片倒装先蚀后封制造方法及其封装结构
TWI576869B (zh) * 2014-01-24 2017-04-01 精材科技股份有限公司 被動元件結構及其製作方法
JP6348534B2 (ja) * 2016-04-21 2018-06-27 田中貴金属工業株式会社 貫通孔の封止構造及び封止方法、並びに、貫通孔を封止するための転写基板
CN114242685A (zh) * 2021-12-01 2022-03-25 展讯通信(上海)有限公司 双面封装组件及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0411165A1 (en) * 1989-07-26 1991-02-06 International Business Machines Corporation Method of forming of an integrated circuit chip packaging structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0411165A1 (en) * 1989-07-26 1991-02-06 International Business Machines Corporation Method of forming of an integrated circuit chip packaging structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100369240C (zh) * 2002-05-20 2008-02-13 台湾沛晶股份有限公司 晶片封装结构
CN101252110B (zh) * 2008-03-17 2010-06-09 日月光半导体制造股份有限公司 封装结构及其制造方法

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CN1190258A (zh) 1998-08-12

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