CN102723282B - 芯片正装双面三维线路先蚀后封制造方法及其封装结构 - Google Patents

芯片正装双面三维线路先蚀后封制造方法及其封装结构 Download PDF

Info

Publication number
CN102723282B
CN102723282B CN2012101898925A CN201210189892A CN102723282B CN 102723282 B CN102723282 B CN 102723282B CN 2012101898925 A CN2012101898925 A CN 2012101898925A CN 201210189892 A CN201210189892 A CN 201210189892A CN 102723282 B CN102723282 B CN 102723282B
Authority
CN
China
Prior art keywords
metal substrate
metal
green lacquer
back side
lining
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2012101898925A
Other languages
English (en)
Other versions
CN102723282A (zh
Inventor
王新潮
梁志忠
李维平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN2012101898925A priority Critical patent/CN102723282B/zh
Publication of CN102723282A publication Critical patent/CN102723282A/zh
Application granted granted Critical
Publication of CN102723282B publication Critical patent/CN102723282B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

本发明涉及一种芯片正装双面三维线路先蚀后封制造方法及其封装结构，所述方法包括以下步骤：取金属基板；金属基板表面预镀铜；绿漆被覆；基板背面去除部分绿漆；电镀惰性金属线路层；电镀金属线路层；绿漆被覆；基板背面去除部分绿漆；电镀金属线路层；绿漆被覆；基板背面去除部分绿漆；覆上线路网板；金属化前处理；移除线路网板；电镀金属线路层；绿漆被覆；基板正面面去除部分绿漆；化学蚀刻；电镀金属线路层；涂覆粘结物质；装片；金属线键合；包封；基板背面开孔；清洗；植球；切割成品。本发明的有益效果是：降低了制造成本，提高了封装体的安全性和可靠性，减少了环境污染，能够真正做到高密度线路的设计和制造。

Description

芯片正装双面三维线路先蚀后封制造方法及其封装结构
技术领域
本发明涉及一种芯片正装双面三维线路先蚀后封制造方法及其封装结构。属于半导体封装技术领域。
背景技术
传统的高密度基板封装结构的制造工艺流程如下所示：
步骤一、参见图112，取一玻璃纤维材料制成的基板，
步骤二、参见图113，在玻璃纤维基板上所需的位置上开孔，
步骤三、参见图114，在玻璃纤维基板的背面披覆一层铜箔，
步骤四、参见图115，在玻璃纤维基板打孔的位置填入导电物质，
步骤五、参见图116，在玻璃纤维基板的正面披覆一层铜箔，
步骤六、参见图117，在玻璃纤维基板表面披覆光阻膜，
步骤七、参见图118，将光阻膜在需要的位置进行曝光显影开窗，
步骤八、参见图119，将完成开窗的部分进行蚀刻，
步骤九、参见图120，将基板表面的光阻膜剥除，
步骤十、参见图121，在铜箔线路层的表面进行防焊漆（俗称绿漆）的披覆，
步骤十一、参见图122，在防焊漆需要进行后工序的装片以及打线键合的区域进行开窗，
步骤十二、参见图123，在步骤十一进行开窗的区域进行电镀，相对形成基岛和引脚，
步骤十三、完成后续的装片、打线、包封、切割等相关工序。
上述传统高密度基板封装结构存在以下不足和缺陷：
1、多了一层的玻璃纤维材料，同样的也多了一层玻璃纤维的成本；
2、因为必须要用到玻璃纤维，所以就多了一层玻璃纤维厚度约100~150μm的厚度空间；
3、玻璃纤维本身就是一种发泡物质，所以容易因为放置的时间与环境吸入水分以及湿气，直接影响到可靠性的安全能力或是可靠性等级；
4、玻璃纤维表面被覆了一层约50~100μm的铜箔金属层厚度，而金属层线路与线路的蚀刻距离也因为蚀刻因子的特性只能做到50~100μm的蚀刻间隙（蚀刻因子: 最好制做的能力是蚀刻间隙约等同于被蚀刻物体的厚度，参见图124），所以无法真正的做到高密度线路的设计与制造；
5、因为必须要使用到铜箔金属层，而铜箔金属层是采用高压粘贴的方式，所以铜箔的厚度很难低于50μm的厚度，否则就很难操作如不平整或是铜箔破损或是铜箔延展移位等等；
6、也因为整个基板材料是采用玻璃纤维材料，所以明显的增加了玻璃纤维层的厚度100~150μm，无法真正的做到超薄的封装；
7、传统玻璃纤维加贴铜箔的工艺技术因为材质特性差异很大（膨胀系数），在恶劣环境的工序中容易造成应力变形，直接的影响到元件装载的精度以及元件与基板粘着性与可靠性。
发明内容
本发明的目的在于克服上述不足，提供一种芯片正装双面三维线路先蚀后封制造方法及其封装结构，其工艺简单，不需使用玻璃纤维层，减少了制作成本，提高了封装体的安全性和可靠性，减少了玻璃纤维材料带来的环境污染，而且金属基板线路层采用的是电镀方法，能够真正做到高密度线路的设计和制造。
本发明的目的是这样实现的：一种芯片正装双面线路先蚀刻后封装制造方法，所述方法包括以下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀铜
步骤三、绿漆被覆
在完成预镀铜材薄膜的金属基板正面及背面分别进行绿漆的被覆；
步骤四、金属基板背面去除部分绿漆
利用曝光显影设备将步骤三完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆；
步骤五、电镀惰性金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层；
步骤六、电镀金属线路层
在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层；
步骤七、绿漆被覆
在金属基板的背面进行绿漆的被覆；
步骤八、金属基板背面去除部分绿漆
利用曝光显影设备将步骤四完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆；
步骤九、电镀金属线路层
在步骤六中的金属线路层表面镀上多层或是单层金属线路层；
步骤十、绿漆被覆
在金属基板的背面进行绿漆的被覆；
步骤十一、金属基板背面去除部分绿漆
利用曝光显影设备将步骤十完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆；
步骤十二、覆上线路网板
在金属基板背面覆上线路网板；
步骤十三、金属化前处理
在基板背面进行电镀金属线路层的金属化前处理；
步骤十四、移除线路网板
将步骤十二的线路网板移除；
步骤十五、电镀金属线路层
在金属基板背面镀上多层或是单层金属线路层；
步骤十六、绿漆被覆
在金属基板的背面进行绿漆的被覆；
步骤十七、金属基板正面面去除部分绿漆
利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆；
步骤十八、化学蚀刻
将步骤十七中完成曝光显影的区域进行化学蚀刻；
步骤十九、电镀金属线路层
在惰性金属线路层表面镀上单层或是多层的金属线路层；
步骤二十、绿漆被覆
在金属基板的正面进行绿漆的被覆；
步骤二十一、金属基板正面面去除部分绿漆
利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆；
步骤二十二、电镀金属线路层
在金属基板正面去除部分绿漆的区域电镀一层导电金属；
步骤二十三、绿漆被覆
在金属基板的正面进行绿漆的被覆；
步骤二十四、金属基板正面面去除部分绿漆
利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆；
步骤二十五、覆上线路网板
在金属基板正面覆上线路网板；
步骤二十六、金属化前处理
在金属基板正面进行电镀金属线路层的金属化前处理；
步骤二十七、移除线路网板
将步骤二十五的线路网板移除；
步骤二十八、电镀金属线路层
在金属基板正面镀上单层或是多层的金属线路层，金属电镀完成后即在金属基板上形成相应的引脚或基岛和引脚或基岛、引脚和静电释放圈；
步骤二十九、涂覆粘结物质
当步骤二十八仅形成引脚时，在引脚表面涂覆导电或是不导电的粘结物质，当步骤二十八形成基岛和引脚或基岛、引脚和静电释放圈时，在基岛表面涂覆导电或是不导电的粘结物质；
步骤三十、装片
在步骤二十九的基岛或引脚上植入芯片；
步骤三十一、金属线键合
在芯片正面与引脚正面之间或芯片正面与静电释放圈正面之间进行键合金属线作业；
步骤三十二、包封
将完成装片打线后的金属基板正面进行塑封料包封工序 ；
步骤三十三、金属基板背面开孔
在金属基板背面预包封绿漆的表面进行后续要植金属球的区域进行开孔作业；
步骤三十四、清洗
在金属基板背面绿漆开孔处进行氧化物质、有机物质的清洗；
步骤三十五、植球
在金属基板背面绿漆开孔处内植入金属球；
步骤三十六、切割成品
将步骤三十五完成植球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得单芯片正装先蚀刻后封装基岛埋入封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
本发明还提供一种双面三维线路芯片正装先蚀后封封装结构，它包括引脚，所述引脚正面通过导电或不导电粘结物质设置有芯片，所述芯片正面与引脚正面之间用金属线相连接，所述引脚与引脚之间的区域、引脚上部的区域、引脚下部的区域以及芯片和金属线外均包封有塑封料，所述引脚背面的塑封料上开设有小孔，所述小孔与引脚背面相连通，所述小孔内设置有金属球，所述金属球与引脚背面相接触。
所述步骤三十四对金属基板背面塑封料开孔处进行清洗同时进行金属保护层被覆。
所述封装结构包括基岛，所述芯片通过导电或不导电粘结物质设置于基岛正面。
所述基岛与引脚之间设置有静电释放圈，所述静电释放圈正面与芯片正面之间通过金属线相连接。
与现有技术相比，本发明具有以下有益效果：
1、本发明不需要使用玻璃纤维层，所以可以减少玻璃纤维层所带来的成本；
2、本发明没有使用玻璃纤维层的发泡物质，所以可靠性的等级可以再提高，相对对封装体的安全性就会提高；
3、本发明不需要使用玻璃纤维层物质，所以就可以减少玻璃纤维材料所带来的环境污染；
4、本发明的三维金属基板线路层所采用的是电镀方法，而电镀层的每一层总厚度约在10~15μm，而线路与线路之间的间隙可以轻松的达到25μm以下的间隙，所以可以真正地做到高密度內引腳線路平铺的技术能力；
5、本发明的三维金属基板因采用的是金属层电镀法，所以比玻璃纤维高压铜箔金属层的工艺来得简单，且不会有金属层因为高压产生金属层不平整、金属层破损以及金属层延展移位的不良或困惑；
6、本发明的三维金属基板线路层是在金属基材的表面进行金属电镀，所以材质特性基本相同，所以镀层线路与金属基材的内应力基本相同，可以轻松的进行恶劣环境的后工程（如高温共晶装片、高温锡材焊料装片以及高温被动元件的表面贴装工作）而不容易产生应力变形。
附图说明
图1~图36为本发明芯片正装双面三维线路先蚀后封制造方法实施例1的各工序示意图。
图37为本发明芯片正装双面三维线路先蚀后封封装结构实施例1的结构示意图。
图38~图73为本发明芯片正装双面三维线路先蚀后封制造方法实施例2的各工序示意图。
图74为本发明芯片正装双面三维线路先蚀后封封装结构实施例2的结构示意图。
图75~图110为本发明芯片正装双面三维线路先蚀后封制造方法实施例3的各工序示意图。
图111为本发明芯片正装双面三维线路先蚀后封封装结构实施例3的结构示意图。
图112~图123为传统的高密度基板封装结构的制造工艺流程图。
图124为玻璃纤维表面铜箔金属层的蚀刻状况示意图。
其中： 
金属基板1
铜材薄膜2
光阻膜3
惰性金属线路层4
金属线路层5
线路网板6
金属化前处理层7
导电或不导电粘结物质8
芯片9
金属线10
塑封料11
小孔12
金属保护层13
金属球14
基岛15
引脚16
静电释放圈17。
具体实施方式
本发明一种芯片正装双面三维线路先蚀后封制造方法及其封装结构如下：
实施例一、无基岛
步骤一、取金属基板
参见图1，取一片厚度合适的金属基板，金属基板的材质可以依据芯片的功能与特性进行变换，例如：铜材、铁材、镍铁材、锌铁材等。
步骤二、金属基板表面预镀铜
参见图2，在金属基板表面镀一层铜材薄膜, 目的是为后续电镀做基础。(电镀的方式可以采用化学电镀或是电解电镀)。
步骤三、绿漆被覆
参见图3，在完成预镀铜材薄膜的金属基板正面及背面分别进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤四、金属基板背面去除部分绿漆
参见图4，利用曝光显影设备将步骤三完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀惰性金属线路层
参见图5，在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层, 作为后续蚀刻工作的阻挡层，惰性金属可采用镍或钛或铜，电镀方式可以使化学电镀或是电解电镀方式。
步骤六、电镀金属线路层
参见图6，在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤七、绿漆被覆
参见图7，在金属基板的背面进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤八、金属基板背面去除部分绿漆
参见图8，利用曝光显影设备将步骤四完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤九、电镀金属线路层
参见图9，在步骤六中的金属线路层表面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤十、绿漆被覆
参见图10，在金属基板的背面进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤十一、金属基板背面去除部分绿漆
参见图11，利用曝光显影设备将步骤十完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤十二、覆上线路网板
参见图12，在金属基板背面覆上线路网板。
步骤十三、金属化前处理
参见图13，在基板背面进行电镀金属线路层的金属化前处理，金属化前处理可用涂布方法（喷洒方式、印刷方式、淋涂方式、浸泡的方式等）。
步骤十四、移除线路网板
参见图14，将步骤十二的线路网板移除。
步骤十五、电镀金属线路层
参见图15，在金属基板背面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤十六、绿漆被覆
参见图16，在金属基板的背面进行绿漆的被覆，以便将金属线路层包封。
步骤十七、金属基板正面面去除部分绿漆
参见图11，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤十八、化学蚀刻
参见图18，将步骤十七中完成曝光显影的区域进行化学蚀刻，化学蚀刻直至惰性金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁。
步骤十九、电镀金属线路层
参见图19，在惰性金属线路层表面镀上单层或是多层的金属线路层，镀层种类可以是铜镍金、铜镍银、钯金、金或铜等，电镀方法可以是化学电镀或是电解电镀。
步骤二十、绿漆被覆
参见图20，在金属基板的正面进行绿漆的被覆，以便将金属线路层包封。
步骤二十一、金属基板正面面去除部分绿漆
参见图21，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十二、电镀金属线路层
参见图22，在金属基板正面去除部分绿漆的区域电镀一层导电金属，电镀方式可以是化学电镀或是电解电镀方式。
步骤二十三、绿漆被覆
参见图23，在金属基板的正面进行绿漆的被覆，以便将金属线路层包封。
步骤二十四、金属基板正面面去除部分绿漆
参见图24，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十五、覆上线路网板
参见图25，在金属基板正面覆上线路网板。
步骤二十六、金属化前处理
参见图26，在金属基板正面进行电镀金属线路层的金属化前处理，金属化前处理可用涂布方法（喷洒方式、印刷方式、淋涂方式、浸泡的方式等）。
步骤二十七、移除线路网板
参见图27，将步骤二十五的线路网板移除。
步骤二十八、电镀金属线路层
参见图28，在金属基板正面镀上单层或是多层的金属线路层，金属电镀完成后即在金属基板上形成相应的引脚，镀层种类可以是铜镍金、铜镍银、钯金、金或铜等，电镀方法可以是化学电镀或是电解电镀。
步骤二十九、涂覆粘结物质
参见图29，在步骤二十八形成的引脚表面涂覆导电或是不导电的粘结物质，目的是为后续芯片植入后与引脚的接合。
步骤三十、装片
参见图30，在步骤二十九的引脚上植入芯片。
步骤三十一、金属线键合
参见图31，在芯片正面与引脚正面之间进行键合金属线作业，所述金属线的材料采用金、银、铜、铝或是合金的材料，金属线的形状可以是丝状也可以是带状；
步骤三十二、包封
参见图32，将完成装片打线后的金属基板正面进行塑封料包封工序 , 目的是利用环氧树脂将芯片以及金属线进行固定与保护，包封方法采用模具灌胶、喷涂方式或刷膠方式进行，塑封料可以采用有填料或是无填料的环氧树脂。
步骤三十三、金属基板背面开孔
参见图33，在金属基板背面预包封绿漆的表面进行后续要植金属球的区域进行开孔作业，可以采用干式激光烧结或是湿式化学腐蚀的方法进行开孔。
步骤三十四、清洗
参见图34，在金属基板背面绿漆开孔处进行氧化物质、有机物质的清洗，同时可进行金属保护层的被覆，金属保护层采用抗氧化材料。
步骤三十五、植球
参见图35，在金属基板背面绿漆开孔处内植入金属球，使金属球与引脚背面相接触，可以采用常规的植球机或是采用金属膏印刷再经高温溶解之后即可形成球状体，金属球的材料可以是纯锡或锡合金。
步骤三十六、切割成品
参见图36，将步骤三十五完成植球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得单芯片正装先蚀刻后封装基岛埋入封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
如图37所示，本发明还提供一种芯片正装双面三维线路先蚀后封的封装结构，所述封装结构包括引脚16，所述引脚16正面通过导电或不导电粘结物质8设置有芯片9，所述芯片9正面与引脚16正面之间用金属线10相连接，所述引脚16与引脚16之间的区域、引脚16上部的区域、引脚16下部的区域以及芯片9和金属线10外均包封有绿漆3和塑封料11，所述引脚16背面的绿漆3上开设有小孔12，所述小孔12与引脚16背面相连通，所述小孔12内设置有金属球14，所述金属球14与引脚16背面之间设置有金属保护层13，所述金属球14采用锡或锡合金材料。
实施例二、有基岛
步骤一、取金属基板
参见图38，取一片厚度合适的金属基板，金属基板的材质可以依据芯片的功能与特性进行变换，例如：铜材、铁材、镍铁材、锌铁材等。
步骤二、金属基板表面预镀铜
参见图39，在金属基板表面镀一层铜材薄膜, 目的是为后续电镀做基础。(电镀的方式可以采用化学电镀或是电解电镀)。
步骤三、绿漆被覆
参见图40，在完成预镀铜材薄膜的金属基板正面及背面分别进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤四、金属基板背面去除部分绿漆
参见图41，利用曝光显影设备将步骤三完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀惰性金属线路层
参见图42，在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层, 作为后续蚀刻工作的阻挡层，惰性金属可采用镍或钛或铜，电镀方式可以使化学电镀或是电解电镀方式。
步骤六、电镀金属线路层
参见图43，在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤七、绿漆被覆
参见图44，在金属基板的背面进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤八、金属基板背面去除部分绿漆
参见图45，利用曝光显影设备将步骤四完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤九、电镀金属线路层
参见图46，在步骤六中的金属线路层表面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤十、绿漆被覆
参见图47，在金属基板的背面进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤十一、金属基板背面去除部分绿漆
参见图48，利用曝光显影设备将步骤十完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤十二、覆上线路网板
参见图49，在金属基板背面覆上线路网板。
步骤十三、金属化前处理
参见图50，在基板背面进行电镀金属线路层的金属化前处理，金属化前处理可用涂布方法（喷洒方式、印刷方式、淋涂方式、浸泡的方式等）。
步骤十四、移除线路网板
参见图51，将步骤十二的线路网板移除。
步骤十五、电镀金属线路层
参见图52，在金属基板背面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤十六、绿漆被覆
参见图53，在金属基板的背面进行绿漆的被覆，以便将金属线路层包封。
步骤十七、金属基板正面面去除部分绿漆
参见图54，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤十八、化学蚀刻
参见图55，将步骤十七中完成曝光显影的区域进行化学蚀刻，化学蚀刻直至惰性金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁。
步骤十九、电镀金属线路层
参见图56，在惰性金属线路层表面镀上单层或是多层的金属线路层，镀层种类可以是铜镍金、铜镍银、钯金、金或铜等，电镀方法可以是化学电镀或是电解电镀。
步骤二十、绿漆被覆
参见图57，在金属基板的正面进行绿漆的被覆，以便将金属线路层包封。
步骤二十一、金属基板正面面去除部分绿漆
参见图58，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十二、电镀金属线路层
参见图59，在金属基板正面去除部分绿漆的区域电镀一层导电金属，电镀方式可以是化学电镀或是电解电镀方式。
步骤二十三、绿漆被覆
参见图60，在金属基板的正面进行绿漆的被覆，以便将金属线路层包封。
步骤二十四、金属基板正面面去除部分绿漆
参见图61，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十五、覆上线路网板
参见图62，在金属基板正面覆上线路网板。
步骤二十六、金属化前处理
参见图63，在金属基板正面进行电镀金属线路层的金属化前处理，金属化前处理可用涂布方法（喷洒方式、印刷方式、淋涂方式、浸泡的方式等）。
步骤二十七、移除线路网板
参见图64，将步骤二十五的线路网板移除。
步骤二十八、电镀金属线路层
参见图65，在金属基板正面镀上单层或是多层的金属线路层，金属电镀完成后即在金属基板上形成相应的基岛和引脚，镀层种类可以是铜镍金、铜镍银、钯金、金或铜等，电镀方法可以是化学电镀或是电解电镀。
步骤二十九、涂覆粘结物质
参见图66，在步骤二十八形成的基岛表面涂覆导电或是不导电的粘结物质，目的是为后续芯片植入后与基岛的接合。
步骤三十、装片
参见图67，在步骤二十九的基岛上植入芯片。
步骤三十一、金属线键合
参见图68，在芯片正面与引脚正面之间进行键合金属线作业，所述金属线的材料采用金、银、铜、铝或是合金的材料，金属线的形状可以是丝状也可以是带状；
步骤三十二、包封
参见图69，将完成装片打线后的金属基板正面进行塑封料包封工序 , 目的是利用环氧树脂将芯片以及金属线进行固定与保护，包封方法采用模具灌胶、喷涂方式或刷膠方式进行，塑封料可以采用有填料或是无填料的环氧树脂。
步骤三十三、金属基板背面开孔
参见图70，在金属基板背面预包封绿漆的表面进行后续要植金属球的区域进行开孔作业，可以采用干式激光烧结或是湿式化学腐蚀的方法进行开孔。
步骤三十四、清洗
参见图71，在金属基板背面绿漆开孔处进行氧化物质、有机物质的清洗，同时可进行金属保护层的被覆，金属保护层采用抗氧化材料。
步骤三十五、植球
参见图72，在金属基板背面绿漆开孔处内植入金属球，使金属球与引脚背面相接触，可以采用常规的植球机或是采用金属膏印刷再经高温溶解之后即可形成球状体，金属球的材料可以是纯锡或锡合金。
步骤三十六、切割成品
参见图73，将步骤三十五完成植球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得单芯片正装先蚀刻后封装基岛埋入封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
如图74所示，本发明还提供一种芯片正装双面三维线路先蚀后封的封装结构，所述封装结构包括基岛15和引脚16，所述基岛15正面通过导电或不导电粘结物质8设置有芯片9，所述芯片9正面与引脚16正面之间用金属线10相连接，所述基岛15外围的区域、基岛15和引脚16之间的区域、引脚16与引脚16之间的区域、基岛15和引脚16上部的区域、基岛15和引脚16下部的区域以及芯片9和金属线10外均包封有绿漆3和塑封料11，所述引脚16背面的绿漆3上开设有小孔12，所述小孔12与引脚16背面相连通，所述小孔12内设置有金属球14，所述金属球14与引脚16背面之间设置有金属保护层13，所述金属球14采用锡或锡合金材料。
实施例三、有基岛静电释放圈
步骤一、取金属基板
参见图75，取一片厚度合适的金属基板，金属基板的材质可以依据芯片的功能与特性进行变换，例如：铜材、铁材、镍铁材、锌铁材等。
步骤二、金属基板表面预镀铜
参见图76，在金属基板表面镀一层铜材薄膜, 目的是为后续电镀做基础。(电镀的方式可以采用化学电镀或是电解电镀)。
步骤三、绿漆被覆
参见图77，在完成预镀铜材薄膜的金属基板正面及背面分别进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤四、金属基板背面去除部分绿漆
参见图78，利用曝光显影设备将步骤三完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀惰性金属线路层
参见图79，在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层, 作为后续蚀刻工作的阻挡层，惰性金属可采用镍或钛或铜，电镀方式可以使化学电镀或是电解电镀方式。
步骤六、电镀金属线路层
参见图80，在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤七、绿漆被覆
参见图81，在金属基板的背面进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤八、金属基板背面去除部分绿漆
参见图82，利用曝光显影设备将步骤四完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤九、电镀金属线路层
参见图83，在步骤六中的金属线路层表面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤十、绿漆被覆
参见图84，在金属基板的背面进行绿漆的被覆，以保护后续的电镀金属层工艺作业。
步骤十一、金属基板背面去除部分绿漆
参见图85，利用曝光显影设备将步骤十完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板背面后续需要进行电镀的区域图形。
步骤十二、覆上线路网板
参见图86，在金属基板背面覆上线路网板。
步骤十三、金属化前处理
参见图87，在基板背面进行电镀金属线路层的金属化前处理，金属化前处理可用涂布方法（喷洒方式、印刷方式、淋涂方式、浸泡的方式等）。
步骤十四、移除线路网板
参见图88，将步骤十二的线路网板移除。
步骤十五、电镀金属线路层
参见图89，在金属基板背面镀上多层或是单层金属线路层，所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、铜材中的一种或者多种，电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤十六、绿漆被覆
参见图90，在金属基板的背面进行绿漆的被覆，以便将金属线路层包封。
步骤十七、金属基板正面面去除部分绿漆
参见图91，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤十八、化学蚀刻
参见图92，将步骤十七中完成曝光显影的区域进行化学蚀刻，化学蚀刻直至惰性金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁。
步骤十九、电镀金属线路层
参见图93，在惰性金属线路层表面镀上单层或是多层的金属线路层，镀层种类可以是铜镍金、铜镍银、钯金、金或铜等，电镀方法可以是化学电镀或是电解电镀。
步骤二十、绿漆被覆
参见图94，在金属基板的正面进行绿漆的被覆，以便将金属线路层包封。
步骤二十一、金属基板正面面去除部分绿漆
参见图95，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十二、电镀金属线路层
参见图96，在金属基板正面去除部分绿漆的区域电镀一层导电金属，电镀方式可以是化学电镀或是电解电镀方式。
步骤二十三、绿漆被覆
参见图97，在金属基板的正面进行绿漆的被覆，以便将金属线路层包封。
步骤二十四、金属基板正面面去除部分绿漆
参见图98，利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆，以露出金属基板正面后续需要进行电镀的区域图形。
步骤二十五、覆上线路网板
参见图99，在金属基板正面覆上线路网板。
步骤二十六、金属化前处理
参见图100，在金属基板正面进行电镀金属线路层的金属化前处理，金属化前处理可用涂布方法（喷洒方式、印刷方式、淋涂方式、浸泡的方式等）。
步骤二十七、移除线路网板
参见图101，将步骤二十五的线路网板移除。
步骤二十八、电镀金属线路层
参见图102，在金属基板正面镀上单层或是多层的金属线路层，金属电镀完成后即在金属基板上形成相应的基岛、引脚和静电释放圈，镀层种类可以是铜镍金、铜镍银、钯金、金或铜等，电镀方法可以是化学电镀或是电解电镀。
步骤二十九、涂覆粘结物质
参见图103，在步骤二十八形成的基岛表面涂覆导电或是不导电的粘结物质，目的是为后续芯片植入后与基岛的接合。
步骤三十、装片
参见图104，在步骤二十九的基岛上植入芯片。
步骤三十一、金属线键合
参见图105，在芯片正面与引脚正面之间以及芯片正面与静电释放圈正面之间进行键合金属线作业，所述金属线的材料采用金、银、铜、铝或是合金的材料，金属线的形状可以是丝状也可以是带状；
步骤三十二、包封
参见图106，将完成装片打线后的金属基板正面进行塑封料包封工序 , 目的是利用环氧树脂将芯片以及金属线进行固定与保护，包封方法采用模具灌胶、喷涂方式或刷膠方式进行，塑封料可以采用有填料或是无填料的环氧树脂。
步骤三十三、金属基板背面开孔
参见图107，在金属基板背面预包封绿漆的表面进行后续要植金属球的区域进行开孔作业，可以采用干式激光烧结或是湿式化学腐蚀的方法进行开孔。
步骤三十四、清洗
参见图108，在金属基板背面绿漆开孔处进行氧化物质、有机物质的清洗，同时可进行金属保护层的被覆，金属保护层采用抗氧化材料。
步骤三十五、植球
参见图109，在金属基板背面绿漆开孔处内植入金属球，使金属球与引脚背面相接触，可以采用常规的植球机或是采用金属膏印刷再经高温溶解之后即可形成球状体，金属球的材料可以是纯锡或锡合金。
步骤三十六、切割成品
参见图110，将步骤三十五完成植球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得单芯片正装先蚀刻后封装基岛埋入封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
如图111所示，本发明还提供一种芯片正装双面三维线路先蚀后封的封装结构，所述封装结构包括基岛15和引脚16，所述基岛15正面通过导电或不导电粘结物质8设置有芯片9，所述芯片9正面与引脚16正面之间用金属线10相连接，所述基岛15外围的区域、基岛15和引脚16之间的区域、引脚16与引脚16之间的区域、基岛15和引脚16上部的区域、基岛15和引脚16下部的区域以及芯片9和金属线10外均包封有绿漆3和塑封料11，所述引脚16背面的绿漆3上开设有小孔12，所述小孔12与引脚16背面相连通，所述小孔12内设置有金属球14，所述金属球14与引脚16背面之间设置有金属保护层13，所述金属球14采用锡或锡合金材料，所述基岛15与引脚16之间设置有静电释放圈17，所述静电释放圈17正面与芯片9正面之间通过金属线10相连接。

Claims (2)

1.一种芯片正装双面三维线路先蚀后封制造方法，所述方法包括以下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀铜
步骤三、绿漆被覆
在完成预镀铜材薄膜的金属基板正面及背面分别进行绿漆的被覆；
步骤四、金属基板背面去除部分绿漆
利用曝光显影设备将步骤三完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆；
步骤五、电镀惰性金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上惰性金属线路层；
步骤六、电镀金属线路层
在步骤五中的惰性金属线路层表面镀上多层或是单层金属线路层；
步骤七、绿漆被覆
在金属基板的背面进行绿漆的被覆；
步骤八、金属基板背面去除部分绿漆
利用曝光显影设备将步骤四完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆；
步骤九、电镀金属线路层
在步骤六中的金属线路层表面镀上多层或是单层金属线路层；
步骤十、绿漆被覆
在金属基板的背面进行绿漆的被覆；
步骤十一、金属基板背面去除部分绿漆
利用曝光显影设备将步骤十完成绿漆被覆的金属基板背面进行图形曝光、显影与去除部分图形绿漆；
步骤十二、覆上线路网板
在金属基板背面覆上线路网板；
步骤十三、金属化前处理
在基板背面进行电镀金属线路层的金属化前处理；
步骤十四、移除线路网板
将步骤十二的线路网板移除；
步骤十五、电镀金属线路层
在金属基板背面镀上多层或是单层金属线路层；
步骤十六、绿漆被覆
在金属基板的背面进行绿漆的被覆；
步骤十七、金属基板正面面去除部分绿漆
利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆；
步骤十八、化学蚀刻
将步骤十七中完成曝光显影的区域进行化学蚀刻；
步骤十九、电镀金属线路层
在惰性金属线路层表面镀上单层或是多层的金属线路层；
步骤二十、绿漆被覆
在金属基板的正面进行绿漆的被覆；
步骤二十一、金属基板正面面去除部分绿漆
利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆；
步骤二十二、电镀金属线路层
在金属基板正面去除部分绿漆的区域电镀一层导电金属；
步骤二十三、绿漆被覆
在金属基板的正面进行绿漆的被覆；
步骤二十四、金属基板正面面去除部分绿漆
利用曝光显影设备将金属基板正面进行图形曝光、显影与去除部分图形绿漆；
步骤二十五、覆上线路网板
在金属基板正面覆上线路网板；
步骤二十六、金属化前处理
在金属基板正面进行电镀金属线路层的金属化前处理；
步骤二十七、移除线路网板
将步骤二十五的线路网板移除；
步骤二十八、电镀金属线路层
在金属基板正面镀上单层或是多层的金属线路层，金属电镀完成后即在金属基板上形成相应的引脚或基岛和引脚或基岛、引脚和静电释放圈；
步骤二十九、涂覆粘结物质
当步骤二十八仅形成引脚时，在引脚表面涂覆导电或是不导电的粘结物质，当步骤二十八形成基岛和引脚或基岛、引脚和静电释放圈时，在基岛表面涂覆导电或是不导电的粘结物质；
步骤三十、装片
在步骤二十九的基岛或引脚上植入芯片；
步骤三十一、金属线键合
在芯片正面与引脚正面之间或芯片正面与静电释放圈正面之间进行键合金属线作业；
步骤三十二、包封
将完成装片打线后的金属基板正面进行塑封料包封工序 ；
步骤三十三、金属基板背面开孔
在金属基板背面预包封绿漆的表面进行后续要植金属球的区域进行开孔作业；
步骤三十四、清洗
在金属基板背面绿漆开孔处进行氧化物质、有机物质的清洗；
步骤三十五、植球
在金属基板背面绿漆开孔处内植入金属球；
步骤三十六、切割成品
将步骤三十五完成植球的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得单芯片正装先蚀刻后封装基岛埋入封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
2.根据权利要求1所述的一种芯片正装双面三维线路先蚀后封制造方法，其特征在于：所述步骤三十四对金属基板背面绿漆开孔处进行清洗同时进行金属保护层被覆。
CN2012101898925A 2012-06-09 2012-06-09 芯片正装双面三维线路先蚀后封制造方法及其封装结构 Active CN102723282B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2012101898925A CN102723282B (zh) 2012-06-09 2012-06-09 芯片正装双面三维线路先蚀后封制造方法及其封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2012101898925A CN102723282B (zh) 2012-06-09 2012-06-09 芯片正装双面三维线路先蚀后封制造方法及其封装结构

Publications (2)

Publication Number Publication Date
CN102723282A CN102723282A (zh) 2012-10-10
CN102723282B true CN102723282B (zh) 2013-10-09

Family

ID=46949006

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012101898925A Active CN102723282B (zh) 2012-06-09 2012-06-09 芯片正装双面三维线路先蚀后封制造方法及其封装结构

Country Status (1)

Country Link
CN (1) CN102723282B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456645B (zh) 2013-08-06 2016-06-01 江阴芯智联电子科技有限公司 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法
CN103400771B (zh) * 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103413766B (zh) * 2013-08-06 2016-08-10 江阴芯智联电子科技有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103400773B (zh) * 2013-08-06 2016-06-08 江阴芯智联电子科技有限公司 先封后蚀无源器件三维系统级金属线路板结构及工艺方法
CN103400767B (zh) * 2013-08-06 2016-08-17 江阴芯智联电子科技有限公司 先蚀后封芯片倒装凸点三维系统级金属线路板及工艺方法
CN116895573B (zh) * 2023-07-21 2024-03-05 鑫祥微电子(南通)有限公司 一种免焊线芯片封装设备及其封装方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1053293C (zh) * 1997-02-05 2000-06-07 华通电脑股份有限公司 球阵式集成电路封装方法及封装件
CN1059982C (zh) * 1997-08-28 2000-12-27 华通电脑股份有限公司 制造集成电路封装电路板的方法
CN1265447C (zh) * 2003-04-09 2006-07-19 全懋精密科技股份有限公司 半导体封装基板的电性连接垫电镀金属层的制造方法
CN100372103C (zh) * 2004-04-21 2008-02-27 美龙翔微电子科技（深圳）有限公司 倒装球栅阵列封装基板及其制作工艺
CN101299413B (zh) * 2008-06-20 2011-03-09 日月光半导体制造股份有限公司 线路板制造工艺
CN101840901B (zh) * 2010-04-30 2011-10-05 江苏长电科技股份有限公司 无基岛静电释放圈引线框结构及其生产方法
CN102005432B (zh) * 2010-09-30 2012-03-28 江苏长电科技股份有限公司 四面无引脚封装结构及其封装方法

Also Published As

Publication number Publication date
CN102723282A (zh) 2012-10-10

Similar Documents

Publication Publication Date Title
CN102723293B (zh) 芯片倒装单面三维线路先蚀后封制造方法及其封装结构
CN102723280B (zh) 单面三维线路芯片倒装先蚀后封制造方法
CN102723282B (zh) 芯片正装双面三维线路先蚀后封制造方法及其封装结构
CN102723284B (zh) 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723289B (zh) 芯片正装单面三维线路先封后蚀制造方法及其封装结构
CN102723288B (zh) 芯片倒装单面三维线路先封后蚀制造方法及其封装结构
CN102856212A (zh) 双面三维线路芯片倒装先封后蚀制造方法及其封装结构
CN102723287B (zh) 双面三维线路芯片正装先封后蚀制造方法及其封装结构
CN102723285B (zh) 单面三维线路芯片正装先蚀后封制造方法及其封装结构
CN102723290B (zh) 单面三维线路芯片正装先封后蚀制造方法及其封装结构
CN102723283B (zh) 双面三维线路芯片正装先蚀后封制造方法及其封装结构
CN102856291B (zh) 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102723292B (zh) 芯片倒装双面三维线路先蚀后封制造方法及其封装结构
CN102723291B (zh) 双面三维线路芯片倒装先蚀后封制造方法及其封装结构
CN102760668B (zh) 单面三维线路芯片倒装先封后蚀制造方法
CN102723286B (zh) 芯片正装双面三维线路先封后蚀制造方法及其封装结构
CN102856283A (zh) 单芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN102856286B (zh) 单芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102856293B (zh) 单芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856287A (zh) 多芯片正装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856268B (zh) 多芯片正装先封装后蚀刻无基岛封装结构及其制造方法
CN102723281B (zh) 芯片倒装双面三维线路先封后蚀制造方法及其封装结构
CN102881671B (zh) 单芯片正装先蚀刻后封装基岛露出封装结构及其制造方法
CN102856290A (zh) 单芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102867791A (zh) 多芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170323

Address after: The 200127 Tianjin Tianjin FTA test area (Dongjiang Bonded Port) No. 6865 North Road, 1-1-1802-7 financial and trade center of Asia

Patentee after: Xin Xin finance leasing (Tianjin) Co., Ltd.

Address before: 214434 Binjiang Middle Road, Jiangyin Development Zone, Jiangsu, China, No. 275, No.

Patentee before: Jiangsu Changjiang Electronics Technology Co., Ltd.

EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20121010

Assignee: Jiangsu Changjiang Electronics Technology Co., Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320010028

Denomination of invention: Etching-first and packaging-later manufacturing method for chip formal double-surface three-dimensional circuit and packaging structure of chip formal double-surface three-dimensional circuit

Granted publication date: 20131009

License type: Exclusive License

Record date: 20170508

EE01 Entry into force of recordation of patent licensing contract
EC01 Cancellation of recordation of patent licensing contract

Assignee: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320010028

Date of cancellation: 20200515

EC01 Cancellation of recordation of patent licensing contract
TR01 Transfer of patent right

Effective date of registration: 20200608

Address after: 214434, No. 78, mayor road, Chengjiang, Jiangsu, Jiangyin, Wuxi

Patentee after: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: 1-1-1802-7, North Zone, financial and Trade Center, No. 6865, Asia Road, Tianjin pilot free trade zone (Dongjiang Free Trade Port Area), Tianjin

Patentee before: Xin Xin finance leasing (Tianjin) Co.,Ltd.

TR01 Transfer of patent right