JP3934011B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3934011B2 JP3934011B2 JP2002245848A JP2002245848A JP3934011B2 JP 3934011 B2 JP3934011 B2 JP 3934011B2 JP 2002245848 A JP2002245848 A JP 2002245848A JP 2002245848 A JP2002245848 A JP 2002245848A JP 3934011 B2 JP3934011 B2 JP 3934011B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- semiconductor device
- circuit
- silicon
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Description
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、より詳細には、第1のシリコン基板と第2のシリコン基板とがフリップチップ実装により接合された半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来から、パッケージングされたICを使用せずにベア(裸)のICをシリコン基板に実装するベアチップ実装の接続技術として、フリップチップ実装方式が知られている。このフリップチップ実装方式では、半導体チップの電極パッド上に突起状電極(バンプ)を形成し、相対するシリコン基板上の電極パッドに対して位置合わせを行って実装する。但し、これはフリップチップ実装方式の概要であって、実際にはバンプの種類、及び実装するシリコン基板の種類により様々な手法が存在する。
【0003】
フリップチップ実装方式の場合、実装に必要な面積が半導体チップの面積とほぼ等しい。これは他の半導体実装技術と比較しても遙かに小さく、高密度実装の達成が可能である。また、接続配線長もバンプ電極の高さ分で足り、電気的特性も他の実装技術に比べ遙かに良好である。このため、今後の広範な分野への活用が期待されている。
【0004】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置におけるフリップチップ実装方式の場合、シリコン基板上に電極を設けてシリコン基板同士を接合する際、2つのシリコン基板を同一の厚さとしている。図1に示す従来例では、シリコン基板102及び104の厚さは共にLである。
【0005】
フリップチップ実装では通常、実装強度を向上するため、一方のシリコン基板は常温のままで、もう一方のシリコン基板を100〜300℃で加熱することが多い。図2(a)に示す例では、実装の瞬間においてシリコン基板104が高温に加熱されている。こうして厚みの同じシリコン基板102及び104のうちシリコン基板104を加熱して接合した場合、シリコン基板104は熱膨張している状態で接着されることになる。従って、接合後に半導体装置を常温に戻すと、図2(b)に示すようにシリコン基板104の熱収縮により残留歪みが生じる。この残留歪みは、シリコン基板104のみならずシリコン基板102の表面に形成された回路の特性にまで影響を及ぼし、設計通りの性能が得られない場合がある。
【0006】
即ち、このような場合は2つのシリコン基板の厚みが同じなので、実装時に生じた歪みが両方のシリコン基板に均等に振り分けられる。通常は接合するシリコン基板の一方が歪みに対して鈍感、他方が敏感であるが、歪みが2つのシリコン基板に均等に割り振られるため、敏感なシリコン基板上の回路の特性に影響が出てしまうという問題があった。
【0007】
本発明はこのような問題に鑑みてなされたものであり、その目的とするところは、実装後の歪みによる影響を少なくすることができる半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
このような目的を達成するために、請求項1に記載の発明は、半導体装置であって、第1の回路が形成された第1のシリコン基板と、前記第1の回路よりも配線幅の最小値が小さい第2の回路が形成された第2のシリコン基板とがフリップチップ実装により接合された半導体装置において、前記第1のシリコン基板は前記第2のシリコン基板より薄いことを特徴とする。
【0009】
また、請求項2に記載の発明は、請求項1に記載の半導体装置において、前記第1のシリコン基板及び前記第2のシリコン基板の厚さの比は、1:1.1〜1:2であることを特徴とする。
【0010】
また、請求項3に記載の発明は、半導体装置の製造方法であって、第1のシリコン基板及び第2のシリコン基板を用意するステップと、前記用意された第1のシリコン基板上に第1の回路を形成するステップと、前記用意された第2のシリコン基板上に前記第1の回路より配線幅の最小値が小さい第2の回路を形成するステップと、前記第1のシリコン基板を加工し、該基板の厚さを前記第2のシリコン基板より薄くするステップと、前記第1のシリコン基板及び前記第2のシリコン基板をフリップチップ実装により接合するステップとを備えることを特徴とする。
【0011】
また、請求項4に記載の発明は、請求項3に記載の半導体装置の製造方法において、前記薄くするステップは、前記第1のシリコン基板及び前記第2のシリコン基板の厚さの比が1:1.1〜1:2となるように前記第1のシリコン基板を加工することを特徴とする。
【0012】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態について詳細に説明する。
【0013】
図3は、本発明に係る半導体装置の断面図である。半導体装置は、シリコンからなるシリコン基板302とシリコン基板304とがフリップチップ実装により接合されて構成されている。
【0014】
実装用のシリコン基板として用いられるシリコン基板302及び304は、Siの単結晶からなるウェハ上に配線が形成されたものである。
【0015】
また、シリコン基板302にはバンプ306が形成され、シリコン基板304にはバンプ308が形成され、両シリコン基板はこれらバンプ306及び308により接合されている。
【0016】
バンプ306及び308は、シリコン基板302とシリコン基板304とを接合するための導電性突起媒体である。このバンプの材質は、金、はんだ、銅等の金属材料からなるものであっても良く、導電性樹脂であっても良く、あるいは樹脂に金属粒子を混練した導電性材料や樹脂部材の表面を金属材料で被覆した樹脂/金属複合材料であっても良い。バンプの形成場所は、チップやパッケージの電極であっても良く、またこれらを接続するシリコン基板の電極上であっても良い。
【0017】
同図に示す半導体装置では、回路(IC)が形成されたシリコン基板304と、該回路よりも配線幅の最小値が小さい回路が形成されたシリコン基板302とが、フリップチップ実装により接合されている。このような半導体装置において、シリコン基板304がシリコン基板302より薄い。
【0018】
本発明に係る半導体装置では、図4に示すように配線幅が太い方のシリコン基板(素子)の厚みを、他方の素子よりも薄くすることで、熱収縮時の歪みを厚みの薄い方、即ち配線幅の広い方に集中させる。このようにして、細くて歪みに弱い配線を有するシリコン基板302の歪み量を少なくし、実装後の歪みによる影響を少なくすることができる。
【0019】
また、完成後の熱ストレスに対しても、配線が太い方のシリコン基板304が主に歪むため、細い配線を有するシリコン基板側の回路の特性変化を抑止することができる。
【0020】
なお、シリコン基板302及びシリコン基板304の厚さの比L1:L2は、1:1.1〜1:2であることが好ましい。
【0021】
次に、本発明に係る半導体装置の製造方法の一例について説明する。
【0022】
まず、Siの単結晶を薄くスライスして、2つのシリコンウェハを用意する。次いで、2つのシリコンウェハに回路配線を形成する。配線の形成は、周知のLSIの製造プロセスと同様に行うことができる。この際、一方のウェハ上の配線は、他方のウェハ上よりも配線幅の最小値が小さくなるように形成される。
【0023】
次いで、2つのシリコンウェハを研磨等により薄く加工する。このとき、配線幅の最小値が大きい方のシリコン基板の厚さを一方のシリコン基板より薄くする。配線幅の最小値が大きい方のシリコン基板のみを薄くするよう加工しても良い。そして、これら2つのシリコン基板をフリップチップ実装により接合する。この処理は、バンプの形成と、ボンディングとに大別される。
【0024】
バンプの形成においては、メッキ、蒸着、印刷、エッチング等の手法により直接電極上に突起部を形成する手法を採用することができる。また、メッキ、打ち抜き、ボール形成等の手法により一旦突起部材を形成し、これを電極上に接合する手法を採用しても良い。
【0025】
はんだバンプを例に挙げて、バンプの形成について説明する。この場合、電極上にはんだ材を形成した後にリフローさせ、半球状のはんだバンプを形成する。電極上へのはんだ材を供給する方法としては、メッキまたは蒸着、はんだペースト印刷、はんだボールやはんだシートを打ち抜いたものを搭載する方法、ワイヤボンディングを利用した方法等がある。また、金バンプの場合はメッキまたはボールボンディングにより形成される。
【0026】
ボンディングでは、基板上の半導体素子が形成された面をもう一方の基板と向かい合わせ、バンプ306とバンプ308との位置合わせを行い、接続端子間を電気的にフェースダウンボンディングで接続する。これは、金属接合方式と接着接合方式とに大別される。金属接合方式の場合、主としてはんだバンプ及び金バンプが用いられる。はんだバンプの場合、電解メッキ方式、スクリーン印刷方式、はんだボール方式等を採用することができる。また、はんだバンプでは、IC、LSIチップのアルミ電極上にはんだを付けやすい金属材料を形成させることが好ましい。一方、金バンプは、電解メッキ方式や転写バンプ方式で形成される。
【0027】
一方、接着接合方式は接着機能を持った有機材料を用いた接合方式であり、例えば導電性樹脂接合、異方性導電性部材接合、または絶縁樹脂接合等の方式を採用することができる。この接着接合方式において、チップ側に形成されるバンプとして電解メッキ法による金バンプ等を用いることができる。
【0028】
以下、本発明の実施例について詳細に説明する。
【0029】
(実施例)
厚さが300μmのシリコン基板302に配線幅の最小値が10μmの配線からなる回路(IC)を形成し、厚さ200μmのシリコン基板304に配線幅の最小値が0.5μmの配線からなる回路を形成した。そして、両シリコン基板に電解金メッキ法により金バンプを形成した。そして、シリコン基板304を150℃に加熱し、金属接合方式によりボンディングを行うことにより、半導体装置を製造した。
【0030】
一方、比較例の半導体装置は、次のように作成した。まず、厚さが300μmのシリコン基板102に配線幅の最小値10μmの配線からなる回路(IC)を形成し、厚さが同じく300μmのシリコン基板104に配線幅の最小値0.5μmの配線からなる回路(IC)を形成した。次いで、両シリコン基板に電解金メッキ法により金バンプを形成した。そして、シリコン基板104を150℃に加熱し、金属接合方式によりボンディングを行った。
【0031】
このようにして製造された2つの半導体装置について、シリコン基板上のICのスリープ電流の平均値を測定した。すると、従来例の半導体装置のシリコン基板102のスリープ電流は、接合前は20μA、接合後は40μAであった。これに対し、本実施例の半導体装置のシリコン基板302のスリープ電流は、接合前、接合後共に20μAであった。
【0032】
この実験結果から、本実施例の半導体装置では歪みによる回路特性の変化が大きく低減していることがわかる。
【0033】
以上、本発明の実施の形態について詳細に説明したが、本発明は上述の実施形態に限らず、他の種々の形態でも実施可能である。例えば、シリコン基板間の空隙に樹脂を充填した場合においても、本発明の効果を奏することができる。
【0034】
また、加熱される基板は2つの基板のうちの薄い方である必要はなく、厚い基板を加熱して実装する場合においても、本発明の効果を奏することができる。
【0035】
【発明の効果】
以上説明したように本発明によれば、第1の回路が形成された第1のシリコン基板と、第1の回路よりも配線幅の最小値が小さい第2の回路が形成された第2のシリコン基板とがフリップチップ実装により接合された半導体装置において、第1のシリコン基板は第2のシリコン基板より薄いので、実装時の熱ストレスが、厚みの薄いシリコン基板に集中し、他方のシリコン基板上の回路の特性変化を減少させることができる。また、配線幅の狭い方の特性変化が減少し、微細な構造を有するICに与える影響を低減させることができる。
【0036】
更に、完成後の熱ストレスに対しても、主として配線幅の最小値が大きい方のシリコン基板が歪むため、配線幅の最小値が小さい方のシリコン基板側の特性変化を抑止することが可能となる。
【図面の簡単な説明】
【図1】従来の半導体装置の構造を示す断面図である。
【図2】従来の半導体装置における残留歪みを示す図である。
【図3】本発明に係る半導体装置の構造を示す断面図である。
【図4】本発明に係る残留歪みを示す図である。
【符号の説明】
102、104、302、304 シリコン基板
106、108、306、308 バンプ
Claims (4)
- 第1の回路が形成された第1のシリコン基板と、前記第1の回路よりも配線幅の最小値が小さい第2の回路が形成された第2のシリコン基板とがフリップチップ実装により接合された半導体装置において、前記第1のシリコン基板は前記第2のシリコン基板より薄いことを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記第1のシリコン基板及び前記第2のシリコン基板の厚さの比は、1:1.1〜1:2であることを特徴とする半導体装置。
- 第1のシリコン基板及び第2のシリコン基板を用意するステップと、
前記用意された第1のシリコン基板上に第1の回路を形成するステップと、
前記用意された第2のシリコン基板上に前記第1の回路より配線幅の最小値が小さい第2の回路を形成するステップと、
前記第1のシリコン基板を加工し、該基板の厚さを前記第2のシリコン基板より薄くするステップと、
前記第1のシリコン基板及び前記第2のシリコン基板をフリップチップ実装により接合するステップと
を備えることを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、前記薄くするステップは、前記第1のシリコン基板及び前記第2のシリコン基板の厚さの比が1:1.1〜1:2となるように前記第1のシリコン基板を加工することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002245848A JP3934011B2 (ja) | 2002-08-26 | 2002-08-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002245848A JP3934011B2 (ja) | 2002-08-26 | 2002-08-26 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004087732A JP2004087732A (ja) | 2004-03-18 |
JP3934011B2 true JP3934011B2 (ja) | 2007-06-20 |
Family
ID=32053919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002245848A Expired - Fee Related JP3934011B2 (ja) | 2002-08-26 | 2002-08-26 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3934011B2 (ja) |
-
2002
- 2002-08-26 JP JP2002245848A patent/JP3934011B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004087732A (ja) | 2004-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3503133B2 (ja) | 電子デバイス集合体と電子デバイスの接続方法 | |
US7598121B2 (en) | Method of manufacturing a semiconductor device | |
JPH0332914B2 (ja) | ||
JP2001257288A (ja) | フリップチップ型半導体装置及びその製造方法 | |
JP2004311574A (ja) | インターポーザー及びその製造方法ならびに電子装置 | |
JP3509507B2 (ja) | バンプ付電子部品の実装構造および実装方法 | |
JPS62230027A (ja) | 半導体装置の製造方法 | |
JPH09162230A (ja) | 電子回路装置及びその製造方法 | |
JPH11214448A (ja) | 半導体装置および半導体装置の製造方法 | |
JP3457926B2 (ja) | 半導体装置およびその製造方法 | |
JP3934011B2 (ja) | 半導体装置及びその製造方法 | |
JP2001345418A (ja) | 両面実装構造体の製造方法及びその両面実装構造体 | |
JPH05211256A (ja) | 半導体装置 | |
JP2002231765A (ja) | 半導体装置 | |
JP2002252309A (ja) | 半導体チップのパッケージ構造及びパッケージ方法 | |
JP4130277B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP4318893B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP3547270B2 (ja) | 実装構造体およびその製造方法 | |
JPH04171970A (ja) | 半導体装置 | |
JPH0936119A (ja) | 半導体装置及びその製造方法並びにその半導体装置を用いた半導体ユニット | |
JPH06151437A (ja) | 半導体装置の電極構造とその形成方法ならびに実装体 | |
JPH0719797B2 (ja) | 半導体装置の実装具 | |
JP3982124B2 (ja) | フリップチップ及びフリップチップの取り付け方法 | |
JPH04356935A (ja) | 半導体装置のバンプ電極形成方法 | |
JP2005150441A (ja) | チップ積層型半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040116 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050805 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070302 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070314 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3934011 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |